專利名稱：半導(dǎo)體集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及復(fù)數(shù)個(gè)SRAM(Statical Random Access Memory，靜態(tài)隨機(jī)存取存儲(chǔ)器)和安裝了向這些SRAM存取的復(fù)數(shù)個(gè)邏輯電路的CMOS構(gòu)成半導(dǎo)體集成電路，及其制造方法。
背景技術(shù)：
為了手機(jī)等的便攜式器械而開發(fā)了的最近的系統(tǒng)大規(guī)模集成電路(System LSI)，安裝了要求高速處理操作聲音數(shù)據(jù)、動(dòng)態(tài)畫面數(shù)據(jù)的數(shù)碼信號(hào)處理裝置(Digital Signal ProcessorDSP)和進(jìn)行應(yīng)用(application)處理或者是待機(jī)系統(tǒng)控制的中央處理裝置(Central Processing UnitCPU)。數(shù)碼信號(hào)處理裝置必須做為緩沖存儲(chǔ)器的高速SRAM。還有，中央處理裝置中必須具備做為工作存儲(chǔ)器使用的SRAM。
以前的便攜式器械用系統(tǒng)集成電路，為削減待機(jī)時(shí)的泄漏電流，有較高地設(shè)定MOS晶體管的閾值電壓(Vt)的傾向。但是，在其同時(shí)又不得不維持?jǐn)?shù)碼信號(hào)處理裝置或者是中央處理裝置的工作速度，根據(jù)其工作速度和泄漏電流的折衷選擇(Trade-off)，剛剛好進(jìn)行晶體管的設(shè)計(jì)、電路的設(shè)計(jì)。依照這個(gè)現(xiàn)實(shí)，在便攜式器械制造的標(biāo)準(zhǔn)工序以外，開發(fā)了稍微調(diào)高一點(diǎn)閾值電壓(Vt)，為了避免泄漏電流引起的偏差問題而稍微加長一些MOS晶體管的柵長等的便攜式器械用特殊工序。
(發(fā)明要解決的課題)但是，從手機(jī)開始的便攜式器械的連接因特網(wǎng)的進(jìn)展，數(shù)據(jù)的處理量急增。還有，寄存動(dòng)態(tài)畫面或者是因特網(wǎng)的數(shù)據(jù)的存儲(chǔ)器的容量也變大了。
為此，由于伴隨著存儲(chǔ)器的大容量化的泄漏電流的增大和數(shù)碼信號(hào)處理裝置或者是中央處理裝置的高速操作要求的同時(shí)發(fā)生，上述晶體管的設(shè)計(jì)或者是電路設(shè)計(jì)的最優(yōu)化水準(zhǔn)已無法解決(or滿足)。
當(dāng)然，削減泄漏電流的問題，對于集成電路的內(nèi)含電路來說用截?cái)嚯娏鞯姆绞郊纯善诖鉀Q，但是又因?yàn)檫€留下了便攜式器械連接在無線網(wǎng)絡(luò)而不得不進(jìn)行待機(jī)處理的問題，所以不是單純靠截?cái)嚯娫淳湍芙鉀Q問題的。
今后，具有多種多樣目的的多數(shù)電路方塊安裝在同一晶片上的情況下，若采用對于每一個(gè)電路方塊分別采用最優(yōu)化的制造工序，制造工序就會(huì)變復(fù)雜而增加成本。

發(fā)明內(nèi)容
本發(fā)明的目的，是在不增加制造工序的復(fù)雜程度的前提下，能夠在同一晶片上安裝滿足各種各樣性能要求的復(fù)數(shù)個(gè)電路方塊。
(解決課題的方法)本發(fā)明，是以包括要求了高速操作的第1SRAM單元陣列和比它低速操作的第2SRAM單元陣列的CMOS構(gòu)成的半導(dǎo)體集成電路為前提的。第1SRAM單元陣列，根據(jù)需要，如在待機(jī)時(shí)截?cái)嚯娫?。?SRAM單元陣列，為了數(shù)據(jù)的保持，即便是在第1SRAM單元陣列的電源被截?cái)鄷r(shí)也接通著電源。因此，待機(jī)時(shí)的泄漏削減必要度，在第1SRAM單元陣列中小，而在第2SRAM單元陣列中大。在此，根據(jù)本發(fā)明，N溝道型MOS晶體管和P溝道型MOS晶體管中的至少一種，為了第1SRAM單元陣列的高速化采用了低閾值電壓Vt的MOS晶體管，而為了第2SRAM單元陣列的削減泄漏則采用了高閾值電壓Vt的MOS晶體管。為此，首先為了能在要求了高集成度的第1及第2SRAM單元陣列中利用「反向窄溝道特性(溝道寬度越小閾值電壓Vt的絕對值也變得越小的特性)」，設(shè)定每一個(gè)構(gòu)成第1及第2SRAM單元陣列的MOS晶體管的平均溝道寬度，是構(gòu)成每一個(gè)其他電路方塊(如SRAM單元陣列的周圍電路或者是邏輯電路)的MOS晶體管的平均溝道寬度的一半以下。而且，通過追加注入離子設(shè)定第2SRAM單元陣列的MOS晶體管的溝道雜質(zhì)濃度高于第1SRAM單元陣列的MOS晶體管的溝道雜質(zhì)濃度。通過這個(gè)追加注入離子，在第2SRAM單元陣列的MOS晶體管中對反向窄溝道效應(yīng)的閾值電壓Vt絕對值的減小進(jìn)行了補(bǔ)償，得到了高閾值電壓Vt的MOS晶體管。且，這兒所說的「高閾值電壓Vt」，意味著N溝道型MOS晶體管和P溝道型MOS晶體管的任何一個(gè)中閾值電壓的絕對值大。
還有，取代上述的追加注入離子而進(jìn)行柵氧化膜的調(diào)整亦可。也就是，通過膜厚調(diào)整，設(shè)定第2SRAM單元陣列的MOS晶體管的柵氧化膜厚大于第1SRAM單元陣列的MOS晶體管的柵氧化膜厚。通過這個(gè)膜厚調(diào)整，在第2SRAM單元陣列的MOS晶體管中由反向窄溝道效應(yīng)補(bǔ)償了閾值電壓Vt絕對值的減小，也得到了高閾值電壓Vt的MOS晶體管。
在進(jìn)一步包含與第2SRAM單元陣列相同比第1SRAM單元陣列低速地操作，且具有比第2SRAM單元陣列大的記憶容量的第3SRAM單元陣列的情況下，即便是用和第2SRAM單元陣列同樣的高閾值電壓Vt的晶體管條件制作第3SRAM單元陣列來削減每一個(gè)存儲(chǔ)元件的泄漏電流，也沒有辦法無視這個(gè)第3SRAM單元陣列操作時(shí)在總存儲(chǔ)元件中流動(dòng)的總泄漏電流。在此，根據(jù)本發(fā)明，對于保存數(shù)據(jù)不是必須的第3SRAM單元陣列，就其需要截?cái)嚯娏鳌?br>

圖1表示本發(fā)明所涉及的半導(dǎo)體集成電路的內(nèi)部構(gòu)成例。
圖2中，圖2(a)，表示圖1中第1、第2及第3SRAM單元陣列21、24、27的部分電路構(gòu)成。圖2(b)，表示圖1中第1、第2及第3周邊電路22、25、28的部分構(gòu)成。圖2(c)，表示圖1中第1、第2及第3的邏輯電路23、26、29的部分電路構(gòu)成。
圖3，表示圖1中的第1、第2及第3 SRAM的各自要求特性。
圖4，表示圖1中的9個(gè)電路方塊21～29每一個(gè)中的晶體管的各種特性的第1例。
圖5，表示對應(yīng)于圖4的晶體管諸特性的離子注入工序的工藝流程圖。
圖6，表示圖1中9個(gè)電路方塊21～29每一個(gè)中的晶體管諸特性的第2例。
圖7，表示圖1中9個(gè)電路方塊21～29每一個(gè)中的晶體管諸特性的第3例。
圖8，表示圖1中9個(gè)電路方塊21～29每一個(gè)中的晶體管諸特性的第4例。
圖9，表示圖1中9個(gè)電路方塊21～29每一個(gè)中的晶體管諸特性的第5例。
圖10，表示圖1中9個(gè)電路方塊21～29每一個(gè)中的晶體管諸特性的第6例。
圖11，表示對應(yīng)于圖10的晶體管諸特性的柵極氧化膜形成工序的工藝流程圖。
圖12，表示對應(yīng)于圖10的晶體管諸特性的柵極氧化膜形成工序的其他工藝流程圖。
圖13，表示圖1中9個(gè)電路方塊21～29每一個(gè)中的晶體管諸特性的第7例。
圖14，表示圖1中9個(gè)電路方塊21～29每一個(gè)中的晶體管諸特性的第8例。
圖15，表示圖1中9個(gè)電路方塊21～29每一個(gè)中的晶體管諸特性的第9例。
圖16，表示圖1中9個(gè)電路方塊21～29每一個(gè)中的晶體管諸特性的第10例。
圖17，表示以N溝道型MOS晶體管的溝道寬度為參數(shù)的溝道雜質(zhì)濃度和閾值電壓的關(guān)系。
圖18，表示以N溝道型MOS晶體管的溝道雜質(zhì)濃度為參數(shù)的溝道寬度和閾值電壓的關(guān)系。
圖19，表示以N溝道型MOS晶體管的溝道雜質(zhì)濃度為參數(shù)的溝道寬度和單位長度漏極電流的關(guān)系。
圖20，是圖1的半導(dǎo)體集成電路10中的N溝道型MOS晶體管和P溝道型MOS晶體管的剖面圖。
圖21，是圖20中N溝道型MOS晶體管的柵極寬度方向的剖面圖。
圖22，表示溝道寬度非常小的情況下的N溝道型MOS晶體管的以溝道雜質(zhì)濃度為參數(shù)的實(shí)際有效溝道寬度和單位長度的漏極電流的關(guān)系。
圖23，表示第1SRAM單元陣列的平面設(shè)計(jì)的一例的平面圖。
圖24，表示圖1中的第2及第3SRAM單元陣列的平面設(shè)計(jì)的一例的平面圖。
圖25中，圖25(a)表示圖23中的橫向型存儲(chǔ)元件的位配線，圖25(b)表示圖24中的縱向型存儲(chǔ)元件的位配線。
圖26，是表示圖23的橫向型存儲(chǔ)元件和圖24的縱向型存儲(chǔ)元件的各自的存取時(shí)間和MOS晶體管所必須的溝道寬度的關(guān)系的圖。
(符號(hào)說明)

具體實(shí)施方式
圖1是表示本發(fā)明所涉及的半導(dǎo)體集成電路的內(nèi)部構(gòu)成例。圖1的半導(dǎo)體集成電路10，是如手機(jī)用CMOS體系的LSI(大規(guī)模集成電路)。這個(gè)半導(dǎo)體集成電路10具有待機(jī)時(shí)的截?cái)嚯娫吹牡?區(qū)域11和一般供電狀態(tài)下的第2區(qū)域12。在第1區(qū)域11上，配置了第1SRAM單元陣列21、第1周圍電路22和第1邏輯電路23。第1周圍電路22，是為進(jìn)入第1SRAM單元陣列21的介中電路，包括地址譯碼器、讀出放大器等，與第1SRAM單元陣列21構(gòu)成第1SRAM。第1邏輯電路23，是掌管聲音或者是動(dòng)畫面數(shù)據(jù)的高速基本頻帶處理的DSP，進(jìn)入收發(fā)信息數(shù)據(jù)的緩沖存儲(chǔ)器的第1SRAM。在第2區(qū)域12上，配置了第2SRAM單元陣列24、第2周邊電路25和第2邏輯電路26。第2周邊電路25，是為進(jìn)入第2SRAM單元陣列24的介中電路，包括地址譯碼器、讀出放大器等，與第2SRAM單元陣列24構(gòu)成第2SRAM。第2邏輯電路26，是進(jìn)行應(yīng)用處理或者是等待接收信息時(shí)的體系控制的CPU，進(jìn)入工作存儲(chǔ)器的第2SRAM。在第1區(qū)域11上，還配置了第3SRAM單元陣列27、第3周圍電路28和第3邏輯電路29。第3周圍電路28，是為進(jìn)入第3SRAM單元陣列27的介中電路，包括地址譯碼器、讀出放大器等，與第3SRAM單元陣列27構(gòu)成第3 SRAM。第3邏輯電路29，是掌管動(dòng)畫面數(shù)據(jù)的壓縮及復(fù)原處理的畫像處理單元(Image Processing UnitIPU)，進(jìn)入畫像框架(frame)的緩沖存儲(chǔ)器的第3SRAM。
圖2(a)，表示圖1中第1、第2及第3 SRAM單元陣列21、24、27的部分電路構(gòu)成。圖2(b)，表示圖1中第1、第2及第3周邊電路22、25、28的部分構(gòu)成。圖2(c)，表示圖1中第1、第2及第3的邏輯電路23、26、29的部分電路構(gòu)成。圖2(a)表示著由六個(gè)晶體管構(gòu)成的單一存儲(chǔ)元件，BL及/BL是各個(gè)位線，WL是字線，MN0及MN1是具有各種驅(qū)動(dòng)晶體管機(jī)能的N溝道型MOS晶體管(金屬-氧化物-半導(dǎo)體晶體管)。MN2及MN3是具有各種存取晶體管機(jī)能的N溝道型MOS晶體管。MP0及MP1是具有各種負(fù)載晶體管機(jī)能的P溝道型MOS晶體管。Vcc是電源。Vss是接地。圖2(b)表示CMOS地址譯碼器，Ai-1、Ai、Ai+1是各個(gè)地址位。圖2(c)表示單一CMOS的雙穩(wěn)態(tài)多諧振蕩器，Din是輸入數(shù)據(jù)，Dout是輸出數(shù)據(jù)，CLK是時(shí)鐘。
圖3，表示圖1中的第1、第2及第3的SRAM的各自要求特性。由第1SRAM單元陣列21和第1周邊電路22構(gòu)成的第1SRAM，是由250MHz的頻率操作的高速SRAM，具有100千比特的記憶容量。在待機(jī)時(shí)候電源被截?cái)嗟倪@個(gè)第1SRAM中，操作時(shí)，及待機(jī)時(shí)泄漏消減的必要程度都小。由第2SRAM單元陣列24和第2周邊電源25構(gòu)成的第2SRAM，是由100MHz的頻率操作的中速SRAM，具有100千字節(jié)的記憶容量。數(shù)據(jù)保存必要的這個(gè)第2SRAM中，操作時(shí)的泄漏削減必要度小，而通常為等待電源供給的等待接收信號(hào)時(shí)的泄漏削減必要度大。由第3SRAM單元陣列和第3周邊電路28構(gòu)成的第3SRAM，是由33MHz的頻率操作的低速SRAM，具有超過500千字節(jié)的記憶容量。在等待接收信號(hào)時(shí)電源被切斷了的這個(gè)第3SRAM中，等待接收信號(hào)時(shí)的泄漏削減度小，而由于記憶容量大操作時(shí)的泄漏消減必要度就大。
圖4，表示圖1中的9個(gè)電路方塊21～29各個(gè)中晶體管的各種特性的第1例。根據(jù)圖4，構(gòu)成要求高集成度的第1～第3SRAM單元陣列21、24、27每一個(gè)的N溝道型MOS晶體管和P溝道型MOS晶體管的平均溝道寬度，為能夠使用其反向窄溝道特性，設(shè)定為構(gòu)成其他電路方塊22、23、25、26、28、29每一個(gè)的N溝道型MOS晶體管和P溝道型MOS晶體管的平均溝道寬度(如大于0.6μm)的一半以下，如0.25μm。
并且，第2及第3SRAM單元陣列24、27的N溝道型MOS晶體管的溝道雜質(zhì)濃度(n3)，通過追加注入離子，設(shè)定為高于其他電路方塊21、22、23、25、26、28、29各自的N溝道型MOS晶體管的溝道雜質(zhì)濃度(n1)。還有，第2及第3的SRAM單元陣列24、27的P溝道型MOS晶體管的溝道雜質(zhì)(n4)，通過追加離子注入，設(shè)定為高于其他電路方塊21、22、23、25、26、28、29各自的P溝道型MOS晶體管的溝道雜質(zhì)濃度(n2)。其結(jié)果就成為，第1SRAM單元陣列21的N溝道型MOS晶體管具有低于其他電路方塊22～29的各個(gè)N溝道型MOS晶體管的電壓Vt，第1SRAM單元陣列21的P溝道型MOS晶體管低于其他電路方塊22～29的各個(gè)P溝道型MOS晶體管的電壓Vt(絕對值小)。由低電壓Vt的MOS晶體管構(gòu)成的第1SRAM單元陣列21可能高速操作，由高電壓Vt的MOS晶體管構(gòu)成的第2及第3SRAM單元陣列24、27中達(dá)成削減泄漏。且，構(gòu)成第2周邊電路25的地址譯碼器或者是讀出放大器，只要沒有障礙，在等待接收信號(hào)時(shí)切斷電源亦可。只是，由于第2邏輯電路(CPU)26中含有雙穩(wěn)態(tài)多諧振蕩器，為了不使這個(gè)記憶數(shù)據(jù)消失，所以與第2SRAM單元陣列24一樣，設(shè)定為無切斷電源。
且，將追加注入離子的對象限定為圖2(a)中的驅(qū)動(dòng)晶體管MN0、MN1及負(fù)荷晶體管MP0、MP1亦可。也就是，只將第2及第3 SRAM單元陣列24、27中的驅(qū)動(dòng)晶體管MN0、MN1及負(fù)荷晶體管MP0、MP1的溝道雜質(zhì)濃度有選擇地高設(shè)定。存取晶體管MN2、MN3，通過控制接地電壓Vss的電位，或者是使字線WL的電位為負(fù)，可以控制這個(gè)泄漏電流。
圖5，表示對應(yīng)于圖4的晶體管諸特性的離子注入工序的工藝流程圖。做為圖5的前工序，如上所述，將構(gòu)成第1～第3SRAM單元陣列21、24、27每一個(gè)的N溝道型MOS晶體管和P溝道型MOS晶體管的平均溝道寬度，設(shè)定為構(gòu)成其他電路方塊22、23、25、26、28、29每一個(gè)的N溝道型MOS晶體管及P溝道型MOS晶體管的平均溝道寬度的一半以下。并且、在圖5的工序S1中，通過對全電路方塊21～29實(shí)施N溝道型MOS晶體管的溝道區(qū)域的離子注入，實(shí)現(xiàn)統(tǒng)一的溝道雜質(zhì)濃度n1。在工序S2中，通過對全電路方塊21～29實(shí)施P溝道型MOS晶體管的溝道區(qū)域的離子注入，實(shí)現(xiàn)統(tǒng)一的溝道雜質(zhì)濃度n2。在工序S3中，通過只對特定電路方塊24、27實(shí)施N溝道型MOS晶體管的溝道區(qū)域的追加離子注入，實(shí)現(xiàn)高于n1的溝道雜質(zhì)濃度n3。在工序S4中，通過只對特定電路方塊24、27實(shí)施P溝道型MOS晶體管的溝道區(qū)域的追加離子注入，實(shí)現(xiàn)高于n2的溝道雜質(zhì)濃度n4。
圖6，表示圖1中9個(gè)電路方塊21～29每一個(gè)中晶體管諸特性的第2例。根據(jù)圖6，與圖4的例不同，第2及第3SRAM單元陣列24、27的P溝道型MOS晶體管被排除在追加注入離子對象之外。也就是，全部電路21～29的P溝道型MOS晶體管的溝道雜質(zhì)濃度(n2)是均勻的。反向窄溝道效果在N溝道型MOS晶體管中比P溝道型MOS晶體管中大，所以，為了只使N溝道型MOS晶體管的電壓Vt上升進(jìn)行了追加注入離子。由此，可以省略圖5中的工序S4的實(shí)施，所以就有了減少離子注入工序的數(shù)量。
圖7，表示圖1中9個(gè)電路方塊21～29每一個(gè)中晶體管諸特性的第3例。根據(jù)圖7，與圖4的例不同，電路方塊21～29全部成為追加注入離子的對象。也就是，第2及第3 SRAM單元陣列24、27，第2及第3周圍電路25、28，以及第2及第3邏輯電路26、29的每一個(gè)N溝道型MOS晶體管的溝道雜質(zhì)濃度(n3)，通過追加注入離子，設(shè)定為高于其他電路方塊21、22、23的每一個(gè)N溝道型MOS晶體管的溝道雜質(zhì)濃度(n1)。還有，第2及第3 SRAM單元陣列24、27，第2及第3的周邊電路25、28以及第2及第3邏輯電路26、29的每一個(gè)P溝道型MOS晶體管的溝道雜質(zhì)濃度(n4)，通過追加注入離子，設(shè)定為高于其他電路方塊21、22、23的每一個(gè)P溝道型MOS晶體管的溝道濃度(n2)。其結(jié)果，第2及第3SRAM單元陣列24、27，第2及第3周邊電路25、28以及第2及第3邏輯電路26、29的每一個(gè)都由高電壓Vt的MOS晶體管構(gòu)成，達(dá)成了削減泄漏。
圖8，表示圖1中9個(gè)電路方塊21～29每一個(gè)中晶體管諸特性的第4例。根據(jù)圖6，與圖7的例不同，第2及第3 SRAM單元陣列24、27，第2及第3周邊電路25、28以及第2及第3邏輯電路26、29的每一個(gè)中P溝道型MOS晶體管被排除在追加注入離子對象之外。也就是，全部電路21～29的P溝道型MOS晶體管的溝道雜質(zhì)濃度(n2)是均勻的。與圖6的例一樣，減少離子注入工序的數(shù)量。
圖9，表示圖1中9個(gè)電路方塊21～29每一個(gè)中晶體管諸特性的第5例。根據(jù)圖9，與圖7的例不同，只使電路方塊24、25、27、28成為追加注入離子的對象。也就是，第2及第3SRAM單元陣列24、27以及第2及第3周圍電路25、28的每一個(gè)N溝道型MOS晶體管的溝道雜質(zhì)濃度(n3)，通過追加注入離子，設(shè)定為高于其他電路方塊21、22、23、26、29的每一個(gè)N溝道型MOS晶體管的溝道雜質(zhì)濃度(n1)。還有，第2及第3SRAM單元陣列24、27以及第2及第3的周邊電路25、28的每一個(gè)P溝道型MOS晶體管的溝道雜質(zhì)濃度(n4)，通過追加注入離子，設(shè)定為高于其他電路方塊21、22、23、26、29的每一個(gè)P溝道型MOS晶體管的溝道濃度(n2)。其結(jié)果，第2及第3SRAM單元陣列24、27以及第2及第3周邊電路25、28的每一個(gè)都由高電壓Vt的MOS晶體管構(gòu)成，達(dá)成了削減泄漏。且，即便是在圖9的例中，也可以使P溝道型MOS晶體管成為追加注入離子的對象之外。
圖10，表示圖1中9個(gè)電路方塊21～29每一個(gè)中晶體管諸特性的第6例。根據(jù)圖10，要求高集成度的構(gòu)成第1～第3SRAM單元陣列21、24、27每一個(gè)的N溝道型MOS晶體管和P溝道型MOS晶體管的平均溝道寬度，為能使用反向窄溝道特性，設(shè)定為構(gòu)成其他電路方塊22、23、25、26、28、29每一個(gè)的N溝道型MOS晶體管及P溝道型MOS晶體管的平均溝道寬度(如0.6μm)的一半以下，如0.25μm。并且，第2及第3的SRAM單元陣列24、27的N溝道型MOS晶體管的柵氧化膜厚度，通過膜厚調(diào)整，設(shè)定為大于其他電路方塊21、22、23、25、26、28、29每一個(gè)的N溝道型MOS晶體管的柵氧化膜厚。還有，第2及第3SRAM單元陣列24、27的P溝道型MOS晶體管的柵極氧化膜厚，通過膜厚調(diào)整，設(shè)定為大于其他電路方塊21、22、23、25、26、28、29每一個(gè)的P溝道型MOS晶體管的柵極氧化膜厚。其結(jié)果，第1 SRAM單元陣列21的N溝道型MOS晶體管比其他電路方塊22～29的各個(gè)N溝道型MOS晶體管具有更低的電壓Vt，第1SRAM單元陣列21的P溝道型MOS晶體管比其他電路方塊22～29的各個(gè)P溝道型MOS晶體管具有更低(絕對值小)的電壓Vt。由低電壓Vt構(gòu)成的第1SRAM單元陣列21可能高速操作，由高電壓Vt的MOS晶體管構(gòu)成的第2及第3 SRAM單元陣列24、27中達(dá)成了削減泄漏。且，構(gòu)成第2周邊電路25的地址譯碼器或者是讀出放大器，只要沒有障礙，在待機(jī)時(shí)切斷電源亦可。只是，由于第2邏輯電路(CPU)26中含有雙穩(wěn)態(tài)多諧振蕩器，為了不使這個(gè)記憶數(shù)據(jù)消失，所以與第2 SRAM單元陣列24一樣，設(shè)定為無切斷電源。
且，將膜厚增加的對象限定在圖2(a)中的驅(qū)動(dòng)晶體管MN0、MN1及負(fù)荷晶體管MP0、MP1中亦可。也就是，只將第2及第3SRAM單元陣列24、27中的驅(qū)動(dòng)晶體管MN0、MN1及負(fù)荷晶體管MP0、MP1的柵極氧化膜有選擇地設(shè)定為厚膜。存取晶體管MN2、MN3，控制接地電壓Vss，或是控制字線WL的電位變負(fù)，可以控制泄漏電流。
圖11，表示對應(yīng)于圖10的晶體管諸特性的柵極氧化膜形成工序的工藝流程圖。做為圖11的前工序，如上所述，將構(gòu)成第1～第3SRAM單元陣列21、24、27每一個(gè)的N溝道型MOS晶體管和P溝道型MOS晶體管的平均溝道寬度，設(shè)定為構(gòu)成其他電路方塊22、23、25、26、28、29每一個(gè)的N溝道型MOS晶體管及P溝道型MOS晶體管的平均溝道寬度的一半以下。并且、在圖11的工序S11中，在全電路方塊21～29中形成薄N溝道型MOS晶體管及P溝道型MOS晶體管的柵氧化膜。在工序S12中，只對特定電路方塊24、27中通過實(shí)施N溝道型MOS晶體管及P溝道型MOS晶體管的柵氧化膜增厚的膜厚調(diào)整，實(shí)現(xiàn)厚柵氧化膜。
圖12，表示對應(yīng)于圖10的晶體管諸特性的柵極氧化膜形成工序的其他工藝流程圖。做為圖12的前工序，如上所述，將構(gòu)成第1～第3SRAM單元陣列21、24、27每一個(gè)的N溝道型MOS晶體管和P溝道型MOS晶體管的平均溝道寬度，設(shè)定為構(gòu)成其他電路方塊22、23、25、26、28、29每一個(gè)的N溝道型MOS晶體管及P溝道型MOS晶體管的平均溝道寬度的一半以下。并且，在圖12的工序S21中，在全電路方塊21～29中形成厚N溝道型MOS晶體管及P溝道型MOS晶體管的柵氧化膜。在工序S22中，只對特定電路方塊24、27以外的(電路方塊)通過實(shí)施N溝道型MOS晶體管及P溝道型MOS晶體管的柵氧化膜減薄的膜厚調(diào)整，實(shí)現(xiàn)薄柵氧化膜。
圖13，表示圖1中9個(gè)電路方塊2 1～29每一個(gè)中晶體管諸特性的第7例。根據(jù)圖13，與圖10的例不同，第2及第3SRAM單元陣列24、27的P溝道型MOS晶體管的膜厚調(diào)整被排除在調(diào)整對象之外。也就是，全部電路21～29的P溝道型MOS晶體管的柵氧化膜厚是均勻的。反向窄溝道效果在N溝道型MOS晶體管中比P溝道型MOS晶體管中大，所以，為了只使N溝道型MOS晶體管的電壓Vt上升而進(jìn)行了膜厚調(diào)整。
圖14，表示圖1中9個(gè)電路方塊21～29每一個(gè)中晶體管諸特性的第8例。根據(jù)圖14，與圖10的例不同，電路方塊24～29全部成為膜厚調(diào)整對象。也就是，第2及第3 SRAM單元陣列24、27，第2及第3周圍電路25、28，以及第2及第3邏輯電路26、29的每一個(gè)N溝道型MOS晶體管的柵極氧化膜，通過膜厚調(diào)整，設(shè)定為比其他電路方塊21、22、23的每一個(gè)N溝道型MOS晶體管的柵極氧化膜厚的柵極氧化膜。其結(jié)果，第2及第3SRAM單元陣列24、27，第2及第3的周邊電路25、28以及第2及第3邏輯電路26、29的每一個(gè)由高電壓Vt的MOS晶體管構(gòu)成，達(dá)成了削減泄漏。且，第1SRAM單元陣列21、第1周邊電路22及第1邏輯電路23的每一個(gè)電源在待機(jī)時(shí)被切斷的，不會(huì)產(chǎn)生隨著柵極氧化膜減薄時(shí)而泄漏增加的問題。
圖15，表示圖1中9個(gè)電路方塊21～29每一個(gè)中晶體管諸特性的第9例。根據(jù)圖15，與圖14的例不同，第2及第3SRAM單元陣列24、27，第2及第3周圍電路25、28，以及第2及第3邏輯電路26、29的P溝道型MOS晶體管的膜厚調(diào)整被排除在調(diào)整對象之外。也就是，全部電路方塊21～29的P溝道型MOS晶體管的柵氧化膜厚是均勻的。
圖16，表示圖1中9個(gè)電路方塊21～29每一個(gè)中晶體管諸特性的第10例。根據(jù)圖16，與圖14的例不同，只有電路方塊24、25、27、28成為膜厚調(diào)整對象。也就是，第2及第3 SRAM單元陣列24、27，以及第2及第3周圍電路25、28的每一個(gè)N溝道型MOS晶體管的柵極氧化膜，通過膜厚調(diào)整，設(shè)定為比其他電路方塊21、22、23、26、29的每一個(gè)N溝道型MOS晶體管的柵極氧化膜厚的柵極氧化膜。還有，第2及第3 SRAM單元陣列24、27，以及第2及第3周圍電路25、28的每一個(gè)P溝道型MOS晶體管的柵極氧化膜，通過膜厚調(diào)整，設(shè)定為比其他電路方塊21、22、23、26、29的每一個(gè)P溝道型MOS晶體管的柵極氧化膜厚的柵極氧化膜。其結(jié)果，第2及第3 SRAM單元陣列24、27，以及第2及第3的周邊電路25、28的每一個(gè)由高電壓Vt的MOS晶體管構(gòu)成，達(dá)成了削減泄漏。且，即便是圖16的例也可將P溝道型MOS晶體管排除在膜厚調(diào)整對象之外。
在此，有關(guān)上述反向窄溝道特性及追加注入離子具體而詳細(xì)地加以說明。
圖17，表示以N溝道型MOS晶體管的溝道寬度W為參數(shù)的溝道雜質(zhì)濃度和閾值電壓Vt的關(guān)系。當(dāng)溝道寬度W一定時(shí)，閾值電壓Vt與雜質(zhì)濃度的平方大致成比例。并且，W＝0.25μm情況下的比例系數(shù)比W＝0.6μm的情況小。
圖18，表示以N溝道型MOS晶體管的溝道雜質(zhì)濃度為參數(shù)的溝道寬度W和閾值電壓Vt的關(guān)系。圖18中的黑圓點(diǎn)，對應(yīng)于圖4所表示的晶體管的諸特性。當(dāng)溝道雜質(zhì)濃度為n1時(shí)，表示溝道寬度W越小閾值電壓Vt變得越低的反向窄溝道特性。因此，第1SRAM單元陣列21的N溝道型MOS晶體管，具有低于電路方塊22、23、25、26、28、29的閾值電壓Vt。也就是，即便是溝道雜質(zhì)濃度相同，只要通過改變溝道寬度就可以控制閾值電壓Vt的大小。第2及第3 SRAM單元陣列24、27的N溝道型MOS晶體管，通過追加注入離子提高溝道雜質(zhì)的濃度到n3，使其與電路方塊22、23、25、26、28、29每一個(gè)N溝道型MOS晶體管具有同樣大小的閾值電壓Vt。這個(gè)結(jié)果，第1SRAM單元陣列21的N溝道型MOS晶體管就成為了具有最低閾值電壓Vt。
圖19，表示以N溝道型MOS晶體管的溝道雜質(zhì)濃度為參數(shù)的溝道寬度W和單位長度漏極電流Ids的關(guān)系。如圖19所示第1SRAM單元陣列21的N溝道型MOS晶體管表示最大值。也就是，與電路方塊22、23、25、26、28、29在同一個(gè)制造工序中，在第1SRAM單元陣列21中可以實(shí)現(xiàn)具有最高驅(qū)動(dòng)能力的N溝道型MOS晶體管。
且，通過改變柵極氧化膜厚可以控制閾值電壓Vt的大小。也就是，只要加厚柵極氧化膜的厚度就能提高閾值電壓Vt，達(dá)成削減泄漏。
在選定MOS晶體管的柵極寬度的時(shí)候，注意以下所述的幾點(diǎn)是必要的。
圖20，是圖1的半導(dǎo)體集成電路10中的N溝道型MOS晶體管和P溝道型MOS晶體管的剖面圖。在圖20中，左側(cè)表示N溝道型MOS晶體管的區(qū)域，右側(cè)表示P溝道型MOS晶體管的區(qū)域。圖21，是圖20中N溝道型MOS晶體管的柵極寬度方向的剖面圖。在兩圖中，30是P型半導(dǎo)體基板，31是N阱，32是分離區(qū)域，41及51是柵極氧化膜，42及52是柵電極，43及53是源電極，44及54是是漏極電極。如圖21所示，溝道寬度若是變得非常小，實(shí)際有效的溝道寬度Weff就變得小于掩膜寬度Wmack。
圖22，表示溝道寬度非常小的情況下的N溝道型MOS晶體管的以溝道雜質(zhì)濃度為參數(shù)的實(shí)際有效溝道寬度Weff和單位長度的漏極電流Ids的關(guān)系。比較圖19和圖22可知，Weff若比Wmask小則Ids減小。若不設(shè)法縮小這個(gè)減小量，即便是好不容易用反向窄溝道特性降低了第1SRAM單元陣列21的N溝道型MOS晶體管的閾值電壓Vt，說不定Ids也會(huì)減小。
若是Wmack變小，圖21所示的N溝道型MOS晶體管和分離區(qū)域32的分界部分的晶體管特性的影響變大。若降低和分離區(qū)域32在分界部分形成的晶體管閾值電壓Vt，其影響會(huì)使全體閾值電壓Vt降低。這樣的分離區(qū)域32的特性，依賴于在形成這個(gè)分離區(qū)域32時(shí)的側(cè)壁注入、影響電場分布的分離區(qū)域32的形狀，特別是由于影響位于柵極電極42直下方的分離區(qū)域32的分界部分的電場分布，影響到閾值電壓Vt。因此，通過控制分離區(qū)域32的形狀、在其側(cè)壁中的注入、埋入分離區(qū)域32的氧化膜的柵極電極42的直下方的形狀，如所示的圖18的反向窄溝道特性那樣，決定雜質(zhì)濃度分布是必要的。
最后，說明第1、第2及第3SRAM單元陣列21、24、27的平面設(shè)計(jì)。在第1SRAM單元陣列中，采用每一個(gè)存儲(chǔ)元件的位線長比每一個(gè)字線短的橫向型存儲(chǔ)元件。另一方面，第2及第3SRAM單元陣列24、27中，采用各自每一個(gè)存儲(chǔ)元件的位線長比每一個(gè)存儲(chǔ)元件字線長的縱向型存儲(chǔ)元件。
圖23，表示第1SRAM單元陣列21的橫向型存儲(chǔ)元件。在圖23中，BL及/BL為各個(gè)位線，WL為字線，MN0及MN1為具有各個(gè)驅(qū)動(dòng)晶體管機(jī)能的N溝道型MOS晶體管，MN2及MN3為具有各個(gè)存取晶體管機(jī)能的N溝道型MOS晶體管，MP0及MP1為具有各個(gè)負(fù)荷晶體管機(jī)能的P溝道型MOS晶體管，NW為N阱，BC為位線觸點(diǎn)，SH0及SH1為各個(gè)共有觸點(diǎn)。配置著在N阱NW中的兩個(gè)P溝道型MOS晶體管MP0及MP1，N阱NW左側(cè)區(qū)域中的兩個(gè)N溝道型MOS晶體管MN0及MN2，N阱NW右側(cè)區(qū)域中的兩個(gè)N溝道型MOS晶體管MN1及MN3。
圖24，表示圖1中的第2及第3SRAM單元陣列24、27的縱向型存儲(chǔ)元件。在圖24中，BL及/BL為各個(gè)位線，WL為字線，MN0及MN1為具有各個(gè)驅(qū)動(dòng)晶體管機(jī)能的N溝道型MOS晶體管，MN2及MN3為具有各個(gè)存取晶體管機(jī)能的N溝道型MOS晶體管，MP0及MP1為具有各個(gè)負(fù)荷晶體管機(jī)能的P溝道型MOS晶體管，NW為N阱，BC為位線觸點(diǎn)。配置著在N阱NW中的兩個(gè)P溝道型MOS晶體管MP0及MP1，N阱NW下側(cè)區(qū)域中的4個(gè)N溝道型MOS晶體管MN0～MN3。
圖25(a)表示圖23中的橫向型存儲(chǔ)元件的位配線，圖25(b)表示圖24中的縱向型存儲(chǔ)元件的位配線。圖25(a)所示的橫向型存儲(chǔ)元件與圖25(b)所示的縱向型存儲(chǔ)元件相比，驅(qū)動(dòng)晶體管MN0及MN1的溝道寬度可以縮小。其一，是因?yàn)闄M向型存儲(chǔ)元件的每一個(gè)存儲(chǔ)元件的位線電容小。位線電容小的理由是每一個(gè)存儲(chǔ)元件的位線自身短，加上相鄰配線之間的間距大。其二，橫向型存儲(chǔ)元件的位線對之間的電位差容易變大。這是因?yàn)橐谖痪€之間設(shè)置電源線等密封線，由于相鄰位線之間的耦合共有，數(shù)據(jù)不易減少。由以上的理由，根據(jù)橫向型存儲(chǔ)元件，為使位線放電的大元件電流不再需要，決定元件電流的驅(qū)動(dòng)晶體管MN0及MN1的溝道寬度可以縮小。
圖26，是表示圖23的橫向型存儲(chǔ)元件和圖24的縱向型存儲(chǔ)元件的各自的存取時(shí)間和MOS晶體管所必要的溝道寬度的關(guān)系的圖。根據(jù)圖26，橫向型存儲(chǔ)元件，在與縱向型存儲(chǔ)元件實(shí)現(xiàn)同樣的存取時(shí)間時(shí)的溝道寬度小，容易實(shí)現(xiàn)低閾值電壓Vt。因此，對于容許泄漏和高速優(yōu)先的第1SRAM單元陣列21橫向型存儲(chǔ)元件較為合適，而對于不得不控制泄漏電流的第2及第3SRAM單元陣列24、27則縱向型存儲(chǔ)元件較為合適。
(發(fā)明效果)正如以上的說明，只要根據(jù)本發(fā)明的做法，利用了MOS晶體管的反向窄溝道特性，采用了為調(diào)整溝道雜質(zhì)濃度的追加注入離子或者是柵氧化膜厚的調(diào)整，再加上對應(yīng)于每一次電路方塊的操作速度，有無電源截?cái)喽珠_使用低閾值電壓Vt的MOS晶體管和高閾值電壓Vt的MOS晶體管，所以，不需增加制造過程的難度，可以得到在統(tǒng)一晶片上安裝滿足各種各樣性能要求的復(fù)數(shù)電路塊。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其由CMOS構(gòu)成，包括在第1頻率下操作的，且根據(jù)需要截?cái)嚯娫吹牡?SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)、存取這個(gè)第1SRAM的第1邏輯電路、由低于上述第1頻率的第2頻率操作的，且在上述第1SRAM截?cái)嚯娫磿r(shí)也被提供電源的第2SRAM、存取這個(gè)第2SRAM的第2邏輯電路、其特征為上述第1SRAM，包含第1SRAM單元陣列和存取這個(gè)第1SRAM單元陣列時(shí)經(jīng)過的第1周圍電路；上述第2SRAM，包含第2SRAM單元陣列和存取這個(gè)第2SRAM單元陣列時(shí)經(jīng)過的第2周圍電路；至少N溝道型MOS晶體管和P溝道型MOS晶體管的其中之一是這樣的，為使上述第1SRAM單元陣列的MOS晶體管具有低于上述第2SRAM單元陣列的MOS晶體管的閾值電壓，設(shè)定構(gòu)成上述第1及第2SRAM單元陣列的MOS晶體管的平均溝道寬度為構(gòu)成上述第1和第2周圍電路、以及第1和第2邏輯電路的MOS晶體管的平均溝道寬度的一半以下，且上述第2SRAM單元陣列，包含設(shè)定為與上述第1SRAM單元陣列、上述第1周圍電路和上述第1邏輯電路的MOS晶體管的溝道雜質(zhì)濃度不同的MOS晶體管。
2.根據(jù)權(quán)利要求第1項(xiàng)所述半導(dǎo)體集成電路，其特征為在上述第2SRAM單元陣列中，只選擇驅(qū)動(dòng)晶體管及負(fù)荷晶體管設(shè)定其溝道雜質(zhì)濃度為高溝道雜質(zhì)濃度。
3.根據(jù)權(quán)利要求第1項(xiàng)所述半導(dǎo)體集成電路，其特征為至少N溝道型MOS晶體管和P溝道型MOS晶體管其中之一是這樣的，為使上述第2周圍電路的MOS晶體管具有比第1周圍電路的MOS晶體管高的閾值電壓，設(shè)定上述第2周圍電路的MOS晶體管的溝道雜質(zhì)濃度比上述第1周圍電路和上述第1邏輯電路的每一個(gè)MOS晶體管的溝道雜質(zhì)濃度高。
4.根據(jù)權(quán)利要求第1項(xiàng)所述半導(dǎo)體集成電路，其特征為至少N溝道型MOS晶體管和P溝道型MOS晶體管的其中之一是這樣的，為使上述第2邏輯電路的MOS晶體管具有比第1邏輯電路的MOS晶體管高的閾值電壓，設(shè)定上述第2邏輯電路的MOS晶體管的溝道雜質(zhì)濃度比上述第1SRAM單元陣列、上述第1周圍電路和上述第1邏輯電路的每一個(gè)MOS晶體管的溝道雜質(zhì)濃度高。
5.根據(jù)權(quán)利要求第1項(xiàng)所述半導(dǎo)體集成電路，其特征為上述第2SRAM單元陣列及上述第2邏輯電路處于常供電狀態(tài)，而上述第2周圍電路則根據(jù)需要截?cái)嚯娫础?br> 6.根據(jù)權(quán)利要求第1項(xiàng)所述半導(dǎo)體集成電路，其特征為上述第1SRAM單元陣列具有每一個(gè)存儲(chǔ)元件位線長度比每一個(gè)存儲(chǔ)元件字線短的橫向型存儲(chǔ)元件；上述第2SRAM單元陣列具有每一個(gè)存儲(chǔ)元件的位線比每一個(gè)存儲(chǔ)元件的字線長的縱向型存儲(chǔ)元件。
7.根據(jù)權(quán)利要求第1項(xiàng)所述半導(dǎo)體集成電路，其特征為還包括在比上述第1頻率低的第3頻率下操作的，且根據(jù)需要截?cái)嚯娫吹牡?SRAM和存取這個(gè)第3SRAM的第3邏輯電路；上述第3SRAM，包含具有比上述第2SRAM單元陣列的記憶容量大的第3SRAM單元陣列和在存取這個(gè)第3SRAM單元陣列時(shí)必須經(jīng)過的第3周圍電路；至少N溝道型MOS晶體管和P溝道型MOS晶體管的其中之一是這樣的，為使上述第3SRAM單元陣列的MOS晶體管具有高于上述第1SRAM單元陣列的MOS晶體管的閾值電壓，設(shè)定構(gòu)成上述第3SRAM單元陣列的MOS晶體管的平均溝道寬度為構(gòu)成上述第1、第2和第3周圍電路，以及第1、第2和第3邏輯電路的MOS晶體管的平均溝道寬度的一半以下，且上述第3SRAM單元陣列的溝道雜質(zhì)濃度，設(shè)定為比上述第1SRAM單元陣列、上述第1周圍電路及上述第1邏輯電路每一個(gè)的MOS晶體管的溝道雜質(zhì)濃度高。
8.根據(jù)權(quán)利要求第7項(xiàng)所述半導(dǎo)體集成電路，其特征為在上述第3SRAM單元陣列中，只選擇驅(qū)動(dòng)晶體管及負(fù)荷晶體管設(shè)定其溝道雜質(zhì)濃度為高溝道雜質(zhì)濃度。
9.根據(jù)權(quán)利要求第7項(xiàng)所述半導(dǎo)體集成電路，其特征為至少N溝道型MOS晶體管和P溝道型MOS晶體管其中之一是這樣的，為使上述第3周圍電路的MOS晶體管具有比第1周圍電路的MOS晶體管高的閾值電壓，設(shè)定上述第3周圍電路的MOS晶體管的溝道雜質(zhì)濃度，比上述第1SRAM單元陣列、上述第1周圍電路和上述第1邏輯電路的MOS晶體管的溝道雜質(zhì)濃度高。
10.根據(jù)權(quán)利要求第7項(xiàng)所述半導(dǎo)體集成電路，其特征為至少N溝道型MOS晶體管和P溝道型MOS晶體管其中之一是這樣的，為使上述第3邏輯電路的MOS晶體管具有比第1邏輯電路的MOS晶體管高的閾值電壓，設(shè)定上述第3邏輯電路的MOS晶體管的溝道雜質(zhì)濃度，比上述第1SRAM單元陣列、上述第1周圍電路和上述第1邏輯電路的MOS晶體管的溝道雜質(zhì)濃度高。
11.根據(jù)權(quán)利要求第7項(xiàng)所述半導(dǎo)體集成電路，其特征為上述第1SRAM單元陣列具有每一個(gè)存儲(chǔ)元件位線長度比每一個(gè)存儲(chǔ)元件字線短的橫向型存儲(chǔ)元件；上述第2和第3SRAM單元陣列具有每一個(gè)存儲(chǔ)元件的位線比每一個(gè)存儲(chǔ)元件的字線長的縱向型存儲(chǔ)元件。
12.一種半導(dǎo)體集成電路，由CMOS構(gòu)成，包括在第1頻率下操作的，且根據(jù)需要截?cái)嚯娫吹牡?SRAM、存取這個(gè)第1SRAM的第1邏輯電路、在低于上述第1頻率的第2頻率下操作的，且在上述第1SRAM截?cái)嚯娫磿r(shí)也被提供電源的第2SRAM、存取這個(gè)第2SRAM的第2邏輯電路、其特征為上述第1SRAM，包含第1SRAM單元陣列和存取這個(gè)第1SRAM單元陣列時(shí)經(jīng)過的第1周圍電路；上述第2SRAM，包含第2SRAM單元陣列和存取這個(gè)第2SRAM單元陣列時(shí)經(jīng)過的第2周圍電路；至少N溝道型MOS晶體管和P溝道型MOS晶體管其中之一是這樣的，為使上述第1SRAM單元陣列的MOS晶體管具有低于上述第2SRAM單元陣列的MOS晶體管的閾值電壓，設(shè)定構(gòu)成每一個(gè)上述第1及第2SRAM單元陣列的MOS晶體管的平均溝道寬度為構(gòu)成每一個(gè)上述第1和第2周圍電路以及第1和第2邏輯電路的MOS晶體管的平均溝道寬度的一半以下，且上述第2SRAM單元陣列，包含設(shè)定為與上述第1SRAM單元陣列、上述第1周圍電路及上述第1邏輯電路的MOS晶體管的柵氧化膜的厚度不同的MOS晶體管。
13.根據(jù)權(quán)利要求第12項(xiàng)所述半導(dǎo)體集成電路，其特征為在上述第2SRAM單元陣列中，只選擇驅(qū)動(dòng)晶體管及負(fù)荷晶體管設(shè)定其柵氧化膜為厚膜。
14.根據(jù)權(quán)利要求第12項(xiàng)所述半導(dǎo)體集成電路，其特征為至少N溝道型MOS晶體管和P溝道型MOS晶體管其中之一是這樣的，為使上述第2周圍電路的MOS晶體管具有比第1周圍電路的MOS晶體管高的閾值電壓，設(shè)定上述第2周圍電路的MOS晶體管的柵氧化膜的厚度比上述第1周圍電路和上述第1邏輯電路的每一個(gè)MOS晶體管的柵氧化膜的厚。
15.根據(jù)權(quán)利要求第12項(xiàng)所述半導(dǎo)體集成電路，其特征為至少N溝道型MOS晶體管和P溝道型MOS晶體管其中之一是這樣的，為使上述第2邏輯電路的MOS晶體管具有比第1邏輯電路的MOS晶體管高的閾值電壓，設(shè)定上述第2邏輯電路的MOS晶體管的柵氧化膜的厚度比上述第1SRAM單元陣列、上述第1周圍電路和上述第1邏輯電路的MOS晶體管的柵氧化膜的厚。
16.根據(jù)權(quán)利要求第12項(xiàng)所述半導(dǎo)體集成電路，其特征為上述第2SRAM單元陣列及上述第2邏輯電路處于常供電狀態(tài)，而上述第2周圍電路則根據(jù)需要截?cái)嚯娫础?br> 17.根據(jù)權(quán)利要求第12項(xiàng)所述半導(dǎo)體集成電路，其特征為上述第1SRAM單元陣列具有每一個(gè)存儲(chǔ)元件位線長度比每一個(gè)存儲(chǔ)元件字線短的橫向型存儲(chǔ)元件；上述第2SRAM單元陣列具有每一個(gè)存儲(chǔ)元件的位線比每一個(gè)存儲(chǔ)元件的字線長的縱向型存儲(chǔ)元件。
18.根據(jù)權(quán)利要求第12項(xiàng)所述半導(dǎo)體集成電路，其特征為還包括在比上述第1頻率低的第3頻率下操作的，且根據(jù)需要截?cái)嚯娫吹牡?SRAM和存取這個(gè)第3SRAM的第3邏輯電路；上述第3SRAM，包含具有比上述第2SRAM單元陣列的記憶容量大的第3SRAM單元陣列和存取這個(gè)第3SRAM單元陣列時(shí)經(jīng)過的第3周圍電路；至少N溝道型MOS晶體管和P溝道型MOS晶體管其中之一是這樣的，為使上述第3SRAM單元陣列的MOS晶體管具有高于上述第1SRAM單元陣列的MOS晶體管的閾值電壓，設(shè)定構(gòu)成上述第3SRAM單元陣列的MOS晶體管的平均溝道寬度為構(gòu)成上述第1、第2和第3周圍電路以及第1、第2和第3邏輯電路的MOS晶體管的平均溝道寬度的一半以下，且上述第3SRAM單元陣列的柵氧化膜厚度，設(shè)定為比上述第1SRAM單元陣列、上述第1周圍電路及上述第1邏輯電路的MOS晶體管的柵氧化膜的厚。
19.根據(jù)權(quán)利要求第18項(xiàng)所述半導(dǎo)體集成電路，其特征為在上述第3SRAM單元陣列中，只選擇驅(qū)動(dòng)晶體管及負(fù)荷晶體管設(shè)定其柵氧化膜為厚膜。
20.根據(jù)權(quán)利要求第18項(xiàng)所述半導(dǎo)體集成電路，其特征為至少N溝道型MOS晶體管和P溝道型MOS晶體管其中之一是這樣的，為使上述第3周圍電路的MOS晶體管具有比第1周圍電路的MOS晶體管高的閾值電壓，設(shè)定上述第3周圍電路的MOS晶體管的柵氧化膜的厚度比上述第1SRAM單元陣列、上述第1周圍電路和上述第1邏輯電路的MOS晶體管的柵氧化膜的厚。
21.根據(jù)權(quán)利要求第18項(xiàng)所述半導(dǎo)體集成電路，其特征為至少N溝道型MOS晶體管和P溝道型MOS晶體管其中之一是這樣的，為使上述第3邏輯電路的MOS晶體管具有比第1邏輯電路的MOS晶體管高的閾值電壓，設(shè)定上述第3邏輯電路的MOS晶體管的柵氧化膜的厚度比上述第1SRAM單元陣列、上述第1周圍電路和上述第1邏輯電路的MOS晶體管的柵氧化膜的厚。
22.根據(jù)權(quán)利要求第18項(xiàng)所述半導(dǎo)體集成電路，其特征為上述第1SRAM單元陣列具有每一個(gè)存儲(chǔ)元件位線長度比每一個(gè)存儲(chǔ)元件字線短的橫向型存儲(chǔ)元件；上述第2和第3SRAM單元陣列具有每一個(gè)存儲(chǔ)元件的位線比每一個(gè)存儲(chǔ)元件的字線長的縱向型存儲(chǔ)元件。
23.一種半導(dǎo)體集成電路的制造方法，半導(dǎo)體集成電路由CMOS構(gòu)成，包括在第1頻率下操作的，且根據(jù)需要截?cái)嚯娫吹牡?SRAM、存取這個(gè)第1SRAM的第1邏輯電路、在低于上述第1頻率的第2頻率下操作的，且在上述第1SRAM截?cái)嚯娫磿r(shí)也被提供電源的第2SRAM、存取這個(gè)第2SRAM的第2邏輯電路、上述第1SRAM包含，第1SRAM單元陣列、介于存取這個(gè)第1SRAM單元陣列中間的第1周圍電路；上述第2SRAM包含，第2SRAM單元陣列、介于存取這個(gè)第2SRAM單元陣列中間的第2周圍電路；其特征為包括以下工序，為使上述第1SRAM單元陣列的MOS晶體管具有低于上述第2SRAM單元陣列的MOS晶體管的閾值電壓，至少對N溝道型MOS晶體管和P溝道型MOS晶體管的其中之一所進(jìn)行的，設(shè)定構(gòu)成上述第1及第2SRAM單元陣列的MOS晶體管的平均溝道寬度為構(gòu)成上述第1和第2周圍電路以及第1和第2邏輯電路的MOS晶體管的平均溝道寬度的一半以下的工序；使上述第1及第2SRAM單元陣列、上述第1周圍電路及上述第1邏輯電路的MOS晶體管的溝道雜質(zhì)濃度成為相同的離子注入工序；為使上述第2SRAM單元陣列的MOS晶體管的溝道雜質(zhì)濃度比上述第1SRAM單元陣列、上述第1周圍電路和上述第1邏輯電路的MOS晶體管的溝道雜質(zhì)濃度高所進(jìn)行的，向上述第2SRAM單元陣列的MOS晶體管的溝道區(qū)域追加注入離子的工序。
24.一種半導(dǎo)體集成電路的制造方法，半導(dǎo)體集成電路由CMOS構(gòu)成，包括由第1頻率操作的，且根據(jù)需要截?cái)嚯娫吹牡?SRAM、存取這個(gè)第1SRAM的第1邏輯電路、由低于上述第1頻率的第2頻率操作的，且在上述第1SRAM截?cái)嚯娫磿r(shí)也被提供電源的第2SRAM、存取這個(gè)第2SRAM的第2邏輯電路、上述第1SRAM，包含第1SRAM單元陣列和存取這個(gè)第1SRAM單元陣列時(shí)經(jīng)過的第1周圍電路、上述第2SRAM，包含第2SRAM單元陣列和存取這個(gè)第2SRAM單元陣列時(shí)經(jīng)過的第2周圍電路、其特征為包括以下工序，為使上述第1SRAM單元陣列的MOS晶體管具有低于上述第2SRAM單元陣列的MOS晶體管的閾值電壓，至少對N溝道型MOS晶體管和P溝道型MOS晶體管的其中之一所進(jìn)行的，設(shè)定構(gòu)成上述第1及第2SRAM單元陣列的MOS晶體管的平均溝道寬度為構(gòu)成上述第1和第2周圍電路以及第1和第2邏輯電路的MOS晶體管的平均溝道寬度的一半以下的工序；使上述第1及第2SRAM單元陣列、上述第1周圍電路及上述第1邏輯電路的MOS晶體管的柵氧化膜厚度成為相同厚度的柵氧化膜形成工序；為使上述第2SRAM單元陣列的MOS晶體管的柵氧化膜厚度，具有比上述第1SRAM單元陣列、上述第1周圍電路及上述第1邏輯電路的MOS晶體管的柵氧化膜的厚所進(jìn)行的膜厚調(diào)整工序。
全文摘要
本發(fā)明是不增加制造工序的復(fù)雜程度而在同一晶片上安裝各種電路方塊。解決方法是，在一個(gè)晶片上安裝第1～第3邏輯電路和第1～第3SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)。第1及第3邏輯電路和它們的SRAM根據(jù)需要截?cái)嚯娫矗?邏輯電路和其SRAM常處于通電狀態(tài)。第3SRAM具有最大的記憶容量。第1～第3SRAM單元陣列的平均溝道寬度設(shè)定在其他電路方塊的一半以下，并通過追加注入離子及設(shè)定低速操作的第2及第3SRAM單元陣列的溝道雜質(zhì)濃度比高速操作的第1 SRAM單元陣列的高，可以各自實(shí)現(xiàn)第1 SRAM單元陣列的低閾值電壓和在有必要削減泄漏的第2及第3 SRAM單元陣列內(nèi)的高閾值電壓Vt的MOS晶體管。
文檔編號(hào)H01L27/11GK1467749SQ0313853
公開日2004年1月14日 申請日期2003年6月3日 優(yōu)先權(quán)日2002年6月5日
發(fā)明者山內(nèi)寬行 申請人:松下電器產(chǎn)業(yè)株式會(huì)社