專利名稱：半導體裝置的制造方法
技術領域：
本發(fā)明涉及一種在同一個半導體襯底上，形成具有高壓晶體管和低壓晶體管的半導體裝置的制造方法。
根據(jù)本發(fā)明的半導體裝置的制造方法包括(a)通過離子注入法，將具有第二導電型的第一雜質(zhì)注入到具有第一導電型的半導體襯底的特定區(qū)域內(nèi)；
(b)在該半導體襯底的表面形成氧化膜，并且通過在不含氧氣的環(huán)境中進行熱處理，使第一雜質(zhì)擴散以形成具有第二導電型的第一勢阱；以及(c)借助于該氧化膜，通過離子注入法，將具有第一導電型的第二雜質(zhì)注入到該第一勢阱的特定區(qū)域內(nèi)，并且利用熱處理，使該第二雜質(zhì)擴散以形成具有第一導電型的第二勢阱。
根據(jù)本發(fā)明的制造方法，在上述步驟(b)中，由于在不含氧氣的環(huán)境中，例如氮氣、氬氣等的惰性氣體中進行熱處理，因此該半導體襯底不會被氧化。其結(jié)果是，氧化膜不會進一步增厚并且保持原來的膜厚。因此，在上述步驟(c)中，氧化膜還可作為離子注入時的保護膜，從而減少步驟數(shù)量。
根據(jù)本發(fā)明的制造方法，由于形成高壓晶體管的該第一勢阱和形成低壓晶體管的該第二勢阱是在不同的步驟完成的，所以第一勢阱和第二勢阱可以獨立設計。其結(jié)果是，可以適應低壓晶體管的小型化和高速化，把第二勢阱作得較淺，同時勢阱的面積也可以縮小，從而提高勢阱的集成度。
根據(jù)本發(fā)明的制造方法，在上述步驟(a)中，先在該半導體襯底上有選擇地形成對于氧化具有掩膜功能的抗氧化層，隨后利用該抗氧化層作為掩膜，向半導體襯底內(nèi)注入該第一雜質(zhì)，再利用該抗氧化膜層作為掩膜，在該半導體襯底的表面上進行有選擇地氧化，形成LOCOS層；以及在去除該抗氧化層之后，利用該LOCOS層作為掩膜，向該半導體襯底內(nèi)注入具有第二導電型的雜質(zhì)，以在該半導體襯底上形成與該第一勢阱相鄰的第三勢阱。根據(jù)該步驟，可以通過自對準方式形成具有雙重勢阱結(jié)構(gòu)的第一勢阱和第三勢阱。
根據(jù)本發(fā)明，在該第一勢阱內(nèi)，可以形成具有第二導電型的第四勢阱。進而在該第二勢阱內(nèi)可以形成具有第二導電型的低壓晶體管；在該第四勢阱內(nèi)可以形成具有第一導電型的低壓晶體管；在該第一勢阱內(nèi)可以形成具有第一導電型的高壓晶體管；以及在該第三勢阱內(nèi)可以形成具有第二導電型的高壓晶體管。
圖9是圖8所示的高壓晶體管主要部分的平面圖；以及

圖10是圖7所示的半導體裝置各晶體管之間的驅(qū)動電壓關系圖。
圖1～圖7示意性地顯示了與根據(jù)本實施例的半導體裝置制造方法有關的剖面圖。
(A)如圖1所示，通過對具有第一導電型(該例中為P型)的半導體(硅)襯底10進行熱氧化處理，在半導體襯底10的表面上形成厚40nm的氧化硅層12。然后，在該氧化硅層12上形成厚度為140～160nm的作為抗氧化層的氮化硅層14。接著，在該氮化硅層14上形成抗蝕層R100。為在對應N型第一勢阱的位置上形成開口部分，在抗蝕層R100上形成圖案。然后，利用抗蝕層R100作為掩膜，蝕刻氮化硅層14。接著，利用抗蝕層R100和氮化硅層14作為掩膜，向半導體襯底10內(nèi)，例如注入磷(第一雜質(zhì))離子，形成具有第二導電型(該例中為N型)的雜質(zhì)層20a。在這種情況下，可以在120keV的加速電壓下注入磷離子。
(B)如圖1和圖2所示，去除抗蝕層R100之后，利用氮化硅層14作為抗氧化掩膜，通過對半導體襯底10進行熱氧化處理，在N型的雜質(zhì)層20a上形成厚500nm的LOCOS層16。接著，在去除氮化硅層14后，利用LOCOS層16作為掩膜，向半導體襯底10內(nèi)注入硼離子，形成P型雜質(zhì)層50a。在這種情況下，例如可以在60keV的加速電壓下注入硼離子。
(C)如圖3和圖4所示，在去除氧化硅層12和LOCOS層16之后，在半導體襯底10上通過熱氧化處理形成厚40nm的氧化硅層(氧化膜)18。接著，在不含氧氣的環(huán)境中，利用熱處理使N型雜質(zhì)層20a和P型雜質(zhì)層50a中的雜質(zhì)擴散，以自對準的方式形成N型第一勢阱20和P型第三勢阱50。由于該擴散步驟的熱處理是在不含氧氣的環(huán)境，例如氮氣、氬氣等惰性氣體中進行，半導體襯底不會進一步被氧化并且氧化硅層18的膜厚保持不變。因此該氧化硅層18還可作為下次離子注入時的保護膜。
這種保護膜在離子注入時，能防止因離子碰撞而導致半導體襯底表面受損。另一方面，如果保護膜過厚會降低離子注入的效率。因此，考慮上述情況，由氧化硅層構(gòu)成的保護膜可以設定在例如40～80nm。
(D)如圖4所示，在上述步驟(C)形成的氧化硅層18上形成抗蝕層R200，該抗蝕層在對應第四勢阱的位置上設有開口部分。利用該抗蝕層R200作為掩膜，借助于氧化硅層18，在N型第一勢阱20的特定區(qū)域內(nèi)注入磷離子，形成N型雜質(zhì)層40a。在這種情況下，例如可以在60keV的加速電壓下注入磷離子。
(E)如圖5所示，去除抗蝕層R200之后，在氧化硅層18上形成抗蝕層R300，該抗蝕層在對應第二勢阱的位置上設有開口。利用抗蝕層R300作為掩膜，借助于氧化硅層18，在第一勢阱20的特定的區(qū)域內(nèi)，注入硼(第二雜質(zhì))離子，形成P型雜質(zhì)層30a。在這種情況下，例如可以在60keV的加速電壓下注入硼離子。然后，去除抗蝕層R300。
(F)如圖6所示，利用熱處理，使P型雜質(zhì)層30a和N型雜質(zhì)層40a中的雜質(zhì)同時擴散(受迫)，形成P型第二勢阱30和N型第四勢阱40。在這種情況下，第一勢阱20和第三勢阱50的雜質(zhì)也同時擴散。
如此，在P型半導體襯底10上，形成N型第一勢阱20和與其相鄰的P型第三勢阱50。另外，還在第一勢阱20內(nèi)，形成P型第二勢阱30和N型第四勢阱40。上述步驟(D)和步驟(E)的順序可以相反。
(G)如圖7所示，采用眾所周知的方法形成元件隔離絕緣層(未示出)、柵極絕緣層、柵極以及源極/漏極層等，以形成特定的晶體管。具體而言，在比第一勢阱20淺的第二勢阱30以及第四勢阱40內(nèi)形成低壓晶體管，并且在第一勢阱20和第三勢阱50內(nèi)形成高壓晶體管。
即在第二勢阱30內(nèi)形成N溝道型低壓晶體管100NL。低壓晶體管100NL包括由N型雜質(zhì)層構(gòu)成的源極/漏極層32a和32b以及柵極絕緣層34和柵極36。
在第四勢阱40內(nèi)形成P溝道型低壓晶體管200PL。低壓晶體管200PL包括由P型雜質(zhì)層構(gòu)成的源極/漏極層42a和42b以及柵極絕緣層44和柵極46。
在第三勢阱50內(nèi)形成N溝道型高壓晶體管300NH。高壓晶體管300NH包括由N型雜質(zhì)層構(gòu)成的源極/漏極層52a和52b以及柵極絕緣層54和柵極56。
在第一勢阱20內(nèi)形成P溝道型高壓晶體管400PH。高壓晶體管400PH包括由P型雜質(zhì)層構(gòu)成的源極/漏極層22a和22b以及柵極絕緣層24和柵極26。
低壓晶體管100NL和200PL被例如1.8～5V的驅(qū)動電壓下驅(qū)動。與低壓晶體管100NL和200PL相比，高壓晶體管300NH和400PH的驅(qū)動電壓相當高，例如為20～60V。低壓晶體管100NL和200PL與高壓晶體管300NH和400PH的耐壓能力之比，即(高壓晶體管耐壓)/(低壓晶體管耐壓)之比為例如3～60。這里的“耐壓”主要是指漏極耐壓。
在本實施例中，設定各個勢阱的結(jié)構(gòu)要考慮設置在各勢阱內(nèi)的晶體管的耐壓和閾值，以及各勢阱間的結(jié)耐壓和擊穿耐壓等因素。
首先就勢阱的雜質(zhì)濃度進行說明。形成低壓晶體管的第二勢阱30及第四勢阱40的雜質(zhì)濃度比形成高耐壓晶體管的第一勢阱20及第三勢阱50的雜質(zhì)濃度設定得要高。這樣，便可根據(jù)各晶體管的驅(qū)動電壓和耐壓，適當設定各勢阱的雜質(zhì)濃度。第二勢阱30以及第四勢阱40的雜質(zhì)濃度，例如表面濃度，是4.0×1016～7.0×1017atoms/cm3。另外，第一勢阱20以及第三勢阱50的雜質(zhì)濃度，例如表面濃度，是8.0×1015～4.0×1016atoms/cm3。
關于勢阱的深度，如果考慮勢阱耐壓能力，形成低壓晶體管的第二勢阱30和第四勢阱40的深度比形成高壓晶體管的第一勢阱20和第三勢阱50要淺。例如，第一勢阱20的深度為10～20μm，第二勢阱30和第四勢阱40的深度為3～10μm。將第一勢阱20 的深度與第二勢阱30和第四勢阱40的深度相比，二者深度的比值為例如2～5。
圖7所示的各晶體管被未在圖中表示的元件隔離絕緣層所隔離。并且各高壓晶體管300NH和400PH可以具有所謂補償柵極結(jié)構(gòu)，其中，柵極與源極/漏極層不重合。在以下所述的例子中，各高壓晶體管具有LOCOS補償結(jié)構(gòu)。具體而言，在各高壓晶體管中，在柵極與源極/漏極層之間設置補償區(qū)。該補償區(qū)由設定在半導體襯底的特定區(qū)域的補償LOCOS層下的低濃度雜質(zhì)層構(gòu)成。
圖8示出了作為補償柵極結(jié)構(gòu)的一個示例的高壓晶體管400PH結(jié)構(gòu)的剖面圖。圖9示出了高壓晶體管400PH的主要部分的平面圖。
P溝道型高壓晶體管400PH包括設置在N型第一勢阱20上的柵極絕緣層24；在該柵極絕緣層24上形成的柵極26；設置在柵極絕緣層24周圍的補償LOCOS層65a；在該補償LOCOS層65a下面形成的由P型低濃度雜質(zhì)層構(gòu)成的補償雜質(zhì)層57a；以及設置在補償LOCOS層65a外側(cè)的源極/漏極層22a和22b。
通過元件隔離LOCOS層(元件隔離絕緣層)65b將高壓晶體管400PH與其相鄰的晶體管電隔離。進而，在如圖所示的N型第一勢阱20內(nèi)的元件隔離LOCOS層65b的下面形成由N型低濃度雜質(zhì)層構(gòu)成的溝道阻擋層63c。勢阱接觸層27通過LOCOS層65c與源極/漏極層22b隔離。在LOCOS層65c的下面，可以形成圖中未示出的溝道阻擋層。
各高壓晶體管具有LOCOS補償結(jié)構(gòu)，從而具有高漏極耐壓，從而構(gòu)成耐高壓的MOSFET。換言之，通過在補償LOCOS層65a下面設置由低濃度雜質(zhì)層構(gòu)成的補償雜質(zhì)層57a，與沒有補償LOCOS層的情況相比，補償雜質(zhì)層57a相對溝道區(qū)可以較深。其結(jié)果是，當晶體管處于OFF狀態(tài)時，由于該補償雜質(zhì)層57a，可以形成較深的耗盡層，能夠緩解漏極近旁的電場，提高漏極耐壓。
另外，由于在第一勢阱20內(nèi)形成的第二勢阱30和第四勢阱40分別與半導體襯底10電隔離。其結(jié)果是可以獨立地設定第二勢阱30和第四勢阱40的偏置條件。換言之，相對于半導體襯底10的襯底電位Vsub，可以獨立地設定第二勢阱30以及第四勢阱40的驅(qū)動電壓。因此，例如圖10所示，將低壓晶體管100NL和200PL的驅(qū)動電壓V1和V2由于被設定在高壓晶體管300NH和400PH的驅(qū)動電壓V3和V4之間，從低壓晶體管的驅(qū)動電壓電平變換到高壓晶體管的驅(qū)動電壓電平的電平轉(zhuǎn)換電路的設計可以做到高效且容易。
根據(jù)本實施例的制造方法，在上述步驟(C)中，由于在不含氧氣的環(huán)境中進行熱處理，半導體襯底10不會被進一步氧化。其結(jié)果是，氧化硅層18不會進一步增厚并且保持其膜厚。因此，在上述步驟(D)中，氧化硅層18還可作為離子注入時的保護膜，從而減少步驟數(shù)量。
通常，以擴散雜質(zhì)為目的的熱處理是在氧氣存在的環(huán)境中進行的?？墒?，由于經(jīng)過熱處理后的氧化膜增厚，不適合作為離子注入的保護膜。因此，要在離子注入之前去除該氧化膜，重新在半導體襯底的表面上形成熱氧化膜。根據(jù)本發(fā)明的制造方法，能減少去除氧化膜和形成新氧化膜的步驟，使步驟簡化。
根據(jù)本實施例的制造方法，形成高壓晶體管400PH的第一勢阱20和形成低壓晶體管100NL和200PL的第二勢阱30以及第四勢阱40，是在不同的離子注入步驟和不同的熱處理擴散步驟中形成的，因此，相對于第一勢阱20，第二勢阱30以及第四勢阱40可以獨立地設計。其結(jié)果是，為適應低壓晶體管的小型化和高速化，第二勢阱30以及第四勢阱40可以形成得較淺，并且這些勢阱的面積也可隨之縮小，從而提高第二勢阱30和第三勢阱40的集成度。
根據(jù)本實施例的制造方法，利用步驟(F)的熱處理使雜質(zhì)層30a以及雜質(zhì)層40a的雜質(zhì)分別擴散，同時形成P型第二勢阱30和N型第四勢阱40。另外，根據(jù)本實施例的制造方法，利用步驟(C)的熱處理使雜質(zhì)層20a以及雜質(zhì)層50a的雜質(zhì)分別擴散，同時形成N型第二勢阱20和P型第三勢阱50。
本發(fā)明并不僅限于上述實施例，在本發(fā)明的主題范圍之內(nèi)可以有各種變形。例如，也可采用與該實施例所述的第一導電型為P型、第二導電型為N型相反的導電型。勢阱并不限定于三重勢阱，根據(jù)需要也可以設置單重勢阱以及雙重勢阱。此外，半導體裝置的層結(jié)構(gòu)或是平面結(jié)構(gòu)，根據(jù)裝置的設計也可以采取與上述實施例不同的結(jié)構(gòu)。
盡管本發(fā)明已經(jīng)參照附圖和優(yōu)選實施例進行了說明，但是，對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。本發(fā)明的各種更改、變化、和等同物由所附的權(quán)利要求書的內(nèi)容涵蓋。
附圖標記說明10 半導體襯底12 氧化硅層14 氮化硅層16 LOCOS層18 氧化硅層20 第一勢阱22a、22b 源極/漏極層24 柵極絕緣層26 柵極30 第二勢阱32a、32b 源極/漏極層34 柵極絕緣層36 柵極
40 第四勢阱42a、42b 源極/漏極層44 柵極絕緣層46 柵極50 第三勢阱52a、52b 源極/漏極層54 柵極絕緣層56 柵極100NL，200PL 低壓晶體管300NH，400PH 高壓晶體管R100～R300 抗蝕層
權(quán)利要求
1.一種半導體裝置的制造方法包括(a)通過離子注入法，將具有第二導電型的第一雜質(zhì)注入到具有第一導電型的半導體襯底的特定區(qū)域內(nèi)；(b)在所述半導體襯底的表面形成氧化膜，并且通過在不含氧氣的環(huán)境中進行熱處理，使所述第一雜質(zhì)擴散以形成具有所述第二導電型的第一勢阱；以及(c)借助于所述氧化膜，通過離子注入法，將具有所述第一導電型的第二雜質(zhì)注入到所述第一勢阱的特定區(qū)域內(nèi)，并且利用熱處理，使所述第二雜質(zhì)擴散以形成具有所述第一導電型的第二勢阱。
2.根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，還包括以下步驟在所述步驟(a)中，在所述半導體襯底上有選擇地形成對于氧化具有掩膜功能的抗氧化層，并且利用所述抗氧化層作為掩膜，向所述半導體襯底內(nèi)注入所述第一雜質(zhì)；利用所述抗氧化層作為掩膜，通過對所述半導體襯底的表面進行有選擇地氧化形成L0COS層；以及在去除所述抗氧化膜之后，利用所述LOCOS層作為掩膜，向所述半導體襯底內(nèi)注入具有所述第二導電型的雜質(zhì)，以在所述半導體襯底上形成與所述第一勢阱相鄰的第三勢阱。
3.根據(jù)權(quán)利要求1或2所述的半導體裝置的制造方法，其中，所述第二勢阱的雜質(zhì)濃度高于所述第一勢阱的雜質(zhì)濃度。
4.根據(jù)權(quán)利要求1至3中任一所述的半導體裝置的制造方法，還包括步驟在所述第一勢阱內(nèi)形成具有所述第二導電型的第四勢阱。
5.根據(jù)權(quán)利要求4的半導體裝置的制造方法，還包括以下步驟在所述第二勢阱內(nèi)形成具有所述第二導電型的低壓晶體管；在所述第四勢阱內(nèi)形成具有所述第一導電型的低壓晶體管；在所述第一勢阱內(nèi)形成具有所述第一導電型的高壓晶體管；以及在所述第三勢阱內(nèi)形成具有所述第二導電型的高壓晶體管。
6.根據(jù)權(quán)利要求1至5中任一所述的半導體裝置的制造方法，其中，所述第一勢阱與第二勢阱的深度之比為2～5。
全文摘要
本發(fā)明提供一種在同一個襯底上形成具有不同驅(qū)動電壓的高壓晶體管和低壓晶體管的半導體裝置的制造方法。該半導體裝置的制造方法包括(a)在具有第一導電型的半導體襯底(10)的特定區(qū)域內(nèi)，通過離子注入法注入具有第二導電型的第一雜質(zhì)；(b)在半導體襯底(10)的表面形成氧化膜(18)，在不含氧氣的環(huán)境中，利用熱處理使第一雜質(zhì)擴散以形成具有第二導電型的第一勢阱(20)；以及(c)在第一勢阱(20)的特定區(qū)域內(nèi)，借助于氧化膜(18)，通過離子注入法注入具有第一導電型的第二雜質(zhì)，利用熱處理使第二雜質(zhì)擴散以形成具有第一導電型的第二勢阱。
文檔編號H01L27/092GK1444255SQ0310470
公開日2003年9月24日 申請日期2003年2月25日 優(yōu)先權(quán)日2002年3月7日
發(fā)明者林正浩 申請人:精工愛普生株式會社