專利名稱：非易失性半導(dǎo)體存儲裝置及其制造方法和半導(dǎo)體集成電路及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲裝置，特別是涉及連接多個存儲單元，構(gòu)成存儲單元組件，并且具有在溝道區(qū)域注入了雜質(zhì)的選擇晶體管的微細(xì)的非易失性半導(dǎo)體存儲裝置及其制造方法、半導(dǎo)體集成電路和非易失性半導(dǎo)體存儲裝置系統(tǒng)。
背景技術(shù)：
以往，作為非易失性半導(dǎo)體存儲裝置，例如有用電進(jìn)行數(shù)據(jù)的寫入、擦除的EEPROM(電可擦可編程只讀存儲器)。在該EEPROM中，特別是當(dāng)NAND型時，在彼此交叉的行方向的字線和列方向的位線的交點分別配置了存儲單元，構(gòu)成了存儲單元陣列。在存儲單元中使用了層疊浮柵和控制柵的層疊柵構(gòu)造的MOS晶體管。
在EEPROM中，有能用電一次擦除的閃存。作為閃存，廣泛使用了實現(xiàn)了高集成度的NAND型閃存。
NAND型閃存的代表性的存儲單元例如示于白田理一郎的“256M位NAND閃存的概觀和NAND閃存的未來動向”，非易失性半導(dǎo)體存儲器工作室，2000年，22～31頁。
如圖1所示，在NAND型閃存中，形成用虛線包圍的區(qū)域所表示的存儲塊70的多個例如16個存儲單元晶體管M0、M1、M2、～M15在列方向串聯(lián)，在其一側(cè)連接了一個位線一側(cè)選擇晶體管SG1，在另一側(cè)連接了一個源線一側(cè)選擇晶體管SG2。
在各存儲單元晶體管M0、M1、M2、…M15的柵極分別一對一地連接了字線WL0、WL1、WL2、…WL15。在位線一側(cè)選擇晶體管SG1的柵極上連接了位線一側(cè)選擇柵線SGD。在源線一側(cè)選擇晶體管SG2的柵極連接了源線一側(cè)選擇柵線SGS。
位線一側(cè)選擇晶體管SG1的源極連接了數(shù)據(jù)線即位線DQ。源線一側(cè)選擇晶體管SG2的源極連接了公共源線CS。
該存儲塊70內(nèi)的NAND串雖然未在圖中顯示，但是在位線DQ的延伸方向連接了多個。另外，在字線WL0、WL1、WL2、…WL15的延伸方向，對各位線DQ設(shè)置了多個同樣的電路結(jié)構(gòu)的NAND串。
連接多個串聯(lián)NAND串，在NAND串的端部分別設(shè)置接點，通過兩端的位線一側(cè)選擇晶體管SG1、源線一側(cè)選擇晶體管SG2連接了存儲單元晶體管的結(jié)構(gòu)。
在行方向彼此平行地形成了直線的多條存儲單元柵極用的字線WL0、WL1、WL2、…WL15。在這多個存儲單元柵極兩側(cè)分別形成了一條彼此平行，并且對于存儲單元柵極用的字線WL0、WL1、WL2、…WL15也平行的一條選擇柵線SGD、SGS。這里，多個存儲單元晶體管M0、M1、M2、…M15具有彼此相等的柵極長度。另外，存儲單元晶體管M0、M1、M2、…M15的兩側(cè)的一對選擇柵極晶體管SG1、SG2具有彼此相等的柵極長度，該選擇柵極的柵極長度一般比存儲單元柵極的柵極長度還長。
在排列在列方向的存儲單元柵極用的字線WL0、WL1、WL2、…WL15彼此之間設(shè)置了相同寬度的間隔F(F是最小加工尺寸)。該間隔F與存儲單元柵極的柵極長度相等。在與存儲單元柵極的兩側(cè)相鄰的選擇柵極和最端部的存儲單元柵極之間設(shè)置了與存儲單元柵極彼此間的間隔F相同的間隔F。
在與該存儲單元柵極的延伸方向正交的列方向形成了彼此平行的元件有源區(qū)域。該元件有源區(qū)域由在列方向彼此平行形成的多個元件分離區(qū)域包圍了周圍，與其它的元件有源區(qū)域分開。
在行方向延伸的多個例如16個存儲單元柵極的兩側(cè)一個一個地形成了一對選擇柵極，構(gòu)成一個NAND串。在該NAND串的端部設(shè)置存儲單元柵極間設(shè)置的間隔F的約兩倍的間隔2F，再形成了別的NAND串。這里，在彼此相鄰的NAND串的選擇柵極間的元件有源區(qū)域上形成了接點。
這樣，在以往的非易失性半導(dǎo)體存儲裝置中，在存儲單元組件內(nèi)，都是一定的線和間隔，以相同的間隔配置。而選擇柵極長度自身約為2F，在源極一側(cè)和漏極一側(cè)分別配置了一個，所以變?yōu)榧s4F。因為與相鄰的其他存儲單元組件的選擇柵極的間隔約為2F，所以合計約6F。即以往的非易失性半導(dǎo)體存儲裝置的選擇柵極比存儲單元晶體管的柵極長度長，確保了短溝道效應(yīng)導(dǎo)致的晶體管的截止特性的劣化。
在圖1中，串聯(lián)了多個存儲單元，形成了一個存儲單元陣列即NAND單元(存儲單元組件)。各個存儲單元的源極和漏極通過設(shè)置在元件區(qū)域上的擴(kuò)散層區(qū)域彼此串聯(lián)。
在以往的非易失性半導(dǎo)體存儲裝置中，NAND串在選擇柵極的部分存在不規(guī)則的線和間隔，如果進(jìn)行微細(xì)加工，這些就會導(dǎo)致光刻步驟的構(gòu)圖時的加工裕度的下降。當(dāng)用不規(guī)則圖案設(shè)計時，有時會限制微細(xì)化。即如果基于微細(xì)加工技術(shù)的界限的最小線寬為F，則存儲單元晶體管的柵極長度、存儲單元晶體管的柵極間隔、存儲單元晶體管的柵極和選擇晶體管的柵極的間隔都用F形成?？墒?，如果進(jìn)行微細(xì)加工，則為了提高作為電流遮斷特性的截止特性，有必要以比F還大的值形成選擇晶體管的柵極寬度，成為不規(guī)則的線寬和間隔寬度。即當(dāng)存儲單元柵極的線和間隔為1F，選擇柵極的線和間隔例如為2F時，與選擇柵極相鄰的存儲單元柵極的柵極長度在其制造步驟中，在光刻時無法形成所需的長度，無法得到必要的特性。因此，必須用比最小線寬F還大的值設(shè)計與選擇柵極相鄰的存儲單元柵極的柵極長度的設(shè)計值，這樣會導(dǎo)致存儲單元晶體管區(qū)域的面積增加。
在這樣的NAND型閃存組件的構(gòu)造中，有時會把與選擇晶體管相鄰的控制柵(字線)加工得比所需的值粗，或比所需的值細(xì)。這是因為字線的柵極長度和間隔的周期的圖案由于選擇晶體管的相鄰而破壞，無法加工出同樣的。這樣，如果與選擇柵極相鄰的控制柵(字線)比所需的值粗或細(xì)，則該存儲單元的特性與其它的存儲單元的特性不同，結(jié)果對寫入、擦除、讀出時的電特性產(chǎn)生影響，導(dǎo)致動作不良和可靠性上的問題。
另外，如果周期的圖案破壞，則在光刻后的光刻膠的顯影步驟中，會發(fā)生光刻膠倒下，與相鄰的柵極短路的問題。

發(fā)明內(nèi)容
本發(fā)明的第一特征是一種非易失性半導(dǎo)體存儲裝置，具有在行方向延伸的多條字線；配置在與字線正交的列方向的位線；配置在列方向，并且具有通過多條字線的任意一條，分別控制電荷存儲狀態(tài)的電荷存儲層的存儲單元晶體管；在存儲單元晶體管的排列的一端一側(cè)，在列方向相鄰配置，并且選擇排列的存儲單元晶體管的多個第一選擇晶體管；連接了第一選擇晶體管的各柵極的第一選擇柵布線。
本發(fā)明的第二特征是一種半導(dǎo)體集成電路，具有半導(dǎo)體芯片；搭載在半導(dǎo)體芯片上，控制半導(dǎo)體存儲器的邏輯電路；半導(dǎo)體存儲器。其中，所述半導(dǎo)體存儲器具有搭載在半導(dǎo)體芯片上，配置在行方向上的多條字線；配置在與字線正交的列方向上的位線；配置在列方向上，并且具有通過多條字線的任意一條，分別控制電荷存儲狀態(tài)的電荷存儲層的存儲單元晶體管；在存儲單元晶體管的排列的一端一側(cè)，在列方向相鄰配置，并且選擇排列的存儲單元晶體管的多個第一選擇晶體管；連接了第一選擇晶體管的各柵極的第一選擇柵布線。
本發(fā)明的第三特征是一種用于存儲信息，并且訪問信息媒體的非易失性半導(dǎo)體存儲裝置系統(tǒng)，具有包含半導(dǎo)體存儲器的存儲卡，所述半導(dǎo)體存儲器具有配置在行方向上的多條字線；配置在與字線正交的列方向上的位線；配置在列方向上，并且具有通過多條字線的任意一條，分別控制電荷存儲狀態(tài)的電荷存儲層的存儲單元晶體管；在存儲單元晶體管的排列的一端一側(cè)，在列方向相鄰配置，并且選擇排列的存儲單元晶體管的多個第一選擇晶體管；連接了第一選擇晶體管的各柵極的第一選擇柵布線。
本發(fā)明的第四特征是一種用于存儲信息，并且訪問信息媒體的非易失性半導(dǎo)體存儲裝置系統(tǒng)，具有包含半導(dǎo)體存儲器的IC卡，所述半導(dǎo)體存儲器具有配置在行方向上的多條字線；配置在與字線正交的列方向上的位線；配置在列方向上，并且具有通過多條字線的任意一條，分別控制電荷存儲狀態(tài)的電荷存儲層的存儲單元晶體管；在存儲單元晶體管的排列的一端一側(cè)，在列方向相鄰配置，并且選擇排列的存儲單元晶體管的多個第一選擇晶體管；連接了第一選擇晶體管的各柵極的第一選擇柵布線。
本發(fā)明的第五特征是非易失性半導(dǎo)體存儲裝置的制造方法，具有在半導(dǎo)體襯底的表面附近形成溝道離子注入層后，依次形成柵氧化膜和成為浮柵的第一導(dǎo)電層的步驟；用ONO膜淀積柵極間氧化膜的步驟；用光刻構(gòu)圖多個選擇晶體管的溝道預(yù)定區(qū)域，設(shè)置開口部，通過離子注入形成溝道擴(kuò)散層的步驟；接著，在蝕刻開口部下的柵間氧化膜，形成開口后，淀積控制柵電極材料的步驟；用光刻進(jìn)行構(gòu)圖，蝕刻加工層疊柵構(gòu)造，形成存儲單元晶體管的柵極、多個選擇晶體管的柵極后，在半導(dǎo)體襯底中注入雜質(zhì)，形成源漏間擴(kuò)散層的步驟。


下面簡要說明附圖。
圖1是作為以往的非易失性半導(dǎo)體存儲裝置的NAND型閃存的模式電路結(jié)構(gòu)圖。
圖2是作為本發(fā)明的比較例的NAND型閃存的模式平面布局圖案結(jié)構(gòu)圖。
圖3是表示在NAND型閃存中，考慮了比例法則時的規(guī)格化的單元尺寸和NAND串?dāng)?shù)的關(guān)系的模式圖。
圖4是表示在NAND型閃存中，考慮了比例法則時的規(guī)格化的單元尺寸和比例單位F(nm)的關(guān)系的模式圖，是線A單一選擇柵極的例子和線B多個選擇柵極的例子的比較圖。
圖5A是本發(fā)明的實施例1的NAND型閃存的模式的平面布局圖案結(jié)構(gòu)圖。
圖5B是圖5A所示的NAND型閃存的電路結(jié)構(gòu)圖。
圖6是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的構(gòu)造的平面圖。
圖7是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的構(gòu)造的剖視圖。
圖8是把圖6所示的平面圖在NAND串方向擴(kuò)展，說明位線方向的折返圖案結(jié)構(gòu)的平面圖。
圖9是表示用本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的NAND型閃存單元構(gòu)成的例子的閃存單元組件的電路圖。
圖10是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的NAND型閃存單元構(gòu)成的例子的閃存單元組件的電路圖。
圖11是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的構(gòu)造的平面圖。
圖12是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的構(gòu)造的剖視圖。
圖13是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖14是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖15是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖16是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖17是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖18是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖19是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖20是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖21是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖22是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖23是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的一個步驟的剖視圖。
圖24是表示本發(fā)明的實施例1的變形例1的非易失性半導(dǎo)體存儲裝置的構(gòu)造的剖視圖。
圖25是表示本發(fā)明的實施例1的變形例2的非易失性半導(dǎo)體存儲裝置的構(gòu)造的剖視圖。
圖26是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的變形例的剖視圖。
圖27是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的變形例的一個步驟的剖視圖。
圖28是表示本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置的制造方法的變形例的一個步驟的剖視圖。
圖29是本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置，即64兆位NAND型閃存的例子的模式電路結(jié)構(gòu)圖。
圖30是本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置，即AND型閃存的例子的模式電路結(jié)構(gòu)圖。
圖31A是AND型閃存的寫入動作的說明圖。
圖31B是AND型閃存的擦除動作的說明圖。
圖32是本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置，即由分割位線(Divided bit line)NOR型閃存構(gòu)成的例子的電路結(jié)構(gòu)圖。
圖33是本發(fā)明的實施例2的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的電路結(jié)構(gòu)圖。
圖34是本發(fā)明的實施例2的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖35是本發(fā)明的實施例2的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖36是本發(fā)明的實施例2的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖37是本發(fā)明的實施例2的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖38是本發(fā)明的實施例2的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖39是本發(fā)明的實施例2的非易失性半導(dǎo)體存儲裝置，即由AND型閃存構(gòu)成的例子的電路結(jié)構(gòu)圖。
圖40是本發(fā)明的實施例2的非易失性半導(dǎo)體存儲裝置，即由分割位線(Divided bit line)NOR型閃存構(gòu)成的例子的電路結(jié)構(gòu)圖。
圖41是本發(fā)明的實施例2的非易失性半導(dǎo)體存儲裝置，即由64兆位NAND型閃存構(gòu)成的例子的電路結(jié)構(gòu)圖。
圖42是本發(fā)明的實施例3的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖43是把圖42所示的平面圖在NAND串方向擴(kuò)展，說明位線方向的折返圖案結(jié)構(gòu)的平面圖。
圖44是本發(fā)明的實施例3的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖45是本發(fā)明的實施例3的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖46是本發(fā)明的實施例3的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖47是本發(fā)明的實施例3的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖48是本發(fā)明的實施例3的非易失性半導(dǎo)體存儲裝置，即由AND型閃存構(gòu)成的例子的電路結(jié)構(gòu)圖。
圖49是本發(fā)明的實施例3的非易失性半導(dǎo)體存儲裝置，即由分割位線(Divided bit line)NOR型閃存構(gòu)成的例子的電路結(jié)構(gòu)圖。
圖50是本發(fā)明的實施例3的非易失性半導(dǎo)體存儲裝置，即由64兆位NAND型閃存構(gòu)成的例子的電路結(jié)構(gòu)圖。
圖51是本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)中使用的頁型閃存的模式的塊結(jié)構(gòu)圖。
圖52是本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)中使用的字節(jié)型閃存的模式的塊結(jié)構(gòu)圖。
圖53是本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)中使用的具有ROM區(qū)域的EEPROM型閃存的模式的塊結(jié)構(gòu)圖。
圖54是圖53所示的本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)中使用的具有ROM區(qū)域的EEPROM型閃存的電路結(jié)構(gòu)圖。
圖55是表示應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的存儲卡的內(nèi)部構(gòu)造的模式的塊結(jié)構(gòu)圖。
圖56是表示應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的存儲卡的內(nèi)部構(gòu)造的模式的塊結(jié)構(gòu)圖。
圖57是表示應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的存儲卡的內(nèi)部構(gòu)造的模式的塊結(jié)構(gòu)圖。
圖58是表示應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的存儲卡的內(nèi)部構(gòu)造的模式的塊結(jié)構(gòu)圖。
圖59是表示應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的存儲卡的內(nèi)部構(gòu)造的模式的塊結(jié)構(gòu)圖。
圖60是表示應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的存儲卡和卡固定器的模式結(jié)構(gòu)圖。
圖61是表示能容納應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的存儲卡和卡固定器的連接裝置的模式結(jié)構(gòu)圖。
圖62是內(nèi)置應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的存儲卡，并且用于通過連接線連接個人電腦的結(jié)合裝置的模式結(jié)構(gòu)圖。
圖63是能內(nèi)置應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的存儲卡的數(shù)字相機(jī)系統(tǒng)。
圖64是應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的IC卡的模式結(jié)構(gòu)圖。
圖65是表示應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的IC卡的內(nèi)部構(gòu)造的模式的塊結(jié)構(gòu)圖。
圖66是表示應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的IC卡的內(nèi)部構(gòu)造的模式的塊結(jié)構(gòu)圖。
圖67是表示應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的IC卡的內(nèi)部構(gòu)造的模式的塊結(jié)構(gòu)圖。
圖68是表示應(yīng)用了本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)的IC卡的內(nèi)部構(gòu)造的模式的塊結(jié)構(gòu)圖。
具體實施例方式
下面，將參照

本發(fā)明的各實施例。須指出的是，在附圖中，對于相同或相似的部分和元件采用了相同或相似的參照數(shù)字，并且省略或簡化了對于相同或相似的部分和元件的描述。
通常在電路塊的表現(xiàn)中，對每一個附圖和對某一個給定的附圖都不是按比例描繪的，具體而言，為了便于對附圖的閱讀，附圖中的電路圖都是按任意比例繪出的。
在以下的描述中，將會提出例如特定的信號值等很多特定的細(xì)節(jié)，以便全面地了解本發(fā)明。但是很明顯，對于那些熟悉本技術(shù)的人來說，不需要這些特定的細(xì)節(jié)也能實施本發(fā)明。另外，為了不用不必要的細(xì)節(jié)使本發(fā)明變得模糊，用方塊圖形式表示了眾所周知的電路。
下面，參照

本發(fā)明的實施例。在以下的附圖中，對相同或類似的部分采用了相同或類似的符號。并且，以下所示的實施例表示了用于使本發(fā)明的技術(shù)思想具體化的裝置和方法，本發(fā)明的技術(shù)思想并不局限于此。本發(fā)明的技術(shù)思想在權(quán)利要求的范圍中，能做各種變更。
(比較例)
下面，討論把該NAND型閃存單元微細(xì)化時的比例法則。例如，如果以設(shè)計標(biāo)準(zhǔn)F為0.09μm時為例，則如圖2所示，Y為大于1的正數(shù)，位線一側(cè)選擇柵線SGD的柵極長度為YF，源線一側(cè)選擇柵線SGS的柵極長度也為YF，其柵極長度比字線WL1、WL2、…WL32的柵極長度F還長。并且，X為大于1的正數(shù)，最靠近位線DQ的字線WL1和位線一側(cè)選擇柵線SGD的線間的間隔XF與最靠近源線CS的字線WL32和源線一側(cè)選擇柵線SGS的線間的間隔XF比字線彼此的線間間隔F寬。
位線一側(cè)選擇柵線SGD和源線一側(cè)選擇柵線SGS的柵極長度YF比字線WL1、WL2、…WL32的柵極長度F長的理由是為了提高兩個選擇晶體管的穿通耐壓。另外，是為了寫入時由于電容耦合而升壓的禁止寫入的NAND列的溝道電位不因通過選擇晶體管的漏電流而下降。假設(shè)選擇晶體管發(fā)生穿通，禁止寫入電位下降，則在非寫入單元中，發(fā)生錯誤寫入。另外，最靠近位線DQ的字線WL1和位線一側(cè)選擇柵線SGD的線間的間隔XF與最靠近源線CS的字線WL32和源線一側(cè)選擇柵線SGS的線間的間隔XF比字線彼此的線間間隔F寬的理由是為了改善基于非周期性的字線的加工裕度。該傾向即位線一側(cè)選擇柵線SGD、源線一側(cè)選擇柵線SGS的柵極長度比字線WL1、WL2、…WL32長，并且最靠近位線DQ的字線WL1和位線一側(cè)選擇柵線SGD的線間的間隔與最靠近源線CS的字線WL32和源線一側(cè)選擇柵線SGS的線間的間隔比字線彼此的線間間隔F寬的傾向是設(shè)計標(biāo)準(zhǔn)越微細(xì)化，就越明顯。須指出的是，BC、SC分別是位線DQ用接觸孔、源線CS用接觸孔。
一般，在NAND型閃存中，如果分析規(guī)格化的單元尺寸和配置在NAND串上的列方向上的存儲單元數(shù)的關(guān)系，則如圖3所示。4F2相當(dāng)于一個晶體管的單元尺寸。這里，F(xiàn)表示最小加工尺寸即比例單位。F1、F2表示比例法則，F(xiàn)1＞F2，例如F1是0.4μm，F(xiàn)2是0.13μm。選擇柵極區(qū)域與存儲單元的微細(xì)化相比，無法以和存儲單元區(qū)域相同的法則形成，所以選擇柵極區(qū)域相對變大。因此，比例單位F越微細(xì)化，選擇柵極的面積區(qū)域的效果表現(xiàn)得越顯著。
另外，當(dāng)NAND串上的存儲單元的數(shù)量多時，觀察到接近一個晶體管的單元尺寸4F2的傾向，但是這是因為與存儲單元相比，選擇柵極區(qū)域的面積效果下降。可是，如果NAND串上的存儲單元的數(shù)量減少，進(jìn)一步微細(xì)化，規(guī)格化的單元尺寸的大小就急速上升。
因此，在實施例1中，說明有兩個選擇柵極，并且通過對各選擇柵極供給不同的電位的構(gòu)造，抑制單元尺寸的增大的技術(shù)。在實施例2中，說明有兩個選擇柵極，并且對各選擇柵極供給相同的電位時的情形。在實施例3中，說明有三個選擇柵極，并且對各選擇柵極供給相同的電位或不同電位時的情形。另外，在實施例4中，說明把所述實施例1～3中描述的非易失性半導(dǎo)體存儲裝置應(yīng)用于存儲卡、IC卡等的系統(tǒng)中的例子。
(實施例1)在本發(fā)明的實施例1中，有兩個選擇柵極，并且對各選擇柵極供給了不同的電位。
圖5A和圖5B表示了本發(fā)明的實施例1的NAND型閃存單元組件的平面布局圖案結(jié)構(gòu)圖和電路結(jié)構(gòu)圖。在該例子中，把使用0.09m作為設(shè)計標(biāo)準(zhǔn)F時的情形作為例子。位線一側(cè)選擇柵線SGD1、SGD2、源線一側(cè)選擇柵線SGS1、SGS2、控制柵(字線)WL1、WL2、…WL32的柵極長度分別等于F(＝0.09μm)。另外，位線一側(cè)選擇柵線SGD1、SGD2、源線一側(cè)選擇柵線SGS1、SGS2、控制柵(字線)WL1、WL2、…WL32的線間的間隔分別等于F(＝0.09μm)。這時，即使位線一側(cè)選擇柵線SGD1、SGD2、源線一側(cè)選擇柵線SGS1、SGS2、字線WL1、WL2、…WL32的柵極長度分別等于0.1μm，線間的間隔分別等于0.08μm，即柵極長度與線間的間隔不同時，本發(fā)明也有效。在圖5A和圖5B中，是串聯(lián)了32個存儲單元的例子，這32NAND列的長度是6.59μm，是與以往的選擇晶體管為一個時(圖2)的6.58μm幾乎相同的尺寸?？墒?，如果進(jìn)一步微細(xì)化，設(shè)計標(biāo)準(zhǔn)變?yōu)?.07μm、0.05μm，則關(guān)于NAND列的長度，選擇晶體管的柵極分離為二的本發(fā)明的實施例1的構(gòu)造就變短。結(jié)果，能縮小芯片尺寸，除了提高工藝性和可靠性的提高，還能實現(xiàn)低成本化。須指出的是，在位線一側(cè)選擇柵線SGD2的上方設(shè)置了位線DQ用接觸孔BC，在源線一側(cè)選擇柵線SGS2的下方設(shè)置了源線CS用接觸孔SC。
另外，因為位線DQ一側(cè)和源線CS一側(cè)都由兩個柵極構(gòu)成了選擇晶體管，所以即使不增加?xùn)艠O長度，也能提高穿通耐壓。這是因為兩個選擇晶體管實質(zhì)上串聯(lián)，所以由第一和第二選擇晶體管分壓，在各選擇晶體管的漏源極間就不會外加高的電場。結(jié)果，沒必要使各第一和第二選擇晶體管的柵極長度很長，能縮短為與控制柵的柵極長度相同。
如上所述，例如能以與控制柵相同的間隔(柵極長度和間隔)形成第一和第二選擇晶體管，設(shè)計標(biāo)準(zhǔn)越微細(xì)化，面積縮小效果就越明顯。
圖6表示了本發(fā)明的實施例1的NAND型非易失性半導(dǎo)體存儲裝置的存儲單元組件的平面結(jié)構(gòu)。如圖6所示，多個存儲單元柵極1j彼此平行形成了直線。在多個存儲單元柵極1j的兩側(cè)，與存儲單元柵極1j平行、直線地分別形成了彼此平行的兩個選擇柵極2。這里，多個存儲單元柵極1j具有彼此相等的柵極長度W1。須指出的是，多個存儲單元柵極1j在列方向由8、16等個數(shù)構(gòu)成。另外，由兩個構(gòu)成一組的選擇柵極2j具有彼此相等的柵極長度W2。該柵極長度W2可以與存儲單元柵極1j的柵極長度W1相等，也可以為不同的尺寸。
在存儲單元柵極1j彼此之間設(shè)置了相同寬度的間隔F(F是最小加工尺寸)。該間隔F與存儲單元柵極1j的柵極長度W1相等。選擇柵極2j的柵極長度等于W2。在圖6所示的例子中，在選擇柵極2j和與該選擇柵極2j相鄰的存儲單元柵極1j之間設(shè)置了與存儲單元柵極1j彼此間的間隔F相同的間隔F。
在與配置該存儲單元柵極1j的行方向正交的列方向形成了彼此平行的元件有源區(qū)域3。該元件有源區(qū)域3由在列方向彼此平行形成的多個元件分離區(qū)域4劃分為多個。在彼此相鄰的NAND串5j和5j-1的選擇柵極2j和2j-1之間的元件有源區(qū)域3上形成了接觸栓塞6。同樣，在彼此相鄰的NAND串5j和5j+1的選擇柵極2j和2j+1之間的元件有源區(qū)域3上形成了接觸栓塞6。
這樣，柵極長度在由多個NAND串5j、5j+1、5j+2、…形成的存儲單元組件內(nèi)都是一定的線和間隔，以同一間隔配置。另外，能使選擇柵極的溝道長度微細(xì)化到與存儲單元柵極相同的尺寸。選擇柵極2j-1、2j和2j+1以相鄰的多個柵極作為選擇晶體管起作用。
圖7表示了圖6中的I-I線上的NAND串5j的剖面構(gòu)造圖。如圖7所示，在形成在半導(dǎo)體襯底10上的p阱中設(shè)置了存儲單元柵極1j和選擇柵極2j。在存儲單元柵極1j和選擇柵極2j的周圍的半導(dǎo)體襯底10中設(shè)置了源漏間擴(kuò)散層11。在各存儲單元柵極1j和選擇柵極2j下的半導(dǎo)體襯底10中形成了溝道離子注入層12。另外，在NAND串5j的兩側(cè)的選擇柵極2j的外側(cè)的源漏間擴(kuò)散層11上連接了接觸栓塞6。
各存儲單元柵極1j和選擇柵極2j在半導(dǎo)體襯底10上，隔著柵絕緣膜13，形成了電荷存儲層即成為浮柵的第一導(dǎo)電層14。在該第一導(dǎo)電層14上，隔著柵極間絕緣膜15形成了成為第二控制柵的第二導(dǎo)電層16。柵極間絕緣膜15例如由氧化硅膜、氮化硅膜和氧化硅膜的層疊膜即ONO膜構(gòu)成。
這里，在選擇柵極2j中，由于該柵極間絕緣膜15的存在，只對下方的電荷存儲層14提供了電位，上方的成為控制柵的第二導(dǎo)電層16保持絕緣。
選擇柵極2j與存儲單元柵極1j不同，只對第一層的第一導(dǎo)電層14提供了電位。這時，在位于紙面的跟前和里面的元件分離區(qū)域4(參照圖6)上引出了第一導(dǎo)電層14，與第二導(dǎo)電層16獨立地提供了電位。
通過在各NAND串5j的兩側(cè)分別配置兩個一組的選擇柵極2j、2j，選擇柵極區(qū)域需要3F。即因為選擇柵極2j的柵極長度是F，并且有兩個，所以作為柵極長度占據(jù)了2F，兩個柵極間的距離是F，合計需要3F。
選擇柵極2j間也是F。如果以往方式的選擇柵極2的柵極長度是2F，則在以往方式中，變?yōu)?F，但是本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置中，變?yōu)?F，導(dǎo)致芯片的面積的若干增大。即選擇柵極間為F，兩個選擇柵極2為2F，在2F上加上選擇柵極間舉例F，變?yōu)?F。因為該3F位于源極一側(cè)和漏極一側(cè)的雙方，所以為6F，加上與其它存儲單元組件間的1/2F×2＝F，全體為7F。可是，因為這部分能提高加工裕度，所以如果能進(jìn)行取消它的程度的基本標(biāo)準(zhǔn)的微細(xì)化，就會對芯片面積的充分縮小產(chǎn)生價值。
這樣，使選擇柵極2j為與存儲單元柵極1j相同的間隔和柵極長度，結(jié)果，即使在由NAND串5j形成的存儲單元組件的存儲單元部以外的長度從6F擴(kuò)大為7F時，如果能縮小F自身以彌補(bǔ)該增加的部分，作為全體，也能實現(xiàn)存儲單元組件的微細(xì)化。
例如，在以往的不規(guī)則圖案中，F(xiàn)只能微細(xì)化到0.1μm，但是如果應(yīng)用本發(fā)明的實施例1，則當(dāng)能微細(xì)化到0.09μm時，在以往的技術(shù)中，6和F(＝0.1)的積即0.6成為存儲單元組件的存儲單元部以外的長度。而在本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置中，7和F(0.09)的積為0.63，如果能進(jìn)一步使F微細(xì)化，則本發(fā)明的實施例的一方能縮小面積。
下面，比較具有單一選擇柵極和具有多個選擇柵極時的情形。在NAND型閃存中，如果表示規(guī)格化的單元尺寸和比例單位F的關(guān)系，則如圖4所示，在具有單一選擇柵極和具有多個選擇柵極時，在F0交叉。伴隨著微細(xì)化的進(jìn)展，在具有單一選擇柵極時(線A)，規(guī)格化的單元尺寸急速上升，而具有多個選擇柵極時(線B)，抑制了單元尺寸的上升。作為F0的值，例如在0.09μm左右。在具有多個選擇柵極時(線B)，即使比例單位F微細(xì)化到0.09μm以下，也能抑制規(guī)格化的單元尺寸的上升，能發(fā)揮本來的NAND型閃存的性能。
另外，在以往的非易失性半導(dǎo)體存儲裝置的NAND串5中，如果選擇柵極2和存儲單元柵極1間的間隔為F，則對于不規(guī)則的圖案的形成，界限減小，但是象本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置那樣，都以相同的間隔排列時，沒必要在意局部的光刻界限的下降。即通過使存儲單元柵極1j的圖案都為公共的線和間隔，選擇柵極2j的部分也與存儲單元柵極1j為同樣的柵極長度，通過確保界限，能對微細(xì)化提高加工裕度。
這里，分別由不同的定時獨自控制相鄰形成的兩個選擇柵極2j、2j，改變各選擇柵極2j的截止特性。這時，設(shè)置控制電路，控制各選擇柵極2j。
另外，根據(jù)情形，NAND串5j內(nèi)的源極一側(cè)的選擇柵極2j可以為一個，漏極一側(cè)的選擇柵極2j的柵極數(shù)可以為兩個。這時，即使在源極一側(cè)發(fā)生泄漏，如果該泄漏收斂于允許范圍內(nèi)，就可以了。
根據(jù)情形，NAND串5j內(nèi)的源極一側(cè)的選擇柵極2j可以為兩個，漏極一側(cè)的選擇晶體管的柵極數(shù)可以為一個。這時，即使在漏極一側(cè)發(fā)生泄漏，如果該泄漏收斂于允許范圍內(nèi)，就可以了。
根據(jù)本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置，能提高選擇晶體管的截止特性，能實現(xiàn)微細(xì)化，選擇晶體管和存儲單元晶體管分別得到了晶體管的閾值電壓不同的溝道長度的依賴性。
圖8是把圖6所示的平面圖在NAND串5j、5j+1、…方向擴(kuò)展，說明位線方向的折返圖案結(jié)構(gòu)的平面圖。NAND串5j+1的第一存儲單元群11a具有與漏極一側(cè)相鄰的第一選擇柵極群21a、21b和與源極一側(cè)相鄰的第二選擇柵極群22a、22b。NAND串5j的第二存儲單元柵極群12b具有與源極一側(cè)相鄰的第三選擇柵極群23a、23b和與漏極一側(cè)相鄰的第四選擇柵極群24a、24b。如圖8所示，根據(jù)以漏極一側(cè)位線DQ或源極一側(cè)源線CS為中心折返的圖案結(jié)構(gòu)配置了NAND串5。
這里，具有圖7所示的剖面構(gòu)造的非易失性半導(dǎo)體存儲裝置如圖9的電路圖那樣形成了其電路結(jié)構(gòu)。如圖9所示，在NAND型閃存的存儲單元組件中，為了構(gòu)成由用虛線包圍的區(qū)域表示的NAND串5j，串聯(lián)了多個例如16個存儲單元晶體管M0、M1、M2、…M15，在其一側(cè)連接了兩個位線一側(cè)選擇晶體管SG11、SG12，在另一側(cè)連接了兩個源線一側(cè)選擇晶體管SG21、SG22。
串聯(lián)多個存儲單元，形成了一個存儲單元陣列即NAND單元(存儲單元組件)。各存儲單元晶體管M0、M1、M2、…M15的源極和漏極通過設(shè)置在元件區(qū)域上的擴(kuò)散層區(qū)域彼此串聯(lián)。
在各存儲單元晶體管M0、M1、M2、…M15上，分別一對一地連接了字線WL0、WL1、WL2、…WL15。在第一位線一側(cè)選擇晶體管SG11的柵極上連接了第一位線一側(cè)選擇柵線SGD1，在第二位線一側(cè)選擇晶體管SG12的柵極上連接了第二位線一側(cè)選擇柵線SGD2。在第一源線一側(cè)選擇晶體管SG21的柵極上連接了第一源線一側(cè)選擇柵線SGS1，在第二源線一側(cè)選擇晶體管SG22的柵極上連接了第二源線一側(cè)選擇柵線SGS2。
第二位線一側(cè)選擇晶體管SG12的源極連接了數(shù)據(jù)線即位線DQ。第二源線一側(cè)選擇晶體管SG22的源極連接了公共源線CS。
圖中雖然未顯示，但是該NAND型閃存5在位線DQ延伸的列方向連接了多個。另外，在字線WL0、WL1、WL2、…WL15延伸的行方向配置了多條位線DQ，對各位線DQ設(shè)置了多個同樣的電路結(jié)構(gòu)的NAND串5。
須指出的是，位線一側(cè)選擇晶體管SG11、SG12、源線一側(cè)選擇晶體管SG21、SG22為了選擇存儲單元的塊，可以不配置在存儲單元晶體管M0、M1、M2、…M15的兩側(cè)，也可以只配置在單側(cè)。
在行方向配置了多個在列方向串聯(lián)的NAND串5，在NAND串5j的端部分別設(shè)置了接觸栓塞6，并且通過兩端的選擇晶體管連接了存儲單元晶體管的結(jié)構(gòu)。
本發(fā)明的實施例1并不局限于NAND型閃存，也能應(yīng)用于圖10的存儲單元組件的電路圖所示的AND型閃存中。這時，存儲單元晶體管構(gòu)成由具有電荷存儲層即浮柵的構(gòu)造的一個以上的晶體管構(gòu)成的非易失性存儲單元陣列。
即如圖10所示，在AND型閃存的存儲單元組件中，并聯(lián)了形成用虛線包圍的區(qū)域所表示的存儲塊20的多個例如16個存儲單元晶體管M0、M1、M2、…M15，在其一側(cè)連接了兩個位線一側(cè)選擇晶體管G11、G12，在另一側(cè)連接了兩個源線一側(cè)選擇晶體管SG21、SG22。
在列方向并聯(lián)多個存儲單元晶體管M0、M1、M2、…M15，形成了一個存儲單元陣列即AND型存儲單元組件。各個存儲單元晶體管M0、M1、M2、…M15的各通過設(shè)置在元件區(qū)域上的擴(kuò)散層區(qū)域彼此并聯(lián)，各漏極同樣通過擴(kuò)散層區(qū)域彼此連接。
在各存儲單元晶體管M0、M1、M2、…M15的柵極上分別一對一地連接了字線WL0、WL1、WL2、…WL15。在位線一側(cè)選擇晶體管G11的柵極上連接了選擇柵線SGD1，在位線一側(cè)選擇晶體管G12的柵極上連接了選擇柵線SGD2。在源線一側(cè)選擇晶體管SG21的柵極上連接了擇柵線SGS1，在源線一側(cè)選擇晶體管SG22的柵極上連接了擇柵線SGS2。
位線一側(cè)選擇晶體管G12的源極連接了數(shù)據(jù)線即位線DQ。源線一側(cè)選擇晶體管SG22的源極連接了源線CS。
雖然在圖中未顯示，但是在數(shù)據(jù)線即位線DQ延伸的列方向連接了多個該存儲塊20。另外，在字線WL0、WL1、WL2、…WL15延伸的行方向配置了多個位線DQ，對各位線DQ設(shè)置了多個同樣的存儲塊20。
須指出的是，位線一側(cè)選擇晶體管SG11、SG12、源線一側(cè)選擇晶體管SG21、SG22為了選擇存儲單元的塊，可以不配置在存儲單元晶體管M0、M1、M2、…M15的兩側(cè)，只配置在單側(cè)。
這樣，本發(fā)明的實施例1不僅應(yīng)用于NAND型閃存，也能應(yīng)用于AND型閃存中。即對于具有選擇柵極的閃存單元，例如使選擇柵極與存儲單元為同樣的柵極長度，通過用相同間隔配置，能實現(xiàn)光刻等微細(xì)加工容易的存儲單元構(gòu)造。
本發(fā)明的實施例1能實現(xiàn)曝光界限高，并且對微細(xì)化可按比例縮小的存儲單元陣列。當(dāng)選擇晶體管與存儲單元晶體管為相同的柵極長度時，雖然由于短溝道效應(yīng)而無法確保選擇晶體管的晶體管特性，但是通過串聯(lián)相鄰的兩個選擇晶體管的選擇柵極，能確保所需的晶體管特性。
在本發(fā)明的實施例1的非易失性半導(dǎo)體存儲裝置中，通過串聯(lián)兩個柵極長度為F的晶體管，得到與柵極長度為2F的晶體管相同的特性，并且能取得與柵極長度為2F的晶體管同等的截止特性。
(實施例1的變形例)圖11表示了本發(fā)明的實施例1的變形例的存儲單元組件的平面結(jié)構(gòu)。如圖11所示，在行方向，彼此平行地形成了多個存儲單元柵極1j。在多個存儲單元柵極1j的兩側(cè)，與存儲單元柵極1j平行，直線地分別形成了在行方向彼此平行的兩個選擇柵極21j、21j。這里，多個存儲單元柵極1具有彼此相等的柵極長度W1。須指出的是，多個存儲單元柵極1j能由8個、16個構(gòu)成。另外，兩個一組配置在兩側(cè)的選擇柵極21j具有彼此相等的柵極長度W2。該柵極長度W2可以形成與存儲單元柵極1的柵極長度W1相等，或者可以形成不同的尺寸。
在存儲單元柵極1彼此之間設(shè)置了相同寬度的間隔F(F是最小加工尺寸)。該間隔F可以與存儲單元柵極1的柵極長度W1相等，或者可以形成不同的尺寸。另外，該間隔F可以與選擇柵極21j的柵極長度W2相同，或可以形成不同的尺寸。在選擇柵極21j和與該選擇柵極21j相鄰的存儲單元柵極1j之間設(shè)置了與存儲單元柵極1j彼此之間的間隔F相同的間隔F。
在與存儲單元柵極1j正交的方向，彼此平行地形成了元件有源區(qū)域3。該元件有源區(qū)域3由在與存儲單元柵極1j正交的方向彼此平行形成的多個元件分離區(qū)域4劃分為多個。
在各選擇柵極21j的各元件有源區(qū)域3上，設(shè)置了用于選擇晶體管溝道部用的離子注入的開口部22。
在圖11的平面圖上，在以元件有源區(qū)域3和選擇柵極21j的交點附近為中心，用虛線表示的開口部22中自對準(zhǔn)地進(jìn)行了離子注入。結(jié)果，選擇柵極21j和存儲單元柵極1j盡管以高密度稠密地配置，但是分別能自對準(zhǔn)地形成不同溝道部分的雜質(zhì)濃度。
各存儲單元的源極和漏極通過元件有源區(qū)域3彼此串聯(lián)。
這里，在多個例如16個存儲單元柵極1的兩端分別形成了兩個一組的選擇柵極21，構(gòu)成了一個NAND串23。該NAND串23j的兩端隔開與存儲單元柵極1彼此的間隔F相同的間隔F，又形成了別的NAND串23j-1、23j+1。這里，在彼此相鄰的NAND串23j-1、NAND串23j的元件有源區(qū)域3上形成了接觸栓塞24。
這樣，柵極長度在存儲單元內(nèi)都是一定的線和間隔，以相同的間隔配置。另外，選擇柵極21的溝道長度微細(xì)化到與存儲單元晶體管相同的尺寸。選擇柵極21使用兩個柵極，作為選擇晶體管。
圖12表示了圖11的II-II線上的剖面。如圖12所示，在半導(dǎo)體襯底10上設(shè)置了存儲單元柵極1和選擇柵極21。在存儲單元柵極1和選擇柵極21周圍的半導(dǎo)體襯底10中設(shè)置了源漏間擴(kuò)散層11。在各存儲單元柵極1下的半導(dǎo)體襯底10中形成了溝道離子注入層12。另外，在選擇柵極21下的半導(dǎo)體襯底10中，設(shè)置了通過開口部22注入的溝道離子注入層25。另外在NAND串23端部的選擇柵極21的外側(cè)的源漏間擴(kuò)散層11上連接了接點24。
各存儲單元柵極1在半導(dǎo)體襯底10上，隔著柵絕緣膜13形成了電荷存儲層即成為浮柵的第一導(dǎo)電層14。在該第一導(dǎo)電層14上，隔著柵極間絕緣膜15形成了成為控制柵的第二導(dǎo)電層16。柵極間絕緣膜15例如由氧化硅膜、氮化硅膜和氧化硅膜的層疊膜即ONO膜構(gòu)成。
這里，選擇柵極21在半導(dǎo)體襯底10上，隔著柵絕緣膜13形成了電荷存儲層即成為浮柵的第一導(dǎo)電層14。在該第一導(dǎo)電層14上形成了柵極間絕緣膜15。在該柵極間絕緣膜15中設(shè)置了開口部22。在柵極間絕緣膜15和開口部22上形成了成為控制柵的第二導(dǎo)電層16。在該開口部22中嵌入了與第二導(dǎo)電層16相同材料的導(dǎo)電材料，成為電連接了第二導(dǎo)電層16和第一導(dǎo)電層14的連接部。柵極間絕緣膜15例如由氧化硅膜、氮化硅膜和氧化硅膜的層疊膜即ONO膜構(gòu)成。
另外，在半導(dǎo)體襯底10中的源漏間擴(kuò)散層11間的區(qū)域的表面附近，接觸源漏間擴(kuò)散層11形成了溝道離子注入層12。在半導(dǎo)體襯底10中的表面附近，在被源漏間擴(kuò)散層11包圍，并且至少包含開口部22的正下方的區(qū)域中形成了選擇晶體管溝道擴(kuò)散層25。
選擇晶體管溝道擴(kuò)散層25的雜質(zhì)濃度比存儲單元晶體管溝道擴(kuò)散層12的濃度高，在半導(dǎo)體襯底10中的深度比存儲單元晶體管溝道擴(kuò)散層12還深。
這里，設(shè)置在選擇柵極21下的柵極間絕緣膜15中的開口部22的尺寸為選擇柵極21的長度的約一半左右的長度。
須指出的是，通過控制選擇柵極21的開口部22的長度，能使選擇晶體管溝道擴(kuò)散層25的長度變化。
通過與存儲單元晶體管獨立地控制通過開口部22而注入選擇柵極21下的離子注入的摻雜量，能自由地設(shè)定選擇晶體管溝道擴(kuò)散層25的濃度。
須指出的是，選擇柵極21的溝道部的雜質(zhì)濃度例如約為1017cm-3。
存儲單元柵極1的高度與選擇柵極21的高度相等。
在本發(fā)明的實施例的變形例1中，與實施例1同樣，不僅NAND型閃存，而且對于AND型閃存等具有選擇柵極的閃存單元，使選擇柵極與存儲單元為同樣的柵極長度，以相同的間隔配置，就能實現(xiàn)光刻等微細(xì)加工容易的存儲單元構(gòu)造。
這樣，選擇柵極21能向第一導(dǎo)電層14供給電位，與一般的MOSFET同樣地起作用，它的層疊柵極構(gòu)造除了具有開口部22以外，與存儲單元晶體管的組成、尺寸相同。
在本發(fā)明的實施例1的變形例1中，因為選擇晶體管的溝道區(qū)域的雜質(zhì)濃度設(shè)定為比存儲單元晶體管的溝道區(qū)域的雜質(zhì)濃度高，所以能使選擇晶體管的閾值比存儲單元晶體管的閾值大，能提供選擇晶體管具有必要的截止特性(電流遮斷特性)的非易失性半導(dǎo)體存儲裝置。
成為選擇晶體管的浮柵的第一導(dǎo)電層14和成為選擇柵極的第二導(dǎo)電層16通過設(shè)置在柵極間絕緣膜15中的開口部22連接。通過采用這樣的結(jié)構(gòu)的非易失性半導(dǎo)體存儲裝置，能提供一種非易失性半導(dǎo)體存儲裝置，包含具有必要的溝道離子濃度的選擇晶體管；具有設(shè)定為低濃度的溝道濃度，并且數(shù)據(jù)寫入特性、數(shù)據(jù)保持特性、對讀出應(yīng)力的耐性等存儲單元晶體管的各種特性良好的存儲單元晶體管。
下面，使用圖12～圖28，說明本發(fā)明的實施例1的變形例1的非易失性半導(dǎo)體存儲裝置的制造方法。圖12～圖28相當(dāng)于圖11中的II-II線上的部分或全體的截面。
(a)首先，在由p型硅構(gòu)成的半導(dǎo)體襯底10上形成犧牲氧化硅膜30。接著，根據(jù)情形，形成p型阱或n型阱和p型阱的二重阱，并有源化。接著，當(dāng)在半導(dǎo)體襯底10或其上形成了阱的區(qū)域中，形成n型晶體管時，為了溝道控制，向存儲單元晶體管和選擇晶體管雙方同時進(jìn)行相同的B(硼)等p型雜質(zhì)的溝道離子注入，如圖13所示，在半導(dǎo)體襯底10的表面附近形成溝道離子注入層12。
(b)接著，剝離為了離子注入而形成的犧牲氧化硅膜30，形成柵絕緣膜13。然后，作為浮柵電極用的柵電極材料，淀積例如多晶硅，形成成為浮柵的第一導(dǎo)電層14。為了使該多晶硅具有導(dǎo)電性，使用預(yù)先摻雜了例如P(磷)的材料。另外，或者用離子注入，離子注入P。接著，如圖14所示，在成為浮柵的第一導(dǎo)電層14上淀積用于加工元件分離區(qū)域4的掩模材料31的例如氮化硅膜(Si3N4)。
(c)接著，如圖15所示，除去氮化硅膜即掩模材料31。如圖16所示，在露出的表面上例如用ONO膜淀積柵極間絕緣膜15。然后，如圖17所示，在淀積的柵極間絕緣膜15之上，淀積多晶硅以及其他掩模材料例如氧化硅膜作為掩模材料32。
(d)如圖18所示，通過光刻對存儲單元組件的選擇晶體管的溝道預(yù)定區(qū)域的一部分進(jìn)行構(gòu)圖，在掩模材料32上淀積光刻膠33，設(shè)置開口部34。
(e)如圖19所示，蝕刻光刻膠33的開口部34的正下方的掩模材料32，形成開口。在該掩模材料32的構(gòu)圖時，以半導(dǎo)體裝置制造技術(shù)的各代中的最小加工尺寸進(jìn)行加工的方法加工。一般，使用最高性能的高價的微細(xì)加工技術(shù)。因此，對于設(shè)置在掩模材料32上的開口部34，對準(zhǔn)偏差抑制在最小限度。
(f)接著，如圖20所示，除去光刻膠33，在成為選擇晶體管的溝道區(qū)域的半導(dǎo)體襯底10上，通過柵極間絕緣膜15、成為浮柵的第一導(dǎo)電層14、柵絕緣膜13進(jìn)行離子注入，形成選擇晶體管溝道擴(kuò)散層25。這時的離子注入種類通常使用B(硼)。可是，如果是表面溝道型pMOS，也可以是P(磷)。這時，在存儲單元晶體管區(qū)域具有掩模材料32，在離子注入的離子種類變?yōu)樵谘谀２牧?2中衰減的膜厚結(jié)構(gòu)的同時，該離子注入的加速能量調(diào)整為超過電荷存儲層14到達(dá)半導(dǎo)體襯底10的能量。在這里不殘留光刻膠33地進(jìn)行離子注入，但也可以保留光刻膠33原樣地進(jìn)行離子注入，之后除去光刻膠33。
(g)接著，如圖21所示，蝕刻開口部34下的柵極間絕緣膜15，形成開口。這里，形成選擇晶體管溝道擴(kuò)散層25的離子注入可以在柵極間絕緣膜15并形成開口后進(jìn)行。另外，如果殘留著柵極間絕緣膜15進(jìn)行離子注入，則能防止對由多晶硅層構(gòu)成的第一導(dǎo)體膜14的表面的污染，能把柵極間絕緣膜15作為保護(hù)膜利用。
(h)接著，如圖22所示，剝離掩模材料32。接著，作為控制柵電極材料16，淀積多晶硅和金屬硅化物，例如WSi(硅化鎢)等。這里，控制柵材料可以只淀積例如多晶硅。這時，淀積多晶硅，進(jìn)行柵極加工后，使用自對準(zhǔn)的硅化物(SalicideSelf-Aligned Silicide自對準(zhǔn)的硅化物形成技術(shù))方法，能形成使用硅化物的電極。
(i)接著，如圖23所示，用光刻對柵電極區(qū)域形成圖案，蝕刻加工層疊柵極構(gòu)造，以同一柵極長度、同一間隔形成由電荷存儲層14、柵極間絕緣膜15、控制柵16構(gòu)成的存儲單元晶體管柵極和由電荷存儲層14、柵極間絕緣膜15、控制柵16構(gòu)成的選擇晶體管柵極。這時的蝕刻加工使用RIE。這里，對各存儲單元組件，在存儲單元的端部形成了一對的兩個選擇柵極21。
(j)接著，如圖24所示，以層疊柵極構(gòu)造即存儲單元柵極1的控制柵16的電極以及選擇柵極21的控制柵16的電極為掩模，在半導(dǎo)體襯底10中離子注入雜質(zhì)，形成源漏間擴(kuò)散層11。為了使成為浮柵的第一導(dǎo)電層和控制柵16短路，如果在對選擇晶體管的柵極間絕緣膜15開口后進(jìn)行離子注入，則不用追加光刻步驟，就能得到實施例1的變形例1的構(gòu)造。在該制造方法中，采用了局部除去分離電荷存儲層14和控制柵16的柵極間絕緣膜15的方法。該方法適用于存儲單元組件內(nèi)的選擇柵極21。雖然，該方法是用于取得對電荷存儲層14的接觸的方法，但是在該制造步驟途中，當(dāng)滿足以下的條件時，能超越成為浮柵的第一導(dǎo)電層，只對選擇柵極21的溝道部進(jìn)行離子注入。
即在存儲單元柵極1中，通過該離子注入，雜質(zhì)在掩模材料中衰減，不到達(dá)電荷存儲層14，另外，在選擇柵極21上，超越電荷存儲層14和柵絕緣膜13而離子注入的雜質(zhì)被注入半導(dǎo)體襯底10中，在存儲單元柵極1和選擇柵極21中形成不同的雜質(zhì)濃度的溝道區(qū)域，則形成各自的溝道部，分別滿足了存儲單元柵極1的特性和選擇柵極21的特性，不用追加新的光刻步驟，并且通過自對準(zhǔn)步驟能實現(xiàn)各自特性的提高。
進(jìn)行向選擇柵極21的自對準(zhǔn)的溝道離子注入，就能無對位偏移地形成選擇柵極21的溝道雜質(zhì)。
這里，在具有位線一側(cè)選擇柵線SGD1的第一位線一側(cè)選擇晶體管和具有源線一側(cè)選擇柵線SGS1的第一源線一側(cè)選擇晶體管的閾值電壓控制用的離子注入的掩模對準(zhǔn)精度中能取得余量。假設(shè)離子注入的掩模對準(zhǔn)偏差，即使具有位線一側(cè)選擇柵線SGD1的第一位線一側(cè)選擇晶體管和具有源線一側(cè)選擇柵線SGS1的第一源線一側(cè)選擇晶體管的閾值電壓比具有位線一側(cè)選擇柵線SGD2的第二位線一側(cè)選擇晶體管和具有源線一側(cè)選擇柵線SGS2的第二源線一側(cè)選擇晶體管的閾值電壓低，因為位線一側(cè)和源線一側(cè)分別至少有兩個選擇晶體管，所以不會發(fā)生漏電流耐性的問題。結(jié)果，沒必要增大位線一側(cè)選擇柵線SGD1和與它相鄰的控制柵線WL1以及源線一側(cè)選擇柵線SGS1和與它相鄰的控制柵WL32之間的間隔，能縮小為與控制柵間的間隔相同。
用所述制造方法，能使選擇晶體管和存儲單元晶體管自對準(zhǔn)地獨立形成不同的溝道雜質(zhì)濃度。
這樣，自對準(zhǔn)地形成了存儲單元的選擇晶體管的溝道部的一部分的雜質(zhì)濃度和存儲單元部的溝道部的雜質(zhì)濃度不同的各晶體管。這里，在選擇晶體管中，在電荷存儲部14下的柵絕緣膜13中殘留了進(jìn)行溝道離子注入時的通過離子的一部分。該殘留的區(qū)域成為包含設(shè)置在電荷存儲部14上的柵極間絕緣膜15中的開口部22的形狀的正下方的周邊區(qū)域。
根據(jù)實施例1的變形例1，不通過存儲單元晶體管的柵絕緣膜13進(jìn)行溝道離子注入，不會引起具有浮柵的構(gòu)造的非易失性半導(dǎo)體存儲裝置的特性惡化。
須指出的是，實施例1的變形例1可以是n型晶體管，也可以是p型晶體管，另外，作為用于存儲單元晶體管和選擇晶體管的溝道控制而離子注入的雜質(zhì)離子種類，可以是B(硼)，可以是P(磷)。
這樣，在實施例1的變形例1中，以存儲單元晶體管為掩模，設(shè)置與選擇晶體管的溝道區(qū)域?qū)?yīng)的掩模材料32的高精度的開口部34，利用該開口部34對溝道區(qū)域進(jìn)行離子注入，在不發(fā)生對準(zhǔn)偏差的前提下，進(jìn)行了離子注入。
另外，存儲單元晶體管在柵電極的第一導(dǎo)電層14和第二導(dǎo)電層16之間的柵極間絕緣膜15無開口的狀態(tài)下，對選擇晶體管進(jìn)行了離子注入，所以與選擇晶體管的溝道濃度獨立地設(shè)定了存儲單元晶體管的溝道區(qū)域的濃度。
(實施例1的變形例2)在變形例2的非易失性半導(dǎo)體存儲裝置的構(gòu)造中，把圖12所示的非易失性半導(dǎo)體存儲裝置的構(gòu)造按圖24所示變形，在與一對兩個選擇選擇柵極21中的一方即遠(yuǎn)離存儲單元柵極1的一方的選擇柵極21的柵極間絕緣膜15的開口部22對應(yīng)的半導(dǎo)體襯底10中，形成高濃度的溝道離子注入?yún)^(qū)域25，能提高截止特性。這里，在與存儲單元柵極1相鄰的選擇柵極21的下方形成了與存儲單元柵極1相同的溝道離子注入?yún)^(qū)域12。
須指出的是，在一個NAND串23中，在源極一側(cè)、漏極一側(cè)分別設(shè)置了各兩個選擇柵極21，但是在源極一側(cè)、漏極一側(cè)的雙方或一方中，與存儲單元柵極1相鄰的選擇柵極21下的溝道離子注入?yún)^(qū)域的雜質(zhì)濃度、深度能設(shè)定為與存儲單元柵極1的溝道離子注入?yún)^(qū)域的雜質(zhì)濃度、深度相等。
該變形例的制造方法在實施例1的制造方法中，在圖24所示的步驟后，在選擇柵極21下不進(jìn)行離子注入的選擇柵極形成預(yù)定區(qū)域由光刻膠覆蓋，只對選擇柵極21下進(jìn)行離子注入的選擇柵極，在半導(dǎo)體襯底10中形成高濃度的溝道離子注入?yún)^(qū)域25。
這樣，一邊采用了圖12所示的柵構(gòu)造，在選擇晶體管的與存儲單元晶體管相鄰的一側(cè)，以光刻膠(圖中未顯示)為掩模，進(jìn)行溝道離子注入，溝道離子注入?yún)^(qū)域的濃度和深度比遠(yuǎn)離存儲單元晶體管的選擇晶體管的低、淺，能使選擇晶體管彼此的截止特性不同。
即與存儲單元晶體管相鄰的選擇柵極21的溝道離子注入?yún)^(qū)域的濃度、深度與存儲單元柵極1的溝道離子注入?yún)^(qū)域的濃度、深度相等。而遠(yuǎn)離存儲單元晶體管一側(cè)的選擇柵極21的溝道離子注入?yún)^(qū)域的濃度、深度比存儲單元柵極的溝道離子注入?yún)^(qū)域的濃度、深度高、深。
這時，能使離存儲單元柵極1遠(yuǎn)的一方的截止特性強(qiáng)，能把對離存儲單元柵極1近的一側(cè)的雜質(zhì)擴(kuò)散的影響抑制在很低。通過采用這樣的結(jié)構(gòu)，能防止溝道雜質(zhì)向與選擇柵極21相鄰的存儲單元晶體管的滲出。
(實施例1的變形例3)在變形例3的非易失性半導(dǎo)體存儲裝置的構(gòu)造中，把圖12所示的非易失性半導(dǎo)體存儲裝置的構(gòu)造按圖25所示變形，在與一對兩個選擇選擇柵極21中的一方即與存儲單元柵極1相鄰的選擇柵極21的柵極間絕緣膜15的開口部22對應(yīng)的半導(dǎo)體襯底10中，形成高濃度的溝道離子注入?yún)^(qū)域25，能提高截止特性。這里，在遠(yuǎn)離存儲單元柵極1相鄰的選擇柵極21的下方形成了與存儲單元柵極1相同的溝道離子注入?yún)^(qū)域12。
須指出的是，在一個NAND串23中，在源極一側(cè)、漏極一側(cè)分別設(shè)置了各兩個選擇柵極21，但是在源極一側(cè)、漏極一側(cè)的雙方或一方中，遠(yuǎn)離存儲單元柵極1的選擇柵極21下的溝道離子注入?yún)^(qū)域的雜質(zhì)濃度、深度能設(shè)定為與存儲單元柵極1的溝道離子注入?yún)^(qū)域的雜質(zhì)濃度、深度相等。
該變形例3的制造方法在實施例1的制造方法中，在圖19所示的步驟后，在選擇柵極21下不進(jìn)行離子注入的選擇柵極形成預(yù)定區(qū)域由光刻膠33覆蓋，只對選擇柵極21下進(jìn)行離子注入的選擇柵極，在半導(dǎo)體襯底10中形成高濃度的溝道離子注入?yún)^(qū)域25。
這樣，一邊采用了圖12所示的柵構(gòu)造，一邊在選擇晶體管的離開存儲單元晶體管的一側(cè)，以光刻膠(圖中未顯示)為掩模，進(jìn)行溝道離子注入，溝道離子注入?yún)^(qū)域的濃度和深度比與存儲單元晶體管相鄰的選擇晶體管的低、淺，能使選擇晶體管彼此的截止特性不同。
即遠(yuǎn)離存儲單元晶體管的選擇柵極21的溝道離子注入?yún)^(qū)域的濃度、深度與存儲單元柵極1的溝道離子注入?yún)^(qū)域的濃度、深度相等。而與存儲單元晶體管相鄰的選擇柵極21的溝道離子注入?yún)^(qū)域的濃度、深度比存儲單元柵極1的溝道離子注入?yún)^(qū)域的濃度、深度更高、更深。
這時，使靠近存儲單元一方的截止特性強(qiáng)。
須指出的是，對于具有選擇柵極的非易失性半導(dǎo)體存儲裝置，能應(yīng)用各實施例。對于外圍電路中的晶體管也能應(yīng)用各實施例。
另外，不局限于非易失性半導(dǎo)體存儲裝置，對具有非易失性半導(dǎo)體存儲裝置的存儲器混載的半導(dǎo)體裝置也能應(yīng)用各實施例。
(實施例1的變形例4)如圖26～圖28所示，代替圖18～圖20的步驟，設(shè)定寬的開口部34，實施對選擇晶體管的溝道預(yù)定區(qū)域的離子注入，能形成寬的選擇晶體管溝道擴(kuò)散層25。圖26～圖28所示的步驟與圖18～圖20所示的步驟相比，在微細(xì)加工的加工精度上有余量。
即如圖26所示，用光刻對存儲單元組件的選擇晶體管的溝道預(yù)定區(qū)域的一部分進(jìn)行構(gòu)圖，在掩模材料32上淀積光刻膠33，設(shè)置開口部34。這里，表示了設(shè)置了一個寬的開口部34的狀態(tài)。
接著，如圖27所示，蝕刻光刻膠33的開口部34正下方的掩模材料32，形成開口。
在該掩模材料的構(gòu)圖時，用能加工半導(dǎo)體裝置制造技術(shù)的各代中的最小加工尺寸的方法進(jìn)行加工。一般使用最高性能的高價的微細(xì)加工技術(shù)。因此，把對設(shè)置在掩模材料上的開口部的對準(zhǔn)偏差抑制在最小。
接著，如圖28所示，除去光刻膠33，對成為選擇晶體管的溝道區(qū)域的半導(dǎo)體襯底10，通過柵極間絕緣膜15、浮柵電極層14、柵絕緣膜13進(jìn)行離子注入，形成選擇晶體管溝道擴(kuò)散層25。這時的注入離子種類通常使用B(硼)?？墒牵绻潜砻鏈系佬蚿MOS，則也可以是P(磷)。
這時，在存儲單元晶體管區(qū)域具有掩模材料32，在變?yōu)殡x子注入的種類在掩模材料32中衰減的膜厚結(jié)構(gòu)的同時，該離子注入的加速能量調(diào)整為超越電荷存儲層，到達(dá)半導(dǎo)體襯底10的能量。
這里，不殘留光刻膠33進(jìn)行了離子注入，但是也可以保留光刻膠33進(jìn)行離子注入，然后除去光刻膠33。
根據(jù)本發(fā)明的實施例1和變形例1～4，能提供使晶體管的截止特性提高的微細(xì)的非易失性半導(dǎo)體存儲裝置及其制造方法。
(實施例1的變形例5)作為本發(fā)明的實施例1的變形例5的非易失性半導(dǎo)體存儲裝置，如圖29所示，64兆位的NAND型閃存的模式的電路結(jié)構(gòu)在NAND串的位線一側(cè)分別具有兩條選擇柵線SSL1、SSL2，在源極一側(cè)分別具有兩條選擇柵線GSL1、GSL2。在圖29中，配置了由NAND型存儲單元陣列構(gòu)成的塊0、塊1…塊1023，在周邊配置了頂頁緩存器290、底頁緩存器291、左行解碼器/充電泵292、右行解碼器/充電泵293。另外，在圖29中，對于選擇柵線SSL1、SSL2、GSL1、GSL2，平行配置了字線WL0、WL1、WL2、…、WL14、WL15，與這些字線正交，配置了位線BL0、BL1、…、BL4223。
(實施例1的變形例6)作為本發(fā)明的實施例1的變形例6的非易失性半導(dǎo)體存儲裝置，如圖30所示，AND型閃存的模式電路結(jié)構(gòu)在AND型閃存單元陣列的源極一側(cè)分別具有兩個選擇柵線SGS1、SGS2，在位線一側(cè)分別具有兩條選擇柵線SGD1、SGD2。在圖30中，在AND型存儲單元陣列的周邊，配置了底頁緩存器302、字線驅(qū)動器300、選擇柵控制電路301。另外，在AND型閃存單元陣列中，與位線BL0、BL1、…BL4223正交，配置了字線WL0、WL1…，WL15，在各字線上連接了存儲單元。在圖30中，以虛線表示的區(qū)域303表示AND型存儲單元元件。
AND型的名稱是因為連接方式是與NOR型相同的并聯(lián)，邏輯方式與NOR型顛倒。AND型閃存的組件由以下部分構(gòu)成并列插入子位線SUD和子源線SUS之間的，例如當(dāng)64兆位AND型閃存時，128個單位單元；把子位線SUD連接位線的位線一側(cè)選擇晶體管SGD1、SGD2；把子源線SUS連接源線CS的源線一側(cè)選擇晶體管SGS1、SGS2。該存儲單元陣列的特征在于采用了位線BL0、BL1、…、BL4223、源線CS的布線分級化，用擴(kuò)散層形成了子位線SUD、子源線SUS的虛擬無接觸的構(gòu)造。
圖31A是在AND型存儲單元中，用于說明寫入動作的模式剖視構(gòu)造圖。
在圖31A中，在寫入動作時，連接了源極區(qū)域101的源極端子105為開放狀態(tài)，在連接了漏極區(qū)域102的漏極端子106外加了3V，在連接了控制柵104的控制柵端子107外加了-9V，在連接襯底100的后偏壓端子108外加了0V。在寫入動作時，從浮柵103漏極區(qū)域102溝道注入了電子。
在圖31B中，在擦除動作時，在源極端子105外加了0V，在漏極端子106外加了0V，在連接了控制柵104的控制柵端子107外加了+13V，在連接襯底100的后偏壓端子108外加了0V。在擦除動作時，電子從襯底100向浮柵103注入。用FN(Fowler-Nordheim)溝道電流進(jìn)行向存儲單元的寫入/擦除。如圖31A所示，通過使用FN溝道電流，向漏極區(qū)域102一側(cè)拔出浮柵103的電子，進(jìn)行了存儲單元的寫入。如圖31B所示，擦除動作是從襯底100向浮柵103用全面的FN溝道電流注入。
(實施例1的變形例7)分割位線(Divided Bit LineDI)NOR型閃存同時具有與NAND型閃存相同，以單一電源工作，并且改寫速度為高速，存儲單元尺寸小的特長；和NOR型閃存的隨機(jī)存取為高速的特長。存儲陣列內(nèi)的位線和子位線SUD為分級構(gòu)造，DINOR型閃存的組件與AND型閃存的組件幾乎相等。存儲單元與與NOR型或NAND型的存儲單元相同，為層疊柵型，存儲單元的漏極并聯(lián)在由多晶硅形成的子位線SUD上。例如，當(dāng)16兆位DINOR型閃存時，在副位線上連接了64個存儲單元。通過由多晶硅和擴(kuò)散層的嵌入接觸形成了與存儲單元的連接，實現(xiàn)了存儲單元尺寸的縮小。對存儲單元的寫入/擦除機(jī)構(gòu)與AND型閃存的寫入/擦除機(jī)構(gòu)相同，用FN(Fowler-Nordheim)溝道電流進(jìn)行。通過使用FN溝道電流，向漏極一側(cè)拔出浮柵的電子，進(jìn)行了存儲單元的寫入。擦除動作是從襯底向浮柵用溝道全面的FN溝道電流注入。
作為本發(fā)明的實施例1的變形例7的非易失性半導(dǎo)體存儲裝置，如圖32所示，DINOR型閃存的模式電路結(jié)構(gòu)在DINOR型閃存單元陣列中，以分級構(gòu)造形成位線BL0、BL1、…BL2047和子位線SUD，分別通過選擇柵線SGL01、SGL02、選擇柵線SGL11、SGL12連接了位線和子位線SUD之間。即在底頁一側(cè)，分別具有兩條選擇柵線SGL11、SGL12，在頂頁一側(cè)，分別具有兩條選擇柵線SGL01、SGL02。在圖32中，在DINOR型閃存單元陣列的周邊，配置了底頁緩存器312、字線驅(qū)動器310、選擇柵控制電路311。另外，在DINOR型閃存單元陣列中，與BL0、BL1、…BL2047正交配置了字線WL0、WL1、…WL63，在各字線上連接了存儲單元。另外，公共電連接了各存儲單元的源極區(qū)域，公共連接在源線SL上。在圖32中，用虛線包圍的區(qū)域313表示DINOR型閃存單元組件。須指出的是，在圖32中，黑圈●表示擴(kuò)散層區(qū)域，白圈○表示接觸區(qū)域。
(實施例2)
在本發(fā)明的實施例2中，把選擇柵極分離為兩個，提高了存儲單元柵極和位線、或和源線間的分離特性。與本發(fā)明的實施例1不同，把選擇柵極以給定的間隔短路，付與同一電位，使選擇柵線上傳播的信號延遲減少。
圖33表示了本發(fā)明的NAND型閃存單元組件配置為矩陣狀的存儲單元陣列。對于BL1、BL2、…BL128正交配置了字線WL1、WL2、…WL32，公共電連接了源線CS。兩條位線一側(cè)選擇柵線SGD1、SGD2、兩條源線一側(cè)選擇柵線SGS1、SGS2分別每隔64條位線短路，變?yōu)槲痪€一側(cè)選擇柵線SGD、源線一側(cè)選擇柵線SGS。即使短路的頻率不同，本發(fā)明也是有效的。
(實施例2的變形例1)圖34表示了第二位線一側(cè)選擇柵線SGD2的柵極長度為W2，其他的第一位線一側(cè)選擇柵線SGD1、第一源線一側(cè)選擇柵線SGS1、第二源線一側(cè)選擇柵線SGS2、各存儲單元柵極1的控制柵(字線)WL1、WL2…W32的柵極長度為W1，W1＜W2，W2比W1粗的例子。在圖34中，兩條位線一側(cè)選擇柵線SGD1、SGD2、兩條源線一側(cè)選擇柵線SGS1、SGS2分別每隔64條位線短路，成為位線一側(cè)選擇柵線SGD、源線一側(cè)選擇柵線SGS。即使短路的頻率不同，本發(fā)明也是有效的。
(實施例2的變形例2)圖35表示了第二源線一側(cè)選擇柵線SGS2的柵極長度為W2，其他的第一源線一側(cè)選擇柵線SGS1、第一位線一側(cè)選擇柵線SGD1、第二源線一側(cè)選擇柵線SGS2、各存儲單元柵極1的控制柵(字線)WL1、WL2…W32的柵極長度為W1，W1＜W2，W2比W1粗的例子。在圖35中，兩條位線一側(cè)選擇柵線SGD1、SGD2、兩條源線一側(cè)選擇柵線SGS1、SGS2分別每隔64條位線短路，成為位線一側(cè)選擇柵線SGD、源線一側(cè)選擇柵線SGS。即使短路的頻率不同，本發(fā)明也是有效的。
(實施例2的變形例3)
圖36表示了第二位線一側(cè)選擇柵線SGD2和第二源線一側(cè)選擇柵線SGS2的柵極長度為W2，第一位線一側(cè)選擇柵線SGD1、第一源線一側(cè)選擇柵線SGS1、各存儲單元柵極1的控制柵(字線)WL1、WL2…W32的柵極長度為W1，W1＜W2，W2比W1粗的例子。在圖36中，兩條位線一側(cè)選擇柵線SGD1、SGD2、兩條源線一側(cè)選擇柵線SGS1、SGS2分別每隔64條位線短路，成為位線一側(cè)選擇柵線SGD、源線一側(cè)選擇柵線SGS。即使短路的頻率不同，本發(fā)明也是有效的。
(實施例2的變形例4)圖37表示了把位線一側(cè)選擇柵線分離為SGD1、SGD2，源線一側(cè)選擇柵線為SGS的例子。表示了源線一側(cè)選擇柵線SGS的柵極長度為W3，位線一側(cè)選擇柵線SGD1、SGD2、各存儲單元柵極1的控制柵(字線)WL1、WL2、…W L32的柵極長度為W1，W1＜W3，W3比W1粗的例子。源線一側(cè)選擇柵線SGS和相鄰的存儲單元柵極1j的間隔距離為XF，設(shè)定為XF＞F。在圖37中，兩條位線一側(cè)選擇柵線SGD1、SGD2每隔64條位線短路，成為位線一側(cè)選擇柵線SGD。即使短路的頻率不同，本發(fā)明也是有效的。
(實施例2的變形例5)圖38表示了把源線一側(cè)選擇柵線SGS分離為SGS1、SGS2，位線一側(cè)選擇柵線為SGD的例子。表示了位線一側(cè)選擇柵線SGD的柵極長度為W3，源線一側(cè)選擇柵線SGS1、SGS2、各存儲單元柵極1j的控制柵(字線)WL1、WL2、…WL32的柵極長度為W1，W1＜W3，W3比W1粗的例子。位線一側(cè)選擇柵線SGD和相鄰的存儲單元柵極1j的間隔距離為XF，設(shè)定為XF＞F。在圖38中，兩條源線一側(cè)選擇柵線SGS1、SGS2每隔64條位線短路，成為源線一側(cè)選擇柵線SGS。即使短路的頻率不同，本發(fā)明也是有效的。
(實施例2的變形例6)圖39表示了本發(fā)明的實施例2的變形例2的非易失性半導(dǎo)體存儲裝置，即用AND型閃存構(gòu)成的例子的電路結(jié)構(gòu)圖。在AND型閃存單元組件中表示了實施本發(fā)明的例子。位線一側(cè)選擇柵線ST11、ST12、源線一側(cè)選擇柵線ST21、ST22在各任意的位線短路，分別成為一條位線一側(cè)選擇柵線1、一條源線一側(cè)選擇柵線。與位線BL1、BL2、…BLn正交配置了字線WL1、WL2、…WLm。在圖39中，用虛線包圍的區(qū)域303表示AND型存儲單元組件。公共電連接了源線CS。AND型存儲單元組件303由并列插入子位線SUD和子源線SUS之間的存儲單元、把子位線SUD連接位線的位線一側(cè)選擇晶體管ST11、ST12、把子源線SUS連接源線CS的源線一側(cè)選擇晶體管ST21、ST22構(gòu)成。該存儲單元陣列的特征在于采用了位線BL0、BL1、…BLn、源線CS的布線分級化，用擴(kuò)散層形成子位線SUD、子源線SUS的虛擬非接觸的構(gòu)造。
(實施例2的變形例7)作為本發(fā)明的實施例2的變形例2的非易失性半導(dǎo)體存儲裝置，如圖40所示，DINOR型閃存的模式電路結(jié)構(gòu)是以分級構(gòu)造形成位線BL0、BL1、…BL2047和子位線SUD，分別通過選擇柵線SGL01、SGL02、選擇柵線SGL11、SGL12連接位線和子位線SUD之間。即在底頁一側(cè)，分別具有兩條選擇柵線SGL11、SGL12，在頂頁一側(cè)分別具有兩條選擇柵線SGL01、SGL02。兩條選擇柵線SGL01、SGL02在任意的位線短路，成為一條選擇柵線SGL0。另外，兩條選擇柵線SGL11、SGL12在任意的位線短路，成為一條選擇柵線SGL1。另外，在DINOR型存儲單元陣列中，與位線BL0、BL1、…BL2047正交配置了字線WL1、WL2、…WL63，在各字線上連接了存儲單元。公共電連接了各存儲單元的源極區(qū)域，公共連接在源線SL上。在圖40中，用虛線包圍的區(qū)域313表示了DINOR型存儲單元組件。另外，黑圈●表示擴(kuò)散層區(qū)域，白圈○表示接觸區(qū)域。
(實施例2的變形例8)作為本發(fā)明的實施例2的變形例3的非易失性半導(dǎo)體存儲裝置，如圖41所示，64兆位NAND型閃存的模式電路結(jié)構(gòu)在NAND串的位線一側(cè)分別具有兩條選擇柵線SSL1、SSL2，在源極一側(cè)分別具有兩條選擇柵線GSL1、GSL2。在圖41中，配置了由NAND型存儲單元陣列構(gòu)成的塊0、塊1、…塊1023，在周邊配置了頂頁緩存器290、底頁緩存器291、左行解碼器/充電泵292、右行解碼器/充電泵293。另外，在圖41中，對于選擇柵線SSL1、SSL2、GSL1、GSL2，平行配置了字線WL0、WL1、WL2、…、WL15，與這些字線正交，配置了位線BL0、BL1、…、BL4223。圖41的特征在于選擇柵線SSL1、SSL2短路，另外，選擇柵線GSL1、GSL2短路。
根據(jù)本發(fā)明的實施例2，使選擇晶體管的柵極分離為第一選擇晶體管和第二選擇晶體管，通過至少使與控制柵(字線)相鄰的第一選擇晶體管的柵極長度和柵極間的間隔與控制柵的柵極長度和柵極間的間隔一致，防止柵極加工時的周期圖案的破壞控制柵的柵極長度的加工偏移和光刻膠的倒下，提高了可靠性。
通過分離選擇晶體管，沒必要使選擇晶體管和相鄰的控制柵之間的間隔以及用于提高穿通耐壓的選擇晶體管的柵極長度比控制柵長，結(jié)果能縮小芯片尺寸，不但提高了工藝性和可靠性，還能實現(xiàn)低成本化。而且，設(shè)計標(biāo)準(zhǔn)越微細(xì)化，本發(fā)明的效果就變得越顯著。
因此，根據(jù)本發(fā)明的實施例2，能提供可靠性高的低成本的半導(dǎo)體存儲裝置。
(實施例3)在本發(fā)明的實施例3中，把選擇柵極分為三個，提高了存儲單元柵極和位線DQ或與源線間的分離特性。在可以對選擇柵極提供不同的信號電位的點上與本發(fā)明的實施例1同樣?；蛘?，以給定的間隔短路，使選擇柵線上傳播的信號的延遲減少的點上與本發(fā)明的實施例2同樣。
圖42表示了本發(fā)明的實施例3的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。本發(fā)明的NAND型閃存單元組件配置為矩陣狀的存儲單元陣列。三條位線一側(cè)選擇柵線SGD1、SGD2、SGD3、三條源線一側(cè)選擇柵線SGS1、SGS2、SGS3分別每隔64條位線短路，成為位線一側(cè)選擇柵線SGD、源線一側(cè)選擇柵線SGS。即使短路的頻率不同，本發(fā)明也有效。圖42表示了第三位線一側(cè)選擇柵線SGD3的柵極長度為W2，第一位線一側(cè)選擇柵線SGD1、第二位線一側(cè)選擇柵線SGD2、第一源線一側(cè)選擇柵線SGS1、第二源線一側(cè)選擇柵線SGS2、第三源線一側(cè)選擇柵線SGS3、控制柵(字線)WL1、WL2、…WL32的柵極長度為W1，W1＜W2，W2比WL1粗的例子。須指出的是，三條位線一側(cè)選擇柵線SGD1、SGD2、SGD3電分離，可以被提供不同的信號電位。同樣，三條源線一側(cè)選擇柵線SGS1、SGS2、SGS3也是電分離，可以被提供不同的信號電位。
圖43是把圖42所示的平面圖在NAND串5j、5j+1、…方向擴(kuò)展，說明位線方向的折返圖案結(jié)構(gòu)的平面圖。第一存儲單元群11a具有與漏極一側(cè)相鄰的第一選擇柵極群21a、21b、21c和與源極一側(cè)相鄰的第二選擇柵極群22a、22b、22c。第二存儲單元柵極群12b具有與源極一側(cè)相鄰的第三選擇柵極群23a、23b、23c和與漏極一側(cè)相鄰的第四選擇柵極群24a、24b、24c。這樣，根據(jù)以漏極一側(cè)位線DQ或源極一側(cè)源線CS為中心折返的圖案結(jié)構(gòu)配置了NAND串5j。三條位線一側(cè)選擇柵線SGD1、SGD2、SGD3短路，但是省略了描述。另外，源線一側(cè)選擇柵線SGS1、SGS2、SGS3也短路，但是省略了描述。或者，如上所述，可以對三條位線一側(cè)選擇柵線SGD1、SGD2、SGD3、三條源線一側(cè)選擇柵線SGS1、SGS2、SGS3提供不同的電位。
(實施例3的變形例1)圖44表示了本發(fā)明的實施例3的變形例1的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
三條位線一側(cè)選擇柵線SGD1、SGD2、SGD3、三條源線一側(cè)選擇柵線SGS1、SGS2、SGS3分別每隔64條位線短路，成為位線一側(cè)選擇柵線SGD、源線一側(cè)選擇柵線SGS。即使短路的頻率不同，本發(fā)明也是有效的。圖44表示了第三源線一側(cè)選擇柵線SGS3柵極長度為W2，第一源線一側(cè)選擇柵線SGS1、第二源線一側(cè)選擇柵線SGS2、第一位線一側(cè)選擇柵線SGD1、第二位線一側(cè)選擇柵線SGD2、第三位線一側(cè)選擇柵線SGD3、控制柵(字線)WL1、WL2、…WL32的柵極長度為W1，W1＜W2，W2比W1粗的例子。或者，如上所述，可以對三條位線一側(cè)選擇柵線SGD1、SGD2、SGD3、三條源線一側(cè)選擇柵線SGS1、SGS2、SGS3提供彼此不同的電位。
(實施例3的變形例2)圖45表示了本發(fā)明的實施例3的變形例2的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。
圖45表示了第三位線一側(cè)選擇柵線SGD3和第三源線一側(cè)選擇柵線SGS3的柵極長度為W2，第一位線一側(cè)選擇柵線SGD1、第二位線一側(cè)選擇柵線SGD2、第一源線一側(cè)選擇柵線SGS1、第二源線一側(cè)選擇柵線SGS2、控制柵(字線)WL1、WL2、…WL32的柵極長度為W1，W1＜W2，W2比W1粗的例子。三條位線一側(cè)選擇柵線SGD1、SGD2、SGD3分別每隔64條位線短路，另外，三條源線一側(cè)選擇柵線SGS1、SGS2、SGS3分別每隔64條位線短路。即使短路的頻率不同，本發(fā)明也是有效的?；蛘?，如上所述，可以對三條位線一側(cè)選擇柵線SGD1、SGD2、SGD3、三條源線一側(cè)選擇柵線SGS1、SGS2、SGS3提供彼此不同的電位。
(實施例3的變形例3)圖46表示了本發(fā)明的實施例3的變形例3的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。圖46表示了位線一側(cè)選擇柵線分離為SGD1、SGD2、SGD3等三條，源線一側(cè)選擇柵線為SGS的例子。表示了源線一側(cè)選擇柵線SGS的柵極長度為W3，位線一側(cè)選擇柵線SGD1、SGD2、SGD3、各存儲單元柵極1j的控制柵(字線)WL1、WL2、…WL32的柵極長度為W1，W1＜W3，W3比W1粗的例子。源線一側(cè)選擇柵線SGS與相鄰的存儲單元柵極1j的間隔距離為XF，設(shè)定為XF＞F。在圖46中，三條位線一側(cè)選擇柵線SGD1、SGD2、SGD3分別每隔64條位線短路，成為位線一側(cè)選擇柵線SGD。須指出的是，如上所述，可以對三條位線一側(cè)選擇柵線SGD1、SGD2、SGD3分別提供不同的信號電位。
(實施例3的變形例4)
圖47表示了本發(fā)明的實施例3的變形例4的非易失性半導(dǎo)體存儲裝置，即由NAND型閃存構(gòu)成的例子的平面圖。圖47表示了源線一側(cè)選擇柵線分離為SGS1、SGS2、SGS3等三條，位線一側(cè)選擇柵線為SGD的例子。表示了位線一側(cè)選擇柵線SGD的柵極長度為W3，源線一側(cè)選擇柵線SGS1、SGS2、SGS3各存儲單元柵極1的控制柵(字線)WL1、WL2、…WL32的柵極長度為W1，W1＜W3，W3比W1粗的例子。位線一側(cè)選擇柵線SGD與相鄰的存儲單元柵極1j的間隔距離為XF，設(shè)定為XF＞F。在圖47中，三條源線一側(cè)選擇柵線SGS1、SGS2、SGS3分別每隔64條位線短路，成為源線一側(cè)選擇柵線SGS。即使短路的頻率不同，本發(fā)明也有效。另外，對三條源線一側(cè)選擇柵線SGS1、SGS2、SGS3可以分別提供不同的信號電位。
(實施例3的變形例5)圖48表示了本發(fā)明的實施例3的變形例5的非易失性半導(dǎo)體存儲裝置，即由AND型閃存構(gòu)成的例子的平面圖。如圖48所示，位線一側(cè)選擇柵極分離為位線一側(cè)選擇柵線ST11、ST12、ST13等三條。另外，源線一側(cè)選擇柵極也分離為源線一側(cè)選擇柵線ST21、ST22、ST23。如圖30所示，對這些選擇柵極可以從選擇柵控制電路301提供不同的信號的事實與本發(fā)明的實施例1是同樣的?；蛘撸越o定的間隔短路，使選擇柵線上傳播的信號延遲變小與本發(fā)明實施例2是同樣的。在圖48中，與位線BL1、BL2、…BLn正交配置了字線WL1、WL2、…WLm。由虛線包圍的區(qū)域303表示了AND型存儲單元組件。公共電連接了源線CS。AND型存儲單元組件303由并列插入子位線SUD和子源線SUS之間的存儲單元、把子位線SUD連接位線的位線一側(cè)選擇柵線ST11、ST12、ST13、把子源線SUS連接源線CS的源線一側(cè)選擇柵線ST21、ST22、ST23構(gòu)成。該存儲單元陣列的特征在于采用了位線BL0、BL1、…BLn、源線CS的布線分級化，用擴(kuò)散層形成子位線SUD、子源線SUS的虛擬非接觸的構(gòu)造。
(實施例3的變形例6)
圖49表示了本發(fā)明的實施例3的變形例6的非易失性半導(dǎo)體存儲裝置，即由DINOR型閃存構(gòu)成的例子的平面圖。如圖49所示，以分級構(gòu)造形成位線BL0、BL1、…BL2047和子位線SUD，分別通過選擇柵線SGL01、SGL02、SGL03、選擇柵線SGL11、SGL12、SGL13連接了位線和子位線SUD之間。即在底頁一側(cè)，分別具有三條選擇柵線SGL11、SGL12、SGL13，在頂頁一側(cè)，分別具有三條選擇柵線SGL01、SGL02、SGL03。位線一側(cè)選擇柵極分離為SGL01、SGL02、SGL03等三條。另外，源線一側(cè)選擇柵極也分離為選擇柵線SGL11、SGL12、SGL13等三條。如圖30所示，對這些選擇柵極可以從選擇柵控制電路301提供不同的信號的事實與本發(fā)明的實施例1是同樣的?；蛘?，以給定的間隔短路，使選擇柵線上傳播的信號延遲變小與本發(fā)明實施例2是同樣的。另外，在DINOR性存儲單元陣列中，與位線BL0、BL1、…BL2047正交配置了字線WL1、WL2、…WL63，在各字線上連接了存儲單元。公共電連接了各存儲單元的源極區(qū)域，公共連接在源線SL上。在圖48中，用虛線包圍的區(qū)域313表示了DINOR型存儲單元組件。另外，黑圈●表示擴(kuò)散層區(qū)域，白圈○表示接觸區(qū)域。
(實施例3的變形例7)圖50表示了本發(fā)明的實施例3的變形例7的非易失性半導(dǎo)體存儲裝置，即由64兆位NAND型閃存構(gòu)成的例子的電路結(jié)構(gòu)圖。如圖50所示，位線一側(cè)選擇柵極分離為位線一側(cè)選擇柵線SSL1、SSL2、SSL3。另外，源線一側(cè)選擇柵極也分離為源線一側(cè)選擇柵線GSL1、GSL2、GSL3。對這些選擇柵極可以從選擇柵控制電路提供不同的信號的事實與本發(fā)明的實施例1是同樣的。或者，以給定的間隔短路，在選擇柵線上傳播的信號延遲變小的點上與本發(fā)明的實施例2是同樣的。在圖50的電路結(jié)構(gòu)例中，通過列選擇晶體管的工作，提供了同一電位。在圖54中，配置了由NAND型存儲單元陣列構(gòu)成的塊0、塊1、…塊1023，在周邊配置了頂頁緩存器290、底頁緩存器291、左行解碼器/充電泵292、右行解碼器/充電泵293。另外，在圖50中，對于位線一側(cè)選擇柵線SSL1、SSL2、SSL3、源線一側(cè)選擇柵線GSL1、GSL2、GSL3，平行配置了字線WL0、WL1、WL2、…、WL15，與這些字線正交，配置了位線BL0、BL1、…、BL4223。圖50的特征在于位線一側(cè)選擇柵線SSL1、SSL2、SSL3短路，另外，源線一側(cè)選擇柵線GSL1、GSL2、GSL3短路。
根據(jù)本發(fā)明的實施例3，使選擇晶體管的柵極分離為第一選擇晶體管、第二選擇晶體管、第三選擇晶體管，至少與控制柵(字線)相鄰的第一選擇晶體管的柵極長度和柵極間的間隔與控制柵的柵極長度和柵極間的間隔一致，防止了柵極加工時的周期圖案的破壞導(dǎo)致的控制柵的柵極長度的加工偏移和光刻膠的倒下，提高了可靠性。
通過分離選擇晶體管，沒必要使選擇晶體管和相鄰的控制柵之間的間隔以及用于提高穿通耐壓的選擇晶體管的柵極長度比控制柵長，結(jié)果能縮小芯片尺寸，不但提高了工藝性和可靠性，還能實現(xiàn)低成本化。而且，設(shè)計標(biāo)準(zhǔn)越微細(xì)化，本發(fā)明的效果就變得越顯著。
因此，根據(jù)本發(fā)明的實施例3，能提供可靠性高的低成本的半導(dǎo)體存儲裝置。
(實施例4)本發(fā)明的實施例的非易失性半導(dǎo)體存儲裝置的動作模式大致分為三中。分別稱作頁模式、字節(jié)模式、具有ROM區(qū)域的EEPROM模式。
如圖51所示，頁模式是指把閃存單元陣列601內(nèi)的字線604上存在的存儲單元列606統(tǒng)一通過位線603，在讀出放大器602內(nèi)作為存儲單元列605讀出，或者進(jìn)行統(tǒng)一從讀出放大器602寫入的動作。即以頁單位進(jìn)行讀出，寫入。在圖51中，在字線604和位線603的交叉部分配置了存儲單元607。
而如圖52所示，字節(jié)模式是指把閃存單元陣列601內(nèi)的字線604上存在的存儲單元列608，以字節(jié)單位在讀出放大器602內(nèi)作為存儲單元613讀出，或者以字節(jié)單位，從讀出放大器602內(nèi)的存儲單元613對存儲單元608進(jìn)行寫入動作。即在以字節(jié)單位進(jìn)行讀出、寫入的點上與頁模式不同。
而如圖53所示，具有ROM區(qū)域的EEPROM模式是指把閃存單元陣列601內(nèi)分割為閃存609部分和具有ROM區(qū)域的EEPROM610部分，系統(tǒng)地切換具有ROM區(qū)域的EEPROM610部分，使其工作，以頁單位或字節(jié)單位讀出閃存單元陣列601內(nèi)的信息，進(jìn)行稱作改寫的動作。圖53表示了把閃存609內(nèi)的同一字線上的存儲單元列611以頁單位，在具有ROM區(qū)域的EEPROM610一側(cè)作為存儲單元列612讀出，或?qū)懭氲睦印?br> 圖54表示了圖53所示的本發(fā)明的實施例4的非易失性半導(dǎo)體存儲裝置系統(tǒng)中使用的具有ROM區(qū)域的EEPROM型閃存的模式電路結(jié)構(gòu)圖。圖54所示的電路例在是3晶體管NAND單元結(jié)構(gòu)的點上具有特征。即對于一個NAND存儲單元配置兩個開關(guān)用晶體管，構(gòu)成了3晶體管/單元方式的NAND型存儲單元陣列。CGL是控制柵線，SSL是源極一側(cè)開關(guān)晶體管用的柵線，GSL表示漏極一側(cè)開關(guān)晶體管用的柵線。在行方向的一塊內(nèi)，同一CGL線上的NAND型存儲單元構(gòu)成一頁。在列方向配置了位線BL0、BL1、BL2、BL3、…BL1022、BL1023。使用這樣的3晶體管/單元方式的NAND型存儲單元，能實現(xiàn)圖53所示的具有ROM區(qū)域的EEPROM模式的閃存單元陣列601。
在上述的本發(fā)明的實施例1～實施例3的非易失性半導(dǎo)體存儲裝置中，當(dāng)然分別能通過頁模式、字節(jié)模式和具有ROM區(qū)域的EEPROM模式工作。另外，在上述的本發(fā)明的實施例1～實施例3的非易失性半導(dǎo)體存儲裝置中，說明了NAND型閃存、AND型閃存、DINOR型閃存的例子，但是很明顯，在這三種閃存的任意一種中，分別能實現(xiàn)頁模式、字節(jié)模式以及EEPROM模式的工作模式。特別是，如后所述，當(dāng)把閃存應(yīng)用于存儲卡或IC卡時，為了構(gòu)成系統(tǒng)LSI，在推進(jìn)單一芯片化的意義上，能使閃存系統(tǒng)地工作的具有ROM區(qū)域的EEPROM模式是重要的。
在本發(fā)明的實施例1～實施例3的非易失性半導(dǎo)體存儲裝置中，能有各種應(yīng)用例。圖55～圖68表示了這些應(yīng)用例的一些。
(應(yīng)用例1)作為一個例子，包含半導(dǎo)體存儲設(shè)備50的存儲卡60具有圖55所示的結(jié)構(gòu)。在半導(dǎo)體存儲設(shè)備50中，應(yīng)用了本發(fā)明的實施例1～實施例3的非易失性半導(dǎo)體存儲裝置。如圖55所示，存儲卡60能從外部設(shè)備(圖中未顯示)接收給定的信號，或向外部設(shè)備(圖中未顯示)輸出給定的信號。
對于內(nèi)置了半導(dǎo)體存儲設(shè)備50的存儲卡60，連接了信號線DAT、命令行允許信號線CLE、地址線允許信號線ALE和準(zhǔn)備完畢/忙信號線R/B。信號線DAT傳輸數(shù)據(jù)信號、地址信號或命令信號。命令行允許信號線CLE傳達(dá)表示在信號線DAT上傳輸了命令信號的信號。地址線允許信號線ALE傳達(dá)表示在信號線DAT上傳輸了地址信號的信號。準(zhǔn)備完畢/忙信號線R/B傳達(dá)表示半導(dǎo)體存儲設(shè)備50是否準(zhǔn)備完畢的信號。
(應(yīng)用例2)如圖56所示，存儲卡60的別的具體例與圖55的存儲卡60的具體例不同，除了半導(dǎo)體存儲設(shè)備50，還具有控制半導(dǎo)體存儲設(shè)備50，并且在與外部設(shè)備之間收發(fā)給定的信號的控制器76?？刂破?6具有接口部件(I/F)71、72、微處理器(MPU)73、緩存器RAM74以及接口部件(I/F)72內(nèi)包含的誤差校正碼部件(ECC)75。
接口部件(I/F)71與外部設(shè)備之間收發(fā)給定的信號，接口部件(I/F)72與半導(dǎo)體存儲設(shè)備50之間收發(fā)給定的信號。微處理器(MPU)73把邏輯地址變換為物理地址。緩存器RAM74暫時存儲數(shù)據(jù)。誤差校正碼部件(ECC)75產(chǎn)生誤差校正碼。
命令線號線CMD、時鐘信號線CLK以及信號線DAT連接了存儲卡60。能適當(dāng)修正控制信號線的條數(shù)、信號線DAT的位寬度和控制器76的電路結(jié)構(gòu)。
(應(yīng)用例3)如圖57所示，別的存儲卡60的結(jié)構(gòu)例是把接口部件(I/F)71、72、微處理器(MPU)73、緩存器RAM74、接口部件(I/F)72內(nèi)包含的誤差校正碼部件(ECC)75以及半導(dǎo)體存儲設(shè)備區(qū)域501都單一芯片化，實現(xiàn)了系統(tǒng)LSI芯片507。這樣的系統(tǒng)LSI芯片507搭載在存儲卡60內(nèi)。
(應(yīng)用例4)如圖58所示，別的存儲卡60的結(jié)構(gòu)例是在微處理器(MPU)73內(nèi)形成半導(dǎo)體存儲設(shè)備區(qū)域501，實現(xiàn)存儲器混載MPU502，再把接口部件(I/F)71、72、緩存器RAM74、接口部件(I/F)72內(nèi)包含的誤差校正碼部件(ECC)75都單一芯片化，實現(xiàn)了系統(tǒng)LSI芯片506。這樣的系統(tǒng)LSI芯片506搭載在存儲卡60內(nèi)。
(應(yīng)用例5)如圖58所示，別的存儲卡60的結(jié)構(gòu)例是代替圖55或圖56所示的半導(dǎo)體存儲設(shè)備50，利用由NAND型閃存和字節(jié)型EEPROM構(gòu)成的具有ROM區(qū)域的EEPROM模式的閃存503。
如圖57所示，當(dāng)然可以把具有ROM區(qū)域的EEPROM模式的閃存503與控制器76部分在同一芯片中形成，構(gòu)成單一芯片化的系統(tǒng)LSI芯片507。另外，如圖58所示，當(dāng)然可以在微處理器(MPU)73內(nèi)形成由具有ROM區(qū)域的EEPROM模式的閃存503構(gòu)成的半導(dǎo)體存儲區(qū)域，實現(xiàn)存儲器混載MPU502，再把接口部件(I/F)71、72、緩存器RAM74、都單一芯片化，構(gòu)成系統(tǒng)SI芯片506。
(應(yīng)用例6)作為圖56～圖59所示的存儲卡60的應(yīng)用例，如圖60所示，能設(shè)想存儲卡固定器80。存儲卡固定器80能容納把本發(fā)明的實施例1～3中詳細(xì)說明了的非易失性半導(dǎo)體存儲裝置作為半導(dǎo)體存儲設(shè)備的存儲卡60。存儲卡固定器80連接了電子設(shè)備，能作為存儲卡60與電子設(shè)備的接口工作。存儲卡固定器80與圖56～圖59所示的存儲卡60內(nèi)的控制器76、微處理器(MPU)73、緩存器RAM74、誤差校正碼部件(ECC)75、把接口部件(I/F)71、72的多種功能一起，能執(zhí)行各種功能。
(應(yīng)用例7)下面參照圖61說明別的應(yīng)用例。圖61表示了能收藏存儲卡60或存儲卡固定器80的連接裝置90。在存儲卡60或存儲卡固定器80內(nèi)，作為半導(dǎo)體存儲設(shè)備50或半導(dǎo)體存儲設(shè)備區(qū)域501、存儲器混載MPU502、具有ROM區(qū)域的EEPROM模式的閃存503，都具有本發(fā)明的實施例1～3中詳細(xì)說明的非易失性半導(dǎo)體存儲裝置。存儲卡60或存儲卡固定器80安裝在連接裝置90上，并且電連接。連接裝置90通過連接線92和接口電路93，連接了具有CPU94和總線95的電路端口91。
(應(yīng)用例8)下面參照圖62說明別的應(yīng)用例。在存儲卡60或存儲卡固定器80內(nèi)，作為半導(dǎo)體存儲設(shè)備50或半導(dǎo)體存儲設(shè)備區(qū)域501、存儲器混載MPU502、具有ROM區(qū)域的EEPROM模式的閃存503，都具有本發(fā)明的實施例1～3中詳細(xì)說明的非易失性半導(dǎo)體存儲裝置。存儲卡60或存儲卡固定器80安裝在連接裝置90上，并且電連接。連接裝置90通過連接線92連接個人電腦(PC)350。
(應(yīng)用例9)下面參照圖63說明別的應(yīng)用例。在存儲卡60 80內(nèi)，作為半導(dǎo)體存儲設(shè)備50或半導(dǎo)體存儲設(shè)備區(qū)域501、存儲器混載MPU502、具有ROM區(qū)域的EEPROM模式的閃存503，都具有本發(fā)明的實施例1～3中詳細(xì)說明的非易失性半導(dǎo)體存儲裝置。圖63表示了把這樣的存儲卡60應(yīng)用于內(nèi)置了存儲卡固定器80數(shù)字相機(jī)650中的例子。
(應(yīng)用例10)如圖64和圖65所示，本發(fā)明的實施例1～3的非易失性半導(dǎo)體存儲裝置的其他應(yīng)用例構(gòu)成了包含由半導(dǎo)體存儲設(shè)備50、ROM410、RAM420、CPU430構(gòu)成的MPU400和平面終端600的IC(InterfacecircuitIC)卡500。CPU(中央處理器)430包含演算部431和控制部432。控制部432結(jié)合了半導(dǎo)體存儲設(shè)備50、ROM410、RAM420。MPU400封裝在IC卡500的一方的表面上，平面終端600最好形成在IC卡500的另一表面上。在圖65中，對于半導(dǎo)體存儲設(shè)備50或ROM410，能應(yīng)用本發(fā)明的實施例1～3中詳細(xì)說明了的非易失性半導(dǎo)體存儲裝置。另外，非易失性半導(dǎo)體存儲裝置的動作上可以是頁模式、字節(jié)模式以及虛擬EEPROM模式。
(應(yīng)用例11)如圖66所示，別的IC卡500的結(jié)構(gòu)例是把ROM410、RAM420、CPU430、半導(dǎo)體存儲設(shè)備區(qū)域501都單一芯片化，構(gòu)成系統(tǒng)LSI508。這樣的系統(tǒng)LSI508內(nèi)置在IC卡500內(nèi)。在圖66中，對于半導(dǎo)體存儲設(shè)備區(qū)域501和ROM410能應(yīng)用本發(fā)明的實施例1～3中詳細(xì)說明了的非易失性半導(dǎo)體存儲裝置。另外，非易失性半導(dǎo)體存儲裝置的動作上可以是頁模式、字節(jié)模式以及虛擬EEPROM模式。
(應(yīng)用例12)如圖67所示，別的IC卡500的結(jié)構(gòu)例是在半導(dǎo)體存儲設(shè)備區(qū)域501中內(nèi)置，作為全體，構(gòu)成具有ROM區(qū)域的EEPROM模式的閃存510，再把該具有ROM區(qū)域的EEPROM模式的閃存510、RAM420、CPU430都單一芯片化，構(gòu)成系統(tǒng)LSI509。這樣的系統(tǒng)LSI509內(nèi)置在IC卡500內(nèi)。
(應(yīng)用例13)如圖68所示，別的IC卡500的結(jié)構(gòu)例是在圖65所示的半導(dǎo)體存儲設(shè)備50中，內(nèi)置ROM410，作為全體，構(gòu)成具有ROM區(qū)域的EEPROM模式的閃存510。這樣的具有ROM區(qū)域的EEPROM模式的閃存510內(nèi)置在MPU400內(nèi)的點與圖64是同樣的。
(其他應(yīng)用例)關(guān)于其他應(yīng)用例，如果是本行業(yè)的技術(shù)人員，如果看了美國專利第6,002,605號說明書的記載，就能立即明白。
(其他實施例)如上所述，通過實施例描述了本發(fā)明，但是不應(yīng)把成為本闡述的一部分的論述和附圖理解為限定本發(fā)明的。從本闡述中，專業(yè)人士就會明白代替實施例、實施例和運(yùn)用技術(shù)。因此，本發(fā)明的技術(shù)范圍由于所述的說明，應(yīng)由以下的權(quán)利要求決定。
對那些在本領(lǐng)域中的專業(yè)人士來說，在接受了本闡述的教導(dǎo)后，能在不脫離本發(fā)明的范圍的前提下做出各種修改。
這樣，本發(fā)明當(dāng)然包含這里未描述的各種實施例。因此，本發(fā)明的技術(shù)范圍由于所述的說明，應(yīng)由以下的權(quán)利要求決定。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲裝置，具有配置在行方向的多條字線；配置在與字線正交的列方向的位線；配置在列方向，并且具有通過所述多條字線的任意一條，分別控制電荷存儲狀態(tài)的電荷存儲層的存儲單元晶體管；在該存儲單元晶體管的排列的一端一側(cè)，在列方向相鄰配置，并且選擇排列的存儲單元晶體管的多個第一選擇晶體管；連接了該第一選擇晶體管的各柵極的第一選擇柵布線。
2.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，還包含在所述存儲單元晶體管的排列的另一端一側(cè)，在所述列方向相鄰配置，并且選擇所述排列的存儲單元晶體管的多個第二選擇晶體管；連接了該第二選擇晶體管各柵極的第二選擇柵布線。
3.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中所述多個第一選擇晶體管的任意一個連接了所述位線。
4.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中所述多條字線和所述第一選擇柵布線以同一線寬布線。
5.根據(jù)權(quán)利要求4所述的非易失性半導(dǎo)體存儲裝置，其中所述多條字線和所述第一選擇柵布線以用相同的最小加工尺寸法定義的線寬布線。
6.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中用彼此不同的電壓驅(qū)動所述多個第一選擇晶體管。
7.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中用彼此相同的電壓驅(qū)動所述多個第一選擇晶體管。
8.根據(jù)權(quán)利要求6所述的非易失性半導(dǎo)體存儲裝置，其中所述多個第一選擇晶體管周期地短路。
9.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中所述存儲單元晶體管在所述列方向串聯(lián)多個。
10.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中所述存儲單元晶體管在所述列方向并聯(lián)多個。
11.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中所述存儲單元晶體管在所述列方向并聯(lián)多個，并且所述存儲單元晶體管的源極區(qū)域連接了公共的源線。
12.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中構(gòu)成在所述列方向連接了多個所述存儲單元晶體管的存儲單元串。
13.根據(jù)權(quán)利要求12所述的非易失性半導(dǎo)體存儲裝置，其中所述存儲單元串構(gòu)成NAND串。
14.根據(jù)權(quán)利要求12所述的非易失性半導(dǎo)體存儲裝置，其中所述存儲單元串構(gòu)成AND串。
15.根據(jù)權(quán)利要求12所述的非易失性半導(dǎo)體存儲裝置，其中所述存儲單元串構(gòu)成分割位線NOR串。
16.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，還包含把連接在所述字線上的列方向的存儲單元晶體管的信息作為頁單位而讀出或?qū)懭氲淖x出放大器。
17.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，還包含把配置在所述字線和位線的交點的存儲單元晶體管的信息作為字節(jié)單位而讀出或?qū)懭氲淖x出放大器。
18.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，還包含把連接在所述字線上的列方向的存儲單元晶體管的信息作為頁單位而讀出或?qū)懭氲木哂蠷OM區(qū)域的EEPROM。
19.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，還包含把配置在所述字線和位線的交點的存儲單元晶體管的信息作為字節(jié)單位而讀出或?qū)懭氲木哂蠷OM區(qū)域的EEPROM。
20.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中每個第一選擇晶體管還包含第一導(dǎo)電層；所述第一導(dǎo)電層上的柵極間絕緣膜；和所述柵極間絕緣膜上的第二導(dǎo)電層；其中通過在所述柵極間絕緣膜上開口的開口部，所述第一導(dǎo)電層和所述第二導(dǎo)電層短路。
21.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中至少第一選擇晶體管中的一個還包含所述第一導(dǎo)電層；所述第一導(dǎo)電層上的柵極間絕緣膜；和所述柵極間絕緣膜上的第二導(dǎo)電層；其中通過在所述柵極間絕緣膜上開口的開口部，所述第一導(dǎo)電層和所述第二導(dǎo)電層短路。
22.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中所述多個第一選擇晶體管的溝道區(qū)域的雜質(zhì)濃度和所述存儲單元晶體管的溝道區(qū)域的雜質(zhì)濃度分別不同。
23.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中每個存儲單元晶體管和每個第一選擇晶體管還包含第一導(dǎo)電層；所述第一導(dǎo)電層上的柵極間絕緣膜；和所述柵極間絕緣膜上的第二導(dǎo)電層；其中所述第一導(dǎo)電層在所述存儲單元晶體管和所述多個第一選擇晶體管中具有相同的厚度，所述柵極間絕緣膜在所述存儲單元晶體管和所述多個第一選擇晶體管中具有相同的厚度，所述第二導(dǎo)電層在所述存儲單元晶體管和所述多個第一選擇晶體管中具有相同的厚度。
24.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其中配置在列方向上的存儲單元晶體管和配置在列方向上的多個第一選擇晶體管還包含在所述列方向以及與所述列方向正交的行方向折返配置的存儲單元陣列的矩陣。
25.根據(jù)權(quán)利要求24所述的非易失性半導(dǎo)體存儲裝置，其中配置在列方向上的每個存儲單元晶體管還包含選擇所述存儲單元陣列的字線的部件；和選擇所述存儲單元陣列的位線的部件，其中，通過配置在上述列方向上的上述多個第1選擇晶體管連接于位線。
26.根據(jù)權(quán)利要求24所述的非易失性半導(dǎo)體存儲裝置，其中配置在所述列方向上的多個存儲單元晶體管的所述柵極長度和配置在所述列方向上的所述多個第一選擇晶體管的柵極長度是不同的布線寬度。
27.一種半導(dǎo)體集成電路，具有半導(dǎo)體芯片；搭載在所述半導(dǎo)體芯片上，控制所述半導(dǎo)體存儲器的邏輯電路；和半導(dǎo)體存儲器；包含搭載在所述半導(dǎo)體芯片上，配置在行方向上的多條字線；配置在與該字線正交的列方向上的位線；配置在所述列方向上，并且具有通過所述多條字線的任意一條，分別控制電荷存儲狀態(tài)的電荷存儲層的存儲單元晶體管；在該存儲單元晶體管的排列的一端一側(cè)，在列方向相鄰配置，并且選擇所述排列的存儲單元晶體管的多個第一選擇晶體管；連接了該第一選擇晶體管的各柵極的第一選擇柵布線。
28.根據(jù)權(quán)利要求27所述的集成電路，其中邏輯電路還包含中央處理器(CPU)。
29.一種用于存儲信息和訪問存儲媒體的系統(tǒng)，包含具有半導(dǎo)體存儲器的存儲卡；所述半導(dǎo)體存儲器具有配置在行方向上的多條字線；配置在與該字線正交的列方向上的位線；配置在所述列方向上，并且具有通過多條字線的任意一條，分別控制電荷存儲狀態(tài)的電荷存儲層的存儲單元晶體管；在該存儲單元晶體管的排列的一端一側(cè)，在列方向相鄰配置，并且選擇排列的存儲單元晶體管的多個第一選擇晶體管；連接了該第一選擇晶體管的各柵極的第一選擇柵布線。
30.根據(jù)權(quán)利要求29所述的系統(tǒng)，包含具有半導(dǎo)體存儲器的存儲卡；所述半導(dǎo)體存儲器還包含在該存儲單元晶體管的排列的另一端一側(cè)，在所述列方向相鄰配置，并且選擇所述排列的存儲單元晶體管的多個第二選擇晶體管；連接了該第二選擇晶體管的各柵極的第二選擇柵布線。
31.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中所述多個第一選擇晶體管的任意一個連接了所述位線。
32.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中所述多條字線和所述第一選擇柵布線以同一線寬布線。
33.根據(jù)權(quán)利要求32所述的系統(tǒng)，其中所述多條字線和所述第一選擇柵布線以用相同的最小加工尺寸法定義的線寬布線。
34.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中用彼此不同的電壓驅(qū)動所述多個第一選擇晶體管。
35.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中用彼此相同的電壓驅(qū)動所述多個第一選擇晶體管。
36.根據(jù)權(quán)利要求35所述的系統(tǒng)，其中所述多個第一選擇晶體管周期地短路。
37.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中所述存儲單元晶體管在所述列方向串聯(lián)多個。
38.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中所述存儲單元晶體管在所述列方向并聯(lián)多個。
39.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中所述存儲單元晶體管在所述列方向并聯(lián)多個，并且所述存儲單元晶體管的源極區(qū)域連接了公共的源線。
40.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中構(gòu)成在所述列方向連接了多個所述存儲單元晶體管的存儲單元串。
41.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中所述存儲單元串構(gòu)成NAND串。
42.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中所述存儲單元串構(gòu)成AND串。
43.根據(jù)權(quán)利要求29所述的系統(tǒng)，其中所述存儲單元串構(gòu)成分割位線NOR串。
44.根據(jù)權(quán)利要求29所述的系統(tǒng)，還包含把連接在所述字線上的列方向的存儲單元晶體管的信息作為頁單位而讀出或?qū)懭氲淖x出放大器。
45.根據(jù)權(quán)利要求29所述的系統(tǒng)，還包含把配置在所述字線和位線的交點的存儲單元晶體管的信息作為字節(jié)單位而讀出或?qū)懭氲淖x出放大器。
46.根據(jù)權(quán)利要求29所述的系統(tǒng)，還包含把連接在所述字線上的列方向的存儲單元晶體管的信息作為頁單位而讀出或?qū)懭氲木哂蠷OM區(qū)域的EEPROM。
47.根據(jù)權(quán)利要求29所述的系統(tǒng)，還包含把配置在所述字線和位線的交點的存儲單元晶體管的信息作為字節(jié)單位而讀出或?qū)懭氲木哂蠷OM區(qū)域的EEPROM。
48.根據(jù)權(quán)利要求29所述的系統(tǒng)，還包含安裝所述存儲卡的存儲卡固定器。
49.根據(jù)權(quán)利要求29所述的系統(tǒng)，還包含安裝所述存儲卡的連接裝置。
50.根據(jù)權(quán)利要求49所述的系統(tǒng)，其中所述連接裝置連接了計算機(jī)。
51.根據(jù)權(quán)利要求29所述的系統(tǒng)，還包含控制所述半導(dǎo)體存儲器的控制器。
52.一種用于存儲信息和訪問存儲媒體的系統(tǒng)，包含IC卡板；配置在該IC卡板上的半導(dǎo)體存儲器；包含配置在行方向上的多條字線；配置在與該字線正交的列方向上的位線；配置在所述列方向上，并且具有通過所述多條字線的任意一條，分別控制電荷存儲狀態(tài)的電荷存儲層的存儲單元晶體管；在該存儲單元晶體管的排列的一端一側(cè)，在所述列方向相鄰配置，并且選擇所述排列的存儲單元晶體管的多個第一選擇晶體管；連接了該第一選擇晶體管的各柵極的第一選擇柵布線。
53.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中該半導(dǎo)體存儲器還包含在該存儲單元晶體管的排列的另一端一側(cè)，在所述列方向相鄰配置，并且選擇所述排列的存儲單元晶體管的多個第二選擇晶體管；連接了該第二選擇晶體管的各柵極的第二選擇柵布線。
54.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中所述多個第一選擇晶體管的任意一個連接了所述位線。
55.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中所述多條字線和所述第一選擇柵布線以同一線寬布線。
56.根據(jù)權(quán)利要求55所述的系統(tǒng)，其中所述多條字線和所述第一選擇柵布線以用相同的最小加工尺寸法定義的線寬布線。
57.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中用彼此不同的電壓驅(qū)動所述多個第一選擇晶體管。
58.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中用彼此相同的電壓驅(qū)動所述多個第一選擇晶體管。
59.根據(jù)權(quán)利要求58所述的系統(tǒng)，其中所述多個第一選擇晶體管周期地短路。
60.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中所述存儲單元晶體管在所述列方向串聯(lián)多個。
61.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中所述存儲單元晶體管在所述列方向并聯(lián)多個。
62.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中所述存儲單元晶體管在所述列方向并聯(lián)多個，并且所述存儲單元晶體管的源極區(qū)域連接了公共的源線。
63.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中構(gòu)成在所述列方向連接了多個所述存儲單元晶體管的存儲單元串。
64.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中所述存儲單元串構(gòu)成NAND串。
65.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中所述存儲單元串構(gòu)成AND串。
66.根據(jù)權(quán)利要求52所述的系統(tǒng)，其中所述存儲單元串構(gòu)成分割位線NOR串。
67.根據(jù)權(quán)利要求52所述的系統(tǒng)，還包含把連接在所述字線上的列方向的存儲單元晶體管的信息作為頁單位而讀出或?qū)懭氲淖x出放大器。
68.根據(jù)權(quán)利要求52所述的系統(tǒng)，還包含把配置在所述字線和位線的交點的存儲單元晶體管的信息作為字節(jié)單位而讀出或?qū)懭氲淖x出放大器。
69.根據(jù)權(quán)利要求52所述的系統(tǒng)，還包含把連接在所述字線上的列方向的存儲單元晶體管的信息作為頁單位而讀出或?qū)懭氲木哂蠷OM區(qū)域的EEPROM。
70.根據(jù)權(quán)利要求52所述的系統(tǒng)，還包含把配置在所述字線和位線的交點的存儲單元晶體管的信息作為字節(jié)單位而讀出或?qū)懭氲木哂蠷OM區(qū)域的EEPROM。
71.根據(jù)權(quán)利要求52所述的系統(tǒng)，還包含控制所述半導(dǎo)體存儲器的CPU。
72.一種非易失性半導(dǎo)體存儲裝置的制造方法，具有在半導(dǎo)體襯底的表面附近形成溝道離子注入層后，依次形成柵氧化膜和成為浮柵的第一導(dǎo)電層的步驟；用ONO膜淀積柵極間氧化膜的步驟；用光刻構(gòu)圖多個選擇晶體管的溝道預(yù)定區(qū)域，設(shè)置開口部，通過離子注入形成溝道擴(kuò)散層的步驟；接著，在蝕刻所述開口部下的柵間氧化膜，形成開口后，淀積控制柵電極材料的步驟；用光刻進(jìn)行構(gòu)圖，蝕刻加工層疊柵構(gòu)造，形成存儲單元晶體管的柵極、多個選擇晶體管的柵極后，在所述半導(dǎo)體襯底中離子注入雜質(zhì)，形成源漏間擴(kuò)散層的步驟。
73.根據(jù)權(quán)利要求72所述的方法，其中所述開口部形成得比多個選擇晶體管的溝道寬度大。
全文摘要
一種非易失性半導(dǎo)體存儲裝置，其特征在于具有配置在行方向的多條字線；配置在與字線正交的列方向的位線；配置在列方向，并且具有通過多條字線的任意一條，分別控制電荷存儲狀態(tài)的電荷存儲層的存儲單元晶體管；在存儲單元晶體管的排列的一端一側(cè)，在列方向相鄰配置，并且選擇排列的存儲單元晶體管的多個第一選擇晶體管；連接了第一選擇晶體管的各柵極的第一選擇柵布線。
文檔編號H01L21/8247GK1519938SQ03104439
公開日2004年8月11日 申請日期2003年2月14日 優(yōu)先權(quán)日2003年2月5日
發(fā)明者市毛正之, 橋本耕治, 治, 久慈龍明, 明, 一郎, 森誠一, 司, 白田理一郎, 竹內(nèi)祐司, 作井康司 申請人:株式會社東芝