專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種將異質(zhì)結(jié)用于溝道區(qū)域中的場效應(yīng)晶體管，尤其是涉及一種閾值電壓的變動對策。
在現(xiàn)有的MOS晶體管中，載流子沿柵極氧化膜與硅基板的界面移動。在作為非結(jié)晶層的柵極氧化膜與作為結(jié)晶層的硅基板的界面中，能量能級的起伏大。因此，在現(xiàn)有的MOS晶體管中，載流子易受界面散亂的影響，產(chǎn)生載流子移動率下降、噪聲增大等不良現(xiàn)象。
另一方面，所謂異質(zhì)結(jié)型MOS是將半導(dǎo)體異質(zhì)結(jié)設(shè)為溝道的MOS晶體管。在異質(zhì)結(jié)型MOS中，在稍離開半導(dǎo)體基板柵極絕緣膜的深度形成半導(dǎo)體異質(zhì)結(jié)界面。在該半導(dǎo)體異質(zhì)結(jié)界面中形成溝道，載流子沿該溝道移動。由于半導(dǎo)體異質(zhì)結(jié)界面是結(jié)晶層彼此連接的界面，所以能量能級的起伏小。因此，界面散亂的影響小。所以，具有電流驅(qū)動力大、噪聲降低也好的特征。并且，與現(xiàn)有的MOS晶體管相比，還具有可減小閾值電壓的特征。
解決問題但是，在上述將異質(zhì)結(jié)用于溝道中的異質(zhì)結(jié)型MOS中，溝道區(qū)域變?yōu)槁袢胄汀Ｒ虼?，閾值電壓很大程度上依賴于Si間隙區(qū)域的厚度。
圖15表示現(xiàn)有的異質(zhì)結(jié)型MOS的結(jié)構(gòu)。
如圖15所示，現(xiàn)有的異質(zhì)結(jié)型MOS100由Si基板101、形成于Si基板101上的柵極絕緣膜102、和包含高濃度P型雜質(zhì)的多晶硅構(gòu)成，具備形成于柵極絕緣膜102上的柵極電極103、和形成于柵極絕緣膜102上、覆蓋柵極電極103側(cè)面的側(cè)壁隔板104。Si基板101具有設(shè)置在柵極兩側(cè)的P型源極區(qū)域105和漏極區(qū)域106、設(shè)置在位于源極區(qū)域105和漏極區(qū)域106之間區(qū)域中的N型Si間隙區(qū)域107、設(shè)置在Si間隙區(qū)域107下方的N型SiGe溝道區(qū)域108、設(shè)置在SiGe溝道區(qū)域108下方的N型Si緩沖區(qū)域109、和設(shè)置在Si緩沖區(qū)域109下方的N型Si基體區(qū)域110。
圖16表示模擬現(xiàn)有異質(zhì)結(jié)型MOS100中閾值電壓對Si間隙區(qū)域107厚度依賴性的結(jié)果。
如圖16所示，Si間隙區(qū)域107的厚度變大，則閾值電壓的絕對值明顯變大。即，閾值電壓明顯變高。這是因?yàn)樾纬蓽系赖奈恢?即Si間隙區(qū)域107與SiGe溝道區(qū)域108的界面)離開柵極越深，則溝道的電位相對柵極電壓越不會充分變化。
但是，若從加工方面考慮，則由于Si間隙區(qū)域107在SiO2熱氧化膜形成工序、洗凈工序等中膜減少，所以非常難以控制厚度。因此，在Si間隙區(qū)域107的厚度中易產(chǎn)生差異。因此，閾值電壓中易產(chǎn)生差異，出現(xiàn)閾值電壓高、不能實(shí)現(xiàn)期望動作的不良結(jié)果。
尤其是，在具有多個相同晶體管的集成電路中，若在各晶體管間閾值電壓中產(chǎn)生差異，則各晶體管間在轉(zhuǎn)換時間中產(chǎn)生差異。結(jié)果，在集成電路的各晶體管間，定時產(chǎn)生錯位，集成電路不能正常動作。另外，考慮閾值電壓的差異以確保動作裕度的情況下，必須以最慢的轉(zhuǎn)換時間為基準(zhǔn)，所以難以高速化集成電路的動作。
本發(fā)明的半導(dǎo)體裝置具備基板；設(shè)置在上述基板上部的半導(dǎo)體層；設(shè)置在上述半導(dǎo)體層上部的柵極絕緣膜；設(shè)置在上述柵極絕緣膜上的柵極電極；設(shè)置在上述半導(dǎo)體層中上述柵極電極兩側(cè)的第1導(dǎo)電型第1源-漏極區(qū)域；設(shè)置在上述半導(dǎo)體層中位于上述第1源-漏極區(qū)域間的區(qū)域中的、由第1半導(dǎo)體構(gòu)成的第1導(dǎo)電型的第1間隙區(qū)域；設(shè)置在上述半導(dǎo)體層中上述第1間隙區(qū)域下方、由對于載流子移動頻帶端的載流子電位比上述第1半導(dǎo)體還小的第2半導(dǎo)體構(gòu)成的第1溝道區(qū)域；和設(shè)置在上述半導(dǎo)體層中上述第1溝道區(qū)域下方的、由第3半導(dǎo)體構(gòu)成的第2導(dǎo)電型的第1基體區(qū)域。
通過構(gòu)成為具備由第1半導(dǎo)體構(gòu)成的第1導(dǎo)電型的第1間隙區(qū)域；設(shè)置在間隙區(qū)域下方、由對于載流子移動頻帶端的載流子電位比上述第1半導(dǎo)體還小的第2半導(dǎo)體構(gòu)成的第1溝道區(qū)域；和設(shè)置在溝道區(qū)域下方的、由第3半導(dǎo)體構(gòu)成的第2導(dǎo)電型的第1基體區(qū)域，可得到相對第1間隙區(qū)域厚度增大而抑制閾值電壓增大的半導(dǎo)體裝置。
也可以電連接上述柵極電極與上述第1基體區(qū)域。
由此，若向柵極電極施加?xùn)艠O偏壓，則經(jīng)第1基體區(qū)域向第1溝道區(qū)域施加與柵極偏壓相同大小的順向偏壓。從而，本發(fā)明的半導(dǎo)體裝置在柵極偏壓截止時，變?yōu)榕c通常的MOS晶體管相同的狀態(tài)，另外，在柵極偏壓導(dǎo)通時，由于隨著柵極偏壓的增大，第1基體區(qū)域偏向順方向，所以閾值電壓降低。即，得到可在低的閾值電壓下動作的半導(dǎo)體裝置。另外，通過構(gòu)成為電連接?xùn)艠O電極和第1基體區(qū)域，可進(jìn)一步減小閾值電壓相對第1間隙區(qū)域厚度變動的變化量。
上述間隙區(qū)域構(gòu)成為在施加?xùn)艠O偏壓時被耗盡。
上述第1間隙區(qū)域中包含的第1導(dǎo)電型雜質(zhì)濃度優(yōu)選在1×1017atoms·cm-3以上。
在上述第1間隙區(qū)域中優(yōu)選摻雜第1導(dǎo)電型雜質(zhì)，以便相對于上述第1間隙區(qū)域的厚度變化，在零偏壓時形成于上述第1溝道區(qū)域與上述第1間隙區(qū)域的界面中的溝道的電位在±0.05eV范圍內(nèi)。
因此，可得到即使間隙區(qū)域厚度變動、也可抑制閾值電壓變動的半導(dǎo)體裝置。
上述第1間隙區(qū)域中包含的第2導(dǎo)電型雜質(zhì)濃度優(yōu)選在5×1018atoms·cm-3以上。
由此，可將發(fā)生在橫向寄生雙極性晶體管中的基體電流抑制得低。并且，當(dāng)向源-漏極區(qū)域間施加電壓時，可抑制耗盡層從源極區(qū)域和漏極區(qū)域拓寬。因此，即使基體濃度高，也可保證低的閾值電壓，可抑制在柵極長度短的情況下發(fā)生的短溝道效應(yīng)。
上述第1間隙區(qū)域的厚度優(yōu)選在10nm以下。
上述第1半導(dǎo)體也可以是硅。
上述第2半導(dǎo)體也可由硅、鍺和碳中至少任一種構(gòu)成。
也可還具備設(shè)置在上述基板上部的另一半導(dǎo)體層；設(shè)置在上述另一半導(dǎo)體層上的另一柵極絕緣膜；設(shè)置在上述另一柵極絕緣膜上的另一柵極電極；設(shè)置在上述另一半導(dǎo)體層中上述另一柵極電極兩側(cè)的第1導(dǎo)電型的另一第1源-漏極區(qū)域；設(shè)置在上述另一半導(dǎo)體層中位于上述另一第1源-漏極區(qū)域間的區(qū)域中的、由上述第1半導(dǎo)體構(gòu)成的第1導(dǎo)電型的另一第1間隙區(qū)域；設(shè)置在上述另一半導(dǎo)體層中上述另一第1間隙區(qū)域下方、由上述第2半導(dǎo)體構(gòu)成的另一第1溝道區(qū)域；和設(shè)置在上述另一半導(dǎo)體層中上述另一第1溝道區(qū)域下方的、由上述第3半導(dǎo)體構(gòu)成的第2導(dǎo)電型的另一第1基體區(qū)域。
從而，即使在因加工差異而引起的第1間隙區(qū)域厚度產(chǎn)生差異的情況下，仍可得到降低各晶體管閾值差異的半導(dǎo)體裝置。
也可構(gòu)成為還具備設(shè)置在上述基板上部的另一半導(dǎo)體層；設(shè)置在上述另一半導(dǎo)體層上的另一柵極絕緣膜；設(shè)置在上述另一柵極絕緣膜上的另一柵極電極；設(shè)置在上述另一半導(dǎo)體層中上述另一柵極電極兩側(cè)的第2導(dǎo)電型的第2源-漏極區(qū)域；設(shè)置在上述另一半導(dǎo)體層中位于上述第2源-漏極區(qū)域間的區(qū)域中的、由第4半導(dǎo)體構(gòu)成的第2溝道區(qū)域；和設(shè)置在上述另一半導(dǎo)體層中上述第2溝道區(qū)域下方的、由第5半導(dǎo)體構(gòu)成的第1導(dǎo)電型的第2基體區(qū)域，作為互補(bǔ)型裝置發(fā)揮功能。
上述第2溝道區(qū)域優(yōu)選是第2導(dǎo)電型。
由此，可抑制形成于另一半導(dǎo)體層中的晶體管的閾值電壓變動。
也可電連接上述柵極電極和上述第1基體區(qū)域，電連接上述另一柵極電極與上述第2基體區(qū)域。
本發(fā)明的半導(dǎo)體裝置的制造方法包含工序(a)，在半導(dǎo)體基板的上部形成第1半導(dǎo)體層，該半導(dǎo)體層具有導(dǎo)入了第1導(dǎo)電型雜質(zhì)的第1半導(dǎo)體區(qū)域、和導(dǎo)入了第2導(dǎo)電型雜質(zhì)的第2半導(dǎo)體區(qū)域；工序(b)，在上述第1半導(dǎo)體層上依次形成第2半導(dǎo)體層、和由頻帶間隙比上述第2半導(dǎo)體層大的半導(dǎo)體構(gòu)成的第3半導(dǎo)體層；工序(c)，在上述第3半導(dǎo)體層中位于上述第1半導(dǎo)體區(qū)域的部分上形成掩模，使用上述掩模，將第1導(dǎo)電型雜質(zhì)導(dǎo)入上述第3半導(dǎo)體層中至少位于上述第2半導(dǎo)體區(qū)域的部分中；工序(d)，在去除上述掩模后，在上述第3半導(dǎo)體層中位于上述第1半導(dǎo)體區(qū)域的部分和位于上述第2半導(dǎo)體區(qū)域的部分上，分別形成柵極絕緣膜和柵極電極；和工序(e)，將上述各柵極電極作為掩模，通過向上述第1半導(dǎo)體層、上述第2半導(dǎo)體層和上述第3半導(dǎo)體層中注入雜質(zhì)離子，在上述第1半導(dǎo)體區(qū)域中形成第2導(dǎo)電型源-漏極區(qū)域，在上述第2半導(dǎo)體區(qū)域中形成第1導(dǎo)電型源-漏極區(qū)域。
根據(jù)本發(fā)明，可得到用作互補(bǔ)型裝置的半導(dǎo)體裝置，抑制形成于第2半導(dǎo)體區(qū)域中的異質(zhì)結(jié)型MIS閾值電壓隨著構(gòu)成間隙區(qū)域的第3半導(dǎo)體層厚度變動的變動。并且，根據(jù)本發(fā)明，在第3半導(dǎo)體層中位于第1半導(dǎo)體區(qū)域的部分中不摻雜第1導(dǎo)電型雜質(zhì)。因此，在通過本發(fā)明方法得到的用作互補(bǔ)型裝置的半導(dǎo)體裝置中，不會損害形成于第1半導(dǎo)體區(qū)域中的異質(zhì)結(jié)型MIS的特性。
在上述工序(c)中，優(yōu)選注入雜質(zhì)離子，使第1導(dǎo)電型雜質(zhì)濃度分布的最大值存在于上述第2半導(dǎo)體層內(nèi)或上述第3半導(dǎo)體層內(nèi)。
由此，可抑制第1半導(dǎo)體區(qū)域中形成的晶體管的閾值電壓變動。
圖2是表示對于現(xiàn)有異質(zhì)結(jié)型MOS與本發(fā)明的異質(zhì)結(jié)型MOS而言，閾值電壓與Si間隙區(qū)域厚度的相關(guān)關(guān)系的圖。
圖3(A)～(C)是表示對于具有用于圖2模擬中的雜質(zhì)分布的3種異質(zhì)結(jié)型MOS而言，零偏壓時的頻帶分布的圖。
圖4是表示Si間隙區(qū)域不同的3種異質(zhì)結(jié)型MOS的Vg-Id特性的圖。
圖5是對于異質(zhì)結(jié)型MOS而言，相對柵極電壓繪制聚集在溝道與寄生溝道中的空穴的峰值濃度的圖。
圖6是表示本發(fā)明異質(zhì)結(jié)型DTMOS截面構(gòu)造的圖。
圖7是本發(fā)明異質(zhì)結(jié)型DTMOS的俯視圖。
圖8是表示對于現(xiàn)有異質(zhì)結(jié)型DTMOS與本發(fā)明的異質(zhì)結(jié)型DTMOS而言，閾值電壓與Si間隙區(qū)域厚度的相關(guān)關(guān)系的圖。
圖9是表示對于現(xiàn)有異質(zhì)結(jié)型DTMOS與本發(fā)明的異質(zhì)結(jié)型DTMOS而言，模擬各自Vg-Id特性的結(jié)果的圖。
圖10是表示對于現(xiàn)有異質(zhì)結(jié)型DTMOS與本發(fā)明的異質(zhì)結(jié)型DTMOS而言，各自Vg-Id特性的圖。
圖11是表示將SiGe層用作溝道區(qū)域、利用Si/SiGe異質(zhì)結(jié)的本發(fā)明互補(bǔ)型MOS截面構(gòu)造的圖。
圖12是表示本發(fā)明互補(bǔ)型MOS制造方法的工序截面圖。
圖13(a)是表示本發(fā)明的互補(bǔ)型異質(zhì)結(jié)型MOS具備的P-異質(zhì)結(jié)型MOS在施加?xùn)艠O偏壓時的頻帶分布圖，圖13(b)是表示本發(fā)明的互補(bǔ)型異質(zhì)結(jié)型MOS具備的N-異質(zhì)結(jié)型MOS在施加?xùn)艠O偏壓時的頻帶分布圖。
圖14是表示本發(fā)明的互補(bǔ)型異質(zhì)結(jié)型MOS具有的P-異質(zhì)結(jié)型MOS在Si基體區(qū)域、Si緩沖區(qū)域、SiGe溝道區(qū)域和Si間隙區(qū)域中的Ge組成和雜質(zhì)分布的圖。
圖15是表示現(xiàn)有異質(zhì)結(jié)型MOS構(gòu)造的圖。
圖16是表示模擬現(xiàn)有異質(zhì)結(jié)型MOS中閾值電壓對Si間隙區(qū)域厚度的依賴性的結(jié)果的圖。
(實(shí)施方式1)首先，說明本實(shí)施方式的異質(zhì)結(jié)型MOS的構(gòu)成。圖1表示將SiGe層用作溝道區(qū)域、利用Si/SiGe異質(zhì)結(jié)的本實(shí)施方式的P溝道異質(zhì)結(jié)型MOS10的截面構(gòu)造。
如圖1所示，本實(shí)施方式的P溝道異質(zhì)結(jié)型MOS10具備P型Si基板11，設(shè)置在Si基板11上的由SiO2膜(約6nm)構(gòu)成的柵極絕緣膜12，由包含高濃度P型雜質(zhì)的多晶硅構(gòu)成且設(shè)置在柵極絕緣膜12上的柵極電極13，和形成于柵極絕緣膜12上、覆蓋柵極電極13側(cè)面的側(cè)壁隔板14。
圖1所示本實(shí)施方式的P溝道異質(zhì)結(jié)型MOS10就其制造工序而言，在結(jié)晶生長前，事先通過離子注入向Si基板11上部導(dǎo)入高濃度的N型雜質(zhì)(2×1018atoms·cm-3)，形成Si層15。在Si層15上，通過UHV-CVD法依次形成外延生長的Si層16、SiGe層17、和Si層18。
另外，對于本實(shí)施方式的P溝道異質(zhì)結(jié)型MOS10而言，在Si層15、Si層16、SiGe層17、和Si層18的位于柵極電極13兩側(cè)的區(qū)域中，設(shè)置有包含高濃度P型雜質(zhì)的源極區(qū)域19和漏極區(qū)域20。
另外，Si層15之中的源極區(qū)域19與漏極區(qū)域20之間的區(qū)域構(gòu)成為包含高濃度N型雜質(zhì)的Si基體區(qū)域21。Si層16和SiGe層17任一在生長(as-grown)狀態(tài)下都構(gòu)成為不摻雜N型雜質(zhì)的非摻雜層，Si層16和SiGe層17之中的源極區(qū)域19與漏極區(qū)域20之間的區(qū)域分別構(gòu)成為包含低濃度N型雜質(zhì)的Si緩沖區(qū)域22、和包含低濃度N型雜質(zhì)的SiGe溝道區(qū)域23。Si膜18中位于柵極絕緣膜12正下方的區(qū)域構(gòu)成為導(dǎo)入P型雜質(zhì)(5×1017atoms·cm-3)的Si間隙區(qū)域24。另外，柵極絕緣膜12通過熱氧化Si層18來形成。在本實(shí)施方式的P溝道異質(zhì)結(jié)型MOS10動作時，由施加在柵極13上的柵極偏壓，耗盡SiGe溝道區(qū)域23和Si間隙區(qū)域24，空穴在SiGe溝道區(qū)域23中移動。
Si層16的厚度為10nm，SiGe層17、即SiGe溝道區(qū)域23的厚度為15nm。另外，SiGe溝道區(qū)域23中的Ge含有率為30％。
圖2表示對于上述現(xiàn)有異質(zhì)結(jié)型MOS100與本實(shí)施方式的異質(zhì)結(jié)型MOS10而言，閾值電壓與Si間隙區(qū)域厚度的相關(guān)關(guān)系。
在現(xiàn)有的異質(zhì)結(jié)型MOS100中，向Si間隙區(qū)域107中摻雜N型雜質(zhì)，用圖2所示點(diǎn)劃線(A)表示閾值電壓與Si間隙區(qū)域厚度的相關(guān)關(guān)系。
另一方面，在具有摻雜5×1017atoms·cm-3左右P型雜質(zhì)的Si間隙區(qū)域24的本實(shí)施方式的異質(zhì)結(jié)型MOS10中，用圖2所示實(shí)線(B)表示閾值電壓與Si間隙區(qū)域厚度的相關(guān)關(guān)系。從圖2可知，在本實(shí)施方式的異質(zhì)結(jié)型MOS10中，與現(xiàn)有異質(zhì)結(jié)型MOS100相比，閾值變動變小。并且，在Si間隙區(qū)域24的P型雜質(zhì)濃度多的情況下(P型雜質(zhì)濃度為1×1018atoms·cm-3)，與現(xiàn)有的異質(zhì)結(jié)型MOS100相反，如圖2所示虛線(C)表示，Si間隙區(qū)域24的厚度變大，閾值電壓的絕對值變小。即，閾值電壓變低。這是因?yàn)镾i間隙區(qū)域24中摻雜濃度高的區(qū)域變厚，SiGe溝道區(qū)域23的電位變低。
因此，通過向Si間隙區(qū)域24中摻雜P型雜質(zhì)，可即使由于加工差異使Si間隙區(qū)域24的厚度增大，也可抑制閾值電壓增大。
在現(xiàn)有的異質(zhì)結(jié)型MOS100中，由于Si間隙區(qū)域107在加工時由于SiO2熱氧化膜形成工序、洗凈工序等膜減薄，所以非常難以控制厚度。因此，Si間隙區(qū)域107的厚度易產(chǎn)生差異。因此，在同一晶片內(nèi)和各晶片間，構(gòu)成產(chǎn)生閾值電壓差異的原因，成為現(xiàn)有異質(zhì)結(jié)型MOS中的大問題。
但是，根據(jù)本實(shí)施方式，通過向Si間隙區(qū)域24中適當(dāng)摻雜P型雜質(zhì)，即使Si間隙區(qū)域24的厚度由于加工差異而變動，也可將閾值電壓的變動抑制得小。參照圖3來進(jìn)一步詳細(xì)對此進(jìn)行說明。
圖3(A)～(C)是表示對于具有用于上述圖2模擬中的雜質(zhì)分布圖的3種異質(zhì)結(jié)型MOS而言，零偏壓時的頻帶分布的圖。在圖3(A)～(C)中，表示Si間隙區(qū)域的厚度為1、2、5和10nm下各4種的頻帶分布圖。
如圖3(A)所示，在現(xiàn)有的異質(zhì)結(jié)型MOS100中，SiGe溝道區(qū)域23的價(jià)電子帶電位(圖中凸?fàn)畈糠?的絕對值隨著Si間隙區(qū)域24的厚度增大而變高。這與閾值電壓上升有關(guān)。
另一方面，如圖3(B)所示，在向Si間隙區(qū)域24中摻雜5×1017atoms·cm-3左右P型雜質(zhì)的本實(shí)施方式的異質(zhì)結(jié)型MOS10中，即使Si間隙區(qū)域24的厚度變動，SiGe溝道區(qū)域23的價(jià)電子帶電位(圖中凸?fàn)畈糠?也基本一定，界面中的價(jià)電子帶端的電位位于±0.05eV范圍內(nèi)。即，抑制了閾值電壓的變動。
并且，在提高Si間隙區(qū)域24中摻雜的P型雜質(zhì)濃度的情況下，如圖3(C)所示，隨著Si間隙區(qū)域24厚度的增大，SiGe溝道區(qū)域23的價(jià)電子帶電位(圖中凸?fàn)畈糠?的絕對值變低。這與圖2中用虛線表示的閾值電壓降低相對應(yīng)。
如上所述，可知對于Si間隙區(qū)域24厚度變化，為了減小閾值電壓的變動，設(shè)定摻雜濃度，使SiGe溝道區(qū)域23的電位基本相等。
接著，圖4中示出上述Si間隙區(qū)域不同的3種異質(zhì)結(jié)型MOS的Vg-Id特性。圖4是圖2和圖3所示3種異質(zhì)結(jié)型MOS中的Vg-Id特性的模擬結(jié)果。其中，Si間隙區(qū)域24和Si間隙區(qū)域107的厚度為5nm。
如圖4所示，與用點(diǎn)劃線(A)表示的現(xiàn)有異質(zhì)結(jié)型MOS100相比，用實(shí)線(B)表示的向Si間隙區(qū)域24中摻雜5×1017atoms·cm-3左右P型雜質(zhì)的本實(shí)施方式的異質(zhì)結(jié)型MOS10可在低的柵極電壓下流過規(guī)定的漏極電流。并且，在提高向Si間隙區(qū)域24中摻雜的P型雜質(zhì)的濃度時，如虛線(C)所示，可在更低的柵極電壓下流過規(guī)定漏極電流。
由此可見，與現(xiàn)有異質(zhì)結(jié)型MOS100相比，向Si間隙區(qū)域24中摻雜P型雜質(zhì)的本實(shí)施方式的異質(zhì)結(jié)型MOS10具有可減小閾值電壓的效果。另外，為了抑制異質(zhì)結(jié)型MOS的閾值電壓伴隨Si間隙區(qū)域24的厚度變動而變動，Si間隙區(qū)域24中包含的P型雜質(zhì)濃度只要在1×1017atoms·cm-3以上即可。而且，Si間隙區(qū)域24中包含的P型雜質(zhì)濃度優(yōu)選在1×1018atoms·cm-3以下。這是因?yàn)槿鐖D2和圖3所示，在上述P型雜質(zhì)濃度范圍內(nèi)，抑制異質(zhì)結(jié)型MOS的閾值電壓伴隨Si間隙區(qū)域24的厚度變動而變動的效果高。
圖5是對于異質(zhì)結(jié)型MOS而言，相對柵極電壓繪制通過施加?xùn)艠O電壓而聚集在柵極絕緣膜12(SiO2)/Si間隙區(qū)域24的界面(寄生溝道)和Si間隙區(qū)域24/SiGe溝道區(qū)域23的界面(溝道)中的空穴的峰值濃度的圖。
如圖5所示，在具有摻雜N型雜質(zhì)(濃度為1×1017atoms·cm-3)的Si間隙區(qū)域107的現(xiàn)有異質(zhì)結(jié)型MOS100(點(diǎn)劃線(A))中，聚集在Si間隙區(qū)域24/SiGe溝道區(qū)域23的界面中的空穴數(shù)量比寄生溝道的空穴數(shù)量大的范圍是圖中的電壓范圍A。另一方面，在具備向Si間隙區(qū)域24中摻雜P型雜質(zhì)的Si間隙區(qū)域24的本實(shí)施方式的異質(zhì)結(jié)型MOS10中，聚集在Si間隙區(qū)域24/SiGe溝道區(qū)域23的界面中的空穴數(shù)量比寄生溝道的空穴數(shù)量大的范圍隨著P型雜質(zhì)濃度增大到5×1017atoms·cm-3(實(shí)線(B))、1×1018atoms·cm-3(虛線(C))，依次擴(kuò)大到圖中的電壓范圍B、C。這表示可抑制現(xiàn)有異質(zhì)結(jié)型MOS100中成為問題的寄生溝道，得到高的驅(qū)動力。
如此所述，通過向Si間隙區(qū)域24中適當(dāng)導(dǎo)入P型雜質(zhì)，可抑制異質(zhì)結(jié)型MOS的閾值電壓伴隨Si間隙區(qū)域24的厚度變動的變動。因此，即使在加工差異引起的Si間隙區(qū)域24的厚度中產(chǎn)生差異的情況下，也可降低同一晶片內(nèi)、各晶片間、一組間的閾值差異。尤其是，在使用多個本實(shí)施方式的異質(zhì)結(jié)型MOS10構(gòu)成集成電路的情況下，為了進(jìn)一步降低各異質(zhì)結(jié)型MOS10間的閾值電壓差異，優(yōu)選各異質(zhì)結(jié)型MOS10中的Si間隙區(qū)域24厚度變化不大，具體而言，優(yōu)選小于10nm。
另外，也可降低異質(zhì)結(jié)型MOS的閾值電壓。并且，可抑制成為現(xiàn)有異質(zhì)結(jié)型MOS中問題的寄生溝道，實(shí)現(xiàn)高的驅(qū)動力。
另外，在本實(shí)施方式中，雖然示出使用SiGe溝道區(qū)域23的P溝道異質(zhì)結(jié)型MOS，但本發(fā)明不限于此，即使作為反向替換所有導(dǎo)電型的N型溝道異質(zhì)結(jié)型MOS也可得到同樣的效果。即，異質(zhì)結(jié)型MOS的構(gòu)造只要是向存在于溝道區(qū)域和柵極絕緣膜之間、且形成溝道區(qū)域與異質(zhì)結(jié)的半導(dǎo)體層(對應(yīng)于本實(shí)施方式的Si間隙區(qū)域24)中適當(dāng)摻雜導(dǎo)電性與溝道中移動的載流子相同的雜質(zhì)的構(gòu)造，即可抑制異質(zhì)結(jié)型MOS的閾值電壓變動。例如，也可用Si1-XCX構(gòu)成的溝道區(qū)域代替SiGe溝道區(qū)域23，使用摻雜N型雜質(zhì)的Si間隙區(qū)域，作為N溝道異質(zhì)結(jié)型MOS。另外，也可將SiGeC用于溝道，作為使用摻雜有N型雜質(zhì)的Si間隙區(qū)域的N溝道異質(zhì)結(jié)型MOS，或作為使用摻雜有P型雜質(zhì)的Si間隙區(qū)域的P溝道異質(zhì)結(jié)型MOS。另外，也可作為集成它們的CMOS。
(實(shí)施方式2)下面，說明本實(shí)施方式的異質(zhì)結(jié)型DTMOS的構(gòu)成。圖6表示將SiGe層用作溝道區(qū)域，利用Si/SiGe異質(zhì)結(jié)的本實(shí)施方式的P溝道異質(zhì)結(jié)型DTMOS60的截面構(gòu)造。圖7是本實(shí)施方式的P溝道異質(zhì)結(jié)型DTMOS60的俯視圖。
如圖6所示，本實(shí)施方式的P溝道異質(zhì)結(jié)型DTMOS60具備P型Si基板11，設(shè)置在Si基板11上的由SiO2膜(約6nm)構(gòu)成的柵極絕緣膜12，由包含高濃度P型雜質(zhì)的多晶硅構(gòu)成、設(shè)置在柵極絕緣膜12上的柵極電極13，和形成于柵極絕緣膜12上、覆蓋柵極電極13側(cè)面的側(cè)壁隔板14。
圖6所示本實(shí)施方式的P溝道異質(zhì)結(jié)型DTMOS60就其制造工序而言，在結(jié)晶生長前，事先通過離子注入向Si基板11上部導(dǎo)入高濃度的N型雜質(zhì)(2×1018atoms·cm-3)，形成Si層15。在該Si層15上，通過UHV-CVD法依次形成外延生長的Si層16、SiGe層17、和Si層18。
另外，對于本實(shí)施方式的P溝道異質(zhì)結(jié)型DTMOS60而言，在Si層15、Si層16、SiGe層17、和Si層18中位于柵極電極13兩側(cè)的區(qū)域中，設(shè)置包含高濃度P型雜質(zhì)的源極區(qū)域19和漏極區(qū)域20。
另外，Si層15中源極區(qū)域19與漏極區(qū)域20之間的區(qū)域構(gòu)成為包含高濃度N型雜質(zhì)的Si基體區(qū)域21。用布線25電短接Si基體區(qū)域21與柵極電極13。具體而言，如圖7所示，在形成溝道的區(qū)域外直接連接?xùn)艠O電極13與Si基體區(qū)域21。
Si層16和SiGe層17任一在生長(as-grown)狀態(tài)下都構(gòu)成為不摻雜N型雜質(zhì)的非摻雜層，Si層16和SiGe層17中源極區(qū)域19與漏極區(qū)域20之間的區(qū)域分別構(gòu)成為包含低濃度N型雜質(zhì)的Si緩沖區(qū)域22、和包含低濃度N型雜質(zhì)的SiGe溝道區(qū)域23。Si膜18中位于柵極絕緣膜12正下方的區(qū)域構(gòu)成為導(dǎo)入P型雜質(zhì)(5×1017atoms·cm-3)的Si間隙區(qū)域24。另外，柵極絕緣膜12通過熱氧化Si層18來形成。在本實(shí)施方式的P溝道異質(zhì)結(jié)型MOS10動作時，由施加在柵極電極13上的柵極偏壓，耗盡SiGe溝道區(qū)域23和Si間隙區(qū)域24，空穴在SiGe溝道區(qū)域23中移動。
Si層16的厚度為10nm，SiGe層17、即SiGe溝道區(qū)域23的厚度為15nm。另外，SiGe溝道區(qū)域23中的Ge含有率為30％。
從上述內(nèi)容可知，基于上與上述實(shí)施方式1所示異質(zhì)結(jié)型MOS的構(gòu)造相同，但不同點(diǎn)在于電短接Si基體區(qū)域21與柵極電極13。
在本實(shí)施方式的異質(zhì)結(jié)型DTMOS60中，如圖6所示，電短接?xùn)艠O電極13與Si基體區(qū)域21。因此，若向柵極電極13施加?xùn)艠O偏壓，則變?yōu)橥ㄟ^Si基體區(qū)域21向Si溝道區(qū)域23施加與柵極偏壓大小相同的順向偏壓。從而，在柵極偏壓截止時，變?yōu)榕c通常的MOS晶體管相同的狀態(tài)，另外，在柵極偏壓導(dǎo)通時，由于隨著柵極偏壓的增大，向順向偏置Si基體區(qū)域21，所以閾值電壓降低。因此，與現(xiàn)有的使用Si基板的DTMOS相比，可在低的閾值電壓下動作。
另外，在本實(shí)施方式的異質(zhì)結(jié)型DTMOS60中，因?yàn)榭稍龃蠡迤孟禂?shù)γ，所以可較大降低動作時的閾值，增大實(shí)效的柵極過激勵量。結(jié)果，可得到高的導(dǎo)通電流。即，根據(jù)異質(zhì)結(jié)型DTMOS60，即使在低電壓下也可實(shí)現(xiàn)高的電流驅(qū)動力和快的轉(zhuǎn)換速度。
圖8表示對于在現(xiàn)有異質(zhì)結(jié)型MOS100中電短接?xùn)艠O電極13與Si基體區(qū)域21的異質(zhì)結(jié)型DTMOS(下面稱為現(xiàn)有型異質(zhì)結(jié)型DTMOS)與向Si間隙區(qū)域24中導(dǎo)入P型雜質(zhì)的本實(shí)施方式的異質(zhì)結(jié)型DTMOS60而言，閾值電壓與Si間隙區(qū)域厚度的相關(guān)關(guān)系的圖。
用圖8所示點(diǎn)劃線(a)表示在現(xiàn)有型異質(zhì)結(jié)型DTMOS中，向Si間隙區(qū)域107中摻雜N型雜質(zhì)，閾值電壓與Si間隙區(qū)域厚度的相關(guān)關(guān)系。
另一方面，用圖8所示實(shí)線(b)表示在具有摻雜5×1017atoms·cm-3左右P型雜質(zhì)的Si間隙區(qū)域24的本實(shí)施方式異質(zhì)結(jié)型DTMOS60中，閾值電壓與Si間隙區(qū)域24的厚度的相關(guān)關(guān)系。從圖8可知，在本實(shí)施方式的異質(zhì)結(jié)型DTMOS60中，與現(xiàn)有型異質(zhì)結(jié)型DTMOS相比，閾值變動變小。并且，在Si間隙區(qū)域24的P型雜質(zhì)濃度多的情況下(P型雜質(zhì)濃度為1×1018atoms·cm-3圖8中虛線(c))，與現(xiàn)有的異質(zhì)結(jié)型DTMOS的情況(點(diǎn)劃線(a))相反，Si間隙區(qū)域24的厚度變大，閾值電壓的絕對值變小。即，閾值電壓變低。這是因?yàn)镾i間隙區(qū)域24中摻雜濃度高的區(qū)域變厚，SiGe溝道區(qū)域23的電位變低。
另外，與上述實(shí)施方式1中所示異質(zhì)結(jié)型MOS10中閾值電壓的變動相比，其變化量變小。從而，可知與上述實(shí)施方式1的異質(zhì)結(jié)型MOS10相比，本實(shí)施方式的異質(zhì)結(jié)型DTMOS60對閾值電壓的穩(wěn)定化有效。另外，為了抑制異質(zhì)結(jié)型DTMOS的閾值電壓伴隨Si間隙區(qū)域24的厚度變動而變動，Si間隙區(qū)域24中包含的P型雜質(zhì)濃度只要在1×1017atoms·cm-3以上即可。另外，Si間隙區(qū)域24中包含的P型雜質(zhì)濃度優(yōu)選在1×1018atoms·cm-3以下。這是因?yàn)槿鐖D8所示，在上述P型雜質(zhì)濃度范圍內(nèi)，抑制異質(zhì)結(jié)型MOS的閾值電壓伴隨Si間隙區(qū)域24的厚度變動而變動的效果高。
圖9表示對于現(xiàn)有型異質(zhì)結(jié)型DTMOS和向Si間隙區(qū)域24中導(dǎo)入P型雜質(zhì)的本實(shí)施方式的異質(zhì)結(jié)型DTMOS60而言，模擬Vg-Id特性的結(jié)果。其中，現(xiàn)有型異質(zhì)結(jié)型DTMOS的Si間隙區(qū)域107和本實(shí)施方式的異質(zhì)結(jié)型DTMOS60的Si間隙區(qū)域24的厚度都為5nm。
圖9中，若比較用點(diǎn)劃線(a)表示的現(xiàn)有型異質(zhì)結(jié)型DTMOS和用實(shí)線(b)表示的本實(shí)施方式的異質(zhì)結(jié)型DTMOS60，則可知可減小閾值電壓。
通常，在DTMOS中，在P型柵極-N型基體(基極)-P型源極區(qū)域19(發(fā)射極)·漏極區(qū)域20(集電極)間發(fā)生橫向的寄生雙極晶體管，該晶體管導(dǎo)通后，流過的基體電流在實(shí)用上成為問題。
但是，如圖9所示，在現(xiàn)有型異質(zhì)結(jié)型DTMOS和本實(shí)施方式的異質(zhì)結(jié)型DTMOS60之間，基體電流無變化。即，在本實(shí)施方式的異質(zhì)結(jié)型DTMOS60中，擴(kuò)大了基體電流與漏極電流之差，可實(shí)現(xiàn)由基體電流限制的動作電壓范圍的擴(kuò)大。
圖10是表示為了使現(xiàn)有型異質(zhì)結(jié)型DTMOS(基體區(qū)域21的N型雜質(zhì)濃度2×1018atoms·cm-3)與本實(shí)施方式的異質(zhì)結(jié)型DTMOS60的閾值相等，將本實(shí)施方式的異質(zhì)結(jié)型DTMOS60的Si基體區(qū)域21的N型雜質(zhì)濃度設(shè)定得高(2×1019atoms·cm-3)，各異質(zhì)結(jié)型DTMOS的Vg-Id特性的圖。
根據(jù)本實(shí)施方式，通過向Si間隙區(qū)域24中摻雜P型雜質(zhì)，為了降低閾值，可將基體區(qū)域21的雜質(zhì)濃度設(shè)定得高。若基體區(qū)域21的雜質(zhì)濃度變高，則源極-基體間的固有電位增大。因此，可將發(fā)生于橫向寄生雙極晶體管中的基體電流抑制得低。即，實(shí)現(xiàn)動作電壓范圍的擴(kuò)大。并且，若基體區(qū)域21的雜質(zhì)濃度變高，則當(dāng)向源極-漏極間施加電壓時，可抑制來自源極區(qū)域19和漏極區(qū)域20的耗盡層變寬。因此，即使基體濃度高，也可保持低的閾值電壓，可充分抑制柵極長度短的情況下產(chǎn)生的短溝道效應(yīng)。另外，在本實(shí)施方式中，雖然將Si基體區(qū)域21的雜質(zhì)濃度設(shè)定為2×1019atoms·cm-3，但若大于5×1018atoms·cm-3，也可得到同樣的效果。
如此所述，通過向Si間隙區(qū)域24中適當(dāng)摻雜P型雜質(zhì)，可抑制閾值電壓伴隨Si間隙區(qū)域的厚度變動而變動。因此，即使在加工差異引起的Si間隙區(qū)域24的厚度產(chǎn)生差異的情況下，也可降低同一晶片內(nèi)、各晶片間、一組間的閾值差異。尤其是，在使用多個本實(shí)施方式的異質(zhì)結(jié)型DTMOS20構(gòu)成集成電路的情況下，為了進(jìn)一步降低各異質(zhì)結(jié)型DTMOS60間的閾值電壓差異，優(yōu)選各異質(zhì)結(jié)型DTMOS60中的Si間隙區(qū)域24厚度變化不大，具體而言，優(yōu)選小于10nm。
另外，通過向Si間隙區(qū)域24中適當(dāng)摻雜P型雜質(zhì)，也可降低閾值電壓。
并且，可抑制異質(zhì)結(jié)型DTMOS結(jié)構(gòu)中成為問題的基體電流，實(shí)現(xiàn)寬的動作電壓范圍，充分抑制短溝道效應(yīng)。
另外，在本實(shí)施方式中，雖然示出使用SiGe溝道區(qū)域23的P溝道異質(zhì)結(jié)型DTMOS，但本發(fā)明不限于此，即使作為反向替換所有導(dǎo)電型的N型溝道異質(zhì)結(jié)型MOS也可得到同樣的效果。即，異質(zhì)結(jié)型DTMOS的構(gòu)造只要是向存在于溝道區(qū)域和柵極絕緣膜之間、且形成溝道區(qū)域與異質(zhì)結(jié)的半導(dǎo)體層(對應(yīng)于本實(shí)施方式的Si間隙區(qū)域24)中適當(dāng)摻雜導(dǎo)電性與溝道中移動的載流子相同的雜質(zhì)的構(gòu)造，即可得到抑制閾值電壓變動的異質(zhì)結(jié)型DTMOS。例如，也可用由Si1-XCX構(gòu)成的溝道區(qū)域代替SiGe溝道區(qū)域23，使用摻雜N型雜質(zhì)的Si間隙區(qū)域，作為N溝道異質(zhì)結(jié)型DTMOS。另外，也可將SiGeC用于溝道，作為使用摻雜有N型雜質(zhì)的Si間隙區(qū)域的N溝道異質(zhì)結(jié)型DTMOS，或作為使用摻雜有P型雜質(zhì)的Si間隙區(qū)域的P溝道異質(zhì)結(jié)型DTMOS。另外，也可作為集成它們的互補(bǔ)型的DTMOS。
(實(shí)施方式3)在本實(shí)施方式中，說明互補(bǔ)型異質(zhì)結(jié)型MOS的構(gòu)成。圖11表示將SiGe層用作溝道區(qū)域、利用Si/SiGe異質(zhì)結(jié)的本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS70的截面構(gòu)造。
如圖11所示，本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS70具有Si層15a、通過向Si層15a中注入氧離子等方法形成的埋置氧化膜15b、設(shè)置在埋置氧化膜15b上的P溝道異質(zhì)結(jié)型MOS(下面稱為P-異質(zhì)結(jié)型MOS)用半導(dǎo)體層30、設(shè)置在埋置氧化膜15b上的N溝道異質(zhì)結(jié)型MOS(以下稱為N-異質(zhì)結(jié)型MOS)用半導(dǎo)體層90。在半導(dǎo)體層30之上設(shè)置有由SiO2膜(約6nm)構(gòu)成的柵極絕緣膜12，由包含高濃度P型雜質(zhì)的多晶硅構(gòu)成、設(shè)置在柵極絕緣膜12上的柵極電極13，和形成于柵極絕緣膜12上、覆蓋柵極電極13側(cè)面的側(cè)壁隔板14。另外，在半導(dǎo)體層90之上設(shè)置有由SiO2膜(約6nm)構(gòu)成的柵極絕緣膜72，由包含高濃度N型雜質(zhì)的多晶硅構(gòu)成、設(shè)置在柵極絕緣膜72上的柵極電極73，和形成于柵極絕緣膜72上、覆蓋柵極電極73側(cè)面的側(cè)壁隔板74。
在本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS70的制造工序中，在結(jié)晶生長前，事先通過離子注入向P-異質(zhì)結(jié)型MOS用半導(dǎo)體層30導(dǎo)入高濃度的N型雜質(zhì)(2×1018atoms·cm-3)，形成Si層15。在Si層15上，通過UHV-CVD法依次形成外延生長的Si層16、SiGe層17、和Si層18。并且，在Si層15、Si層16、SiGe層17、和Si層18中位于柵極電極13兩側(cè)的區(qū)域中，設(shè)置包含高濃度P型雜質(zhì)的源極區(qū)域19和漏極區(qū)域20。
Si層15中源極區(qū)域19與漏極區(qū)域20之間的區(qū)域構(gòu)成為包含高濃度N型雜質(zhì)的Si基體區(qū)域21。Si層16和SiGe層17任一在生長(as-grown)狀態(tài)下都構(gòu)成為不摻雜N型雜質(zhì)的非摻雜層，Si層16和SiGe層17中源極區(qū)域19與漏極區(qū)域20之間的區(qū)域分別構(gòu)成為包含低濃度N型雜質(zhì)的Si緩沖區(qū)域22、和包含低濃度N型雜質(zhì)的SiGe溝道區(qū)域23。Si膜18中位于柵極絕緣膜12正下方的區(qū)域構(gòu)成為導(dǎo)入P型雜質(zhì)(5×1017atoms·cm-3)的Si間隙區(qū)域24。另外，柵極絕緣膜12通過熱氧化Si層18來形成。
另外，在結(jié)晶生長前，也事先通過離子注入向N-異質(zhì)結(jié)型MOS用半導(dǎo)體層90導(dǎo)入高濃度的P型雜質(zhì)(2×1018atoms·cm-3)，形成Si層75。在該Si層75上，通過UHV-CVD法依次形成外延生長的Si層76、SiGe層77、和Si層78。并且，在Si層75、Si層76、SiGe層77和Si層78中位于柵極電極73兩側(cè)的區(qū)域中，設(shè)置包含高濃度N型雜質(zhì)的源極區(qū)域79和漏極區(qū)域80。
Si層75中源極區(qū)域79與漏極區(qū)域80之間的區(qū)域構(gòu)成為包含高濃度P型雜質(zhì)的Si基體區(qū)域81。Si層76和SiGe層77任一在生長(as-grown)狀態(tài)下都構(gòu)成為不摻雜P型雜質(zhì)的非摻雜層，Si層76和SiGe層77中源極區(qū)域79與漏極區(qū)域80之間的區(qū)域分別構(gòu)成為包含低濃度P型雜質(zhì)的Si緩沖區(qū)域82、和包含低濃度P型雜質(zhì)的SiGe區(qū)域83。Si膜78中位于柵極絕緣膜72正下方的區(qū)域構(gòu)成為Si溝道區(qū)域84。尤其是，本實(shí)施方式的N-異質(zhì)結(jié)型MOS的Si溝道區(qū)域84在生長(as-grown)狀態(tài)下構(gòu)成為不摻雜雜質(zhì)的非摻雜層。
Si層16和76的厚度為10nm，SiGe層17和77、即SiGe溝道區(qū)域23和SiGe區(qū)域83的厚度為15nm。另外，SiGe溝道區(qū)域23和SiGe區(qū)域83中的Ge含有率為30％。
從上述說明可知，本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS70具備形成于SOI基板上的、與上述實(shí)施方式1的異質(zhì)結(jié)型MOS10構(gòu)造基本相同的P-異質(zhì)結(jié)型MOS；和雖然是與上述實(shí)施方式1的異質(zhì)結(jié)型MOS10基本相同的構(gòu)造、但不同之處在于全部相反替換異質(zhì)結(jié)型MOS10各部的導(dǎo)電型、且不向Si溝道區(qū)域84中摻雜P型雜質(zhì)的N-異質(zhì)結(jié)型MOS。
下面，參照圖12來說明本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS的制造方法。圖12是表示本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS70制造方法的工序截面圖。
首先，在圖12(a)所示工序中，準(zhǔn)備由Si層15a、埋置氧化膜15b和Si層15c構(gòu)成的SOI基板71。接著，通過離子注入，形成向Si層15c導(dǎo)入濃度約為2×1018atoms·cm-3的雜質(zhì)的n+Si區(qū)域(P-異質(zhì)結(jié)型MOS區(qū)域)和p+Si區(qū)域(N-異質(zhì)結(jié)型MOS區(qū)域)。接著，在Si層15c上，通過使用UHV-CVD法的外延生長，依次形成Si層16a、SiGe層17a、和Si層18a。此時，形成各層，使上述各層為非摻雜層，Si層16a的厚度為10nm，SiGe層17a的厚度為15nm，Si層18a的厚度為5nm，SiGe層17a中的Ge含有率為30％。
接著，在圖12(b)所示工序中，在N-異質(zhì)結(jié)型MOS區(qū)域上堆積抗蝕劑掩模。之后，將抗蝕劑掩模作為掩模，通過離子注入向P-異質(zhì)結(jié)型MOS區(qū)域的Si層18a中導(dǎo)入濃度約為5×1017atoms·cm-3的P型雜質(zhì)。
接著，在圖12(c)所示工序中，去除抗蝕劑掩模后，在P-異質(zhì)結(jié)型MOS區(qū)域和N-異質(zhì)結(jié)型MOS區(qū)域的Si層18a上，分別形成柵極絕緣膜12和72，并在其上分別形成由摻雜有高濃度N型雜質(zhì)的多晶硅構(gòu)成的n+型柵極電極13、和由摻雜高濃度P型雜質(zhì)的多晶硅構(gòu)成的p+型柵極電極73。之后，形成覆蓋柵極電極73側(cè)面的側(cè)壁隔板14和74。
接著，在圖12(d)所示工序中，將各柵極電極和各側(cè)壁隔板作為掩模，通過注入高濃度的雜質(zhì)離子，形成n+型源極區(qū)域19和漏極區(qū)域20、與P+型源極區(qū)域79和漏極區(qū)域80。
接著，通過形成溝槽86，分離P-異質(zhì)結(jié)型MOS區(qū)域與N-異質(zhì)結(jié)型MOS區(qū)域。從而，在P-異質(zhì)結(jié)型MOS區(qū)域中形成Si層15、Si層16、SiGe層17、和Si層18，在N-異質(zhì)結(jié)型MOS區(qū)域中形成Si層75、Si層76、SiGe層77、和Si層78。
此時，在源極區(qū)域19與漏極區(qū)域20之間的區(qū)域中形成Si基體區(qū)域21、Si緩沖區(qū)域22、SiGe溝道區(qū)域23和Si間隙區(qū)域24。另外，在源極區(qū)域79與漏極區(qū)域80之間的區(qū)域中形成Si基體區(qū)域81、Si緩沖區(qū)域82、SiGe溝道區(qū)域83和Si間隙區(qū)域84。
通過由以上工序組成的制造方法，得到互補(bǔ)型異質(zhì)結(jié)型MOS70。
通過使用上述制造方法，可以簡單的制造方法制作使用了高性能異質(zhì)結(jié)型MOS的CMOS裝置。另外，對于各P-異質(zhì)結(jié)型MOS、N-異質(zhì)結(jié)型MOS而言，也可通過由觸點(diǎn)連接?xùn)艠O電極與Si基體區(qū)域，作為互補(bǔ)型異質(zhì)結(jié)型DTMOS。
根據(jù)本實(shí)施方式，通過向P-異質(zhì)結(jié)型MOS的Si間隙區(qū)域24中適當(dāng)導(dǎo)入P型雜質(zhì)，可抑制異質(zhì)結(jié)型MOS的閾值電壓伴隨Si間隙區(qū)域24的厚度變動而變動。因此，即使在加工差異引起的Si間隙區(qū)域24的厚度中產(chǎn)生差異的情況下，可降低同一晶片內(nèi)、各晶片間、一組間的閾值差異。另外，也可降低P-異質(zhì)結(jié)型MOS的閾值電壓。并且，可抑制現(xiàn)有異質(zhì)結(jié)型MOS中成為問題的寄生溝道，實(shí)現(xiàn)高的驅(qū)動力。
并且，在本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS70中，不向N-異質(zhì)結(jié)型MOS的Si溝道區(qū)域84中摻雜P型雜質(zhì)。因此，不會損害N-異質(zhì)結(jié)型MOS的特性。用圖13(a)和(b)來進(jìn)一步對其進(jìn)行說明。圖13(a)是表示本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS70具備的P-異質(zhì)結(jié)型MOS在施加?xùn)艠O偏壓時的頻帶分布的圖，圖13(b)是表示本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS70具備的N-異質(zhì)結(jié)型MOS在施加?xùn)艠O偏壓時的頻帶分布的圖。
如圖13(a)所示，在P-異質(zhì)結(jié)型MOS中，在SiGe溝道區(qū)域23中形成溝道，空穴移動。
如圖13(b)所示，在N-異質(zhì)結(jié)型MOS中，在Si溝道區(qū)域84中形成溝道，電子移動。就上述互補(bǔ)型異質(zhì)結(jié)型MOS70的制造方法而言，在圖12(a)所示工序中，在通過原地?fù)诫s(インサイチユド-ピング)向Si層18a邊導(dǎo)入P型雜質(zhì)邊形成的情況下，最終形成摻雜有P型雜質(zhì)的Si層78。因此，Si溝道區(qū)域84的價(jià)電子帶變?yōu)榫哂袌D13(b)中虛線所示電位，閾值電壓上升。
但是，在本實(shí)施方式中，在圖12(a)所示工序中，不進(jìn)行P型雜質(zhì)的原地?fù)诫s，通過離子注入僅向位于P-異質(zhì)結(jié)型MOS區(qū)域中的Si層18a導(dǎo)入P型雜質(zhì)。因此，最終基本未向Si層78導(dǎo)入P型雜質(zhì)。所以Si溝道區(qū)域84的價(jià)電子帶變?yōu)榫哂袌D13(b)中實(shí)線所示電位。從而，由于抑制了N-異質(zhì)結(jié)型MOS中的閾值電壓上升，所以基本上沒有損害N-異質(zhì)結(jié)型MOS的特性。
圖14表示本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS具有的P-異質(zhì)結(jié)型MOS的Si基體區(qū)域21、Si緩沖區(qū)域22、SiGe溝道區(qū)域23和Si間隙區(qū)域24中的Ge組成和雜質(zhì)分布。
如圖14所示，P型雜質(zhì)的濃度在Si間隙區(qū)域24的表面濃度最高(5×1017atoms·cm-3)，隨著距表面的深度增大，濃度降低。
由此，在本實(shí)施方式的互補(bǔ)型異質(zhì)結(jié)型MOS的制造方法中，因?yàn)橥ㄟ^由離子注入導(dǎo)入P型雜質(zhì)來形成Si間隙區(qū)域24，所以P型雜質(zhì)可到達(dá)位于Si間隙區(qū)域24下方的區(qū)域。一旦P型雜質(zhì)到達(dá)位于Si間隙區(qū)域24下方的區(qū)域，則在Si間隙區(qū)域24/SiGe溝道區(qū)域23的界面以外，在距Si間隙區(qū)域24表面深的區(qū)域(例如Si緩沖區(qū)域22)中會形成空穴移動的區(qū)域。因此，難以通過向柵極電極13施加的柵極偏壓來控制漏極電流的導(dǎo)通截止。即，P-異質(zhì)結(jié)型MOS的特性下降。
因此，優(yōu)選調(diào)節(jié)離子注入條件，使P型雜質(zhì)盡可能不到達(dá)Si緩沖區(qū)域22，另外，優(yōu)選在Si間隙區(qū)域24或SiGe溝道區(qū)域23中，P型雜質(zhì)濃度變?yōu)樽罡?即，在Si間隙區(qū)域24或SiGe溝道區(qū)域23中，存在P型雜質(zhì)分布的峰值)。尤其是，優(yōu)選在Si間隙區(qū)域24中，P型雜質(zhì)濃度變?yōu)樽罡?，更?yōu)選如本實(shí)施方式那樣，在Si間隙區(qū)域24的表面，濃度變?yōu)樽罡摺?br>
由此，根據(jù)本實(shí)施方式，可得到不損害N-異質(zhì)結(jié)型MOS的特性、具有高性能P-異質(zhì)結(jié)型MOS的互補(bǔ)型異質(zhì)結(jié)型MOS。
產(chǎn)業(yè)上的可利用性本發(fā)明可用于異質(zhì)結(jié)型MOS晶體管、異質(zhì)結(jié)型DTMOS晶體管等將異質(zhì)結(jié)用于溝道區(qū)域中的場效應(yīng)晶體管中。
權(quán)利要求
1.一種半導(dǎo)體裝置，具備基板；設(shè)置在所述基板上部的半導(dǎo)體層；設(shè)置在所述半導(dǎo)體層之上部的柵極絕緣膜；設(shè)置在所述柵極絕緣膜之上的柵極電極；設(shè)置在所述半導(dǎo)體層中所述柵極電極兩側(cè)的第1導(dǎo)電型第1源-漏極區(qū)域；設(shè)置在所述半導(dǎo)體層中位于所述第1源-漏極區(qū)域間的區(qū)域中的、由第1半導(dǎo)體構(gòu)成的第1導(dǎo)電型的第1間隙區(qū)域；設(shè)置在所述半導(dǎo)體層中所述第1間隙區(qū)域下方、由對于載流子移動頻帶端的載流子的電位比所述第1半導(dǎo)體還小的第2半導(dǎo)體構(gòu)成的第1溝道區(qū)域；和設(shè)置在所述半導(dǎo)體層中所述第1溝道區(qū)域下方的、由第3半導(dǎo)體構(gòu)成的第2導(dǎo)電型的第1基體區(qū)域。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述柵極電極與所述第1基體區(qū)域電連接。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于所述間隙區(qū)域形成在施加?xùn)艠O偏壓時被耗盡的結(jié)構(gòu)。
4.根據(jù)權(quán)利要求1～3之一所述的半導(dǎo)體裝置，其特征在于所述第1間隙區(qū)域中包含的第1導(dǎo)電型雜質(zhì)濃度在1×1017atoms·cm-3以上。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于在所述第1間隙區(qū)域中摻雜第1導(dǎo)電型雜質(zhì)，以便相對于所述第1間隙區(qū)域的厚度變化，在零偏壓時形成于所述第1溝道區(qū)域與所述第1間隙區(qū)域界面中的溝道電位在±0.05eV范圍內(nèi)。
6.根據(jù)權(quán)利要求1～5之一所述的半導(dǎo)體裝置，其特征在于所述第1基體區(qū)域中包含的第2導(dǎo)電型雜質(zhì)濃度在5×1018atoms·cm-3以上。
7.根據(jù)權(quán)利要求1～6之一所述的半導(dǎo)體裝置，其特征在于所述第1間隙區(qū)域的厚度在10nm以下。
8.根據(jù)權(quán)利要求1～7之一所述的半導(dǎo)體裝置，其特征在于所述第1半導(dǎo)體是硅。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于所述第2半導(dǎo)體由硅、鍺和碳中至少任一種構(gòu)成。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于具備設(shè)置在所述基板上部的另一半導(dǎo)體層；設(shè)置在所述另一半導(dǎo)體層上的另一柵極絕緣膜；設(shè)置在所述另一柵極絕緣膜上的另一柵極電極；設(shè)置在所述另一半導(dǎo)體層中所述另一柵極電極兩側(cè)的第1導(dǎo)電型的另一第1源-漏極區(qū)域；設(shè)置在所述另一半導(dǎo)體層中位于所述另一第1源-漏極區(qū)域間的區(qū)域中的、由所述第1半導(dǎo)體構(gòu)成的第1導(dǎo)電型的另一第1間隙區(qū)域；設(shè)置在所述另一半導(dǎo)體層中所述另一第1間隙區(qū)域下方、由所述第2半導(dǎo)體構(gòu)成的另一第1溝道區(qū)域；和設(shè)置在所述另一半導(dǎo)體層中所述另一第1溝道區(qū)域下方的、由所述第3半導(dǎo)體構(gòu)成的第2導(dǎo)電型的另一第1基體區(qū)域。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于還具備設(shè)置在所述基板上部的另一半導(dǎo)體層；設(shè)置在所述另一半導(dǎo)體層之上的另一柵極絕緣膜；設(shè)置在所述另一柵極絕緣膜之上的另一柵極電極；設(shè)置在所述另一半導(dǎo)體層中所述另一柵極電極兩側(cè)的第2導(dǎo)電型的第2源-漏極區(qū)域；設(shè)置在所述另一半導(dǎo)體層中位于所述第2源-漏極區(qū)域間的區(qū)域中的、由第4半導(dǎo)體構(gòu)成的第2溝道區(qū)域；和設(shè)置在所述另一半導(dǎo)體層中所述第2溝道區(qū)域下方的、由第5半導(dǎo)體構(gòu)成的第1導(dǎo)電型的第2基體區(qū)域，作為互補(bǔ)型裝置發(fā)揮功能。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于所述第2溝道區(qū)域是第2導(dǎo)電型。
13.根據(jù)權(quán)利要求11或12所述的半導(dǎo)體裝置，其特征在于所述柵極電極和所述第1基體區(qū)域電連接，所述另一柵極與所述第2基體區(qū)域電連接。
14.一種半導(dǎo)體裝置的制造方法，包括工序(a)，在半導(dǎo)體基板的上部形成第1半導(dǎo)體層，該第1半導(dǎo)體層具有導(dǎo)入了第1導(dǎo)電型雜質(zhì)的第1半導(dǎo)體區(qū)域、和導(dǎo)入了第2導(dǎo)電型雜質(zhì)的第2半導(dǎo)體區(qū)域；工序(b)，在所述第1半導(dǎo)體層上依次形成第2半導(dǎo)體層、和由頻帶間隙比所述第2半導(dǎo)體層大的半導(dǎo)體構(gòu)成的第3半導(dǎo)體層；工序(c)，在所述第3半導(dǎo)體層中位于所述第1半導(dǎo)體區(qū)域的部分之上形成掩模，使用所述掩模，將第1導(dǎo)電型雜質(zhì)導(dǎo)入所述第3半導(dǎo)體層中至少位于所述第2半導(dǎo)體區(qū)域的部分中；工序(d)，在去除所述掩模后，在所述第3半導(dǎo)體層中位于所述第1半導(dǎo)體區(qū)域的部分和位于所述第2半導(dǎo)體區(qū)域的部分之上，分別形成柵極絕緣膜和柵極電極；和工序(e)，將所述各柵極電極作為掩模，通過向所述第1半導(dǎo)體層、所述第2半導(dǎo)體層和所述第3半導(dǎo)體層中注入雜質(zhì)離子，在所述第1半導(dǎo)體區(qū)域中形成第2導(dǎo)電型源-漏極區(qū)域，在所述第2半導(dǎo)體區(qū)域中形成第1導(dǎo)電型源-漏極區(qū)域。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置的制造方法，其特征在于在所述工序(c)中，注入雜質(zhì)離子，使第1導(dǎo)電型雜質(zhì)濃度分布的最大值存在于所述第2半導(dǎo)體層內(nèi)或所述第3半導(dǎo)體層內(nèi)。
全文摘要
Si層15中源極區(qū)域19與漏極區(qū)域20之間的區(qū)域構(gòu)成為包含高濃度N型雜質(zhì)的Si基體區(qū)域21。Si層16和SiGe層17任一在生長(as－grown)狀態(tài)下都構(gòu)成為不摻雜N型雜質(zhì)的非摻雜層，Si層16和SiGe層17中源極區(qū)域19與漏極區(qū)域20之間的區(qū)域分別構(gòu)成為包含低濃度N型雜質(zhì)的Si緩沖區(qū)域22、和包含低濃度N型雜質(zhì)的SiGe溝道區(qū)域23。Si膜18中位于柵極絕緣膜12正下方的區(qū)域構(gòu)成為導(dǎo)入P型雜質(zhì)(5×10
文檔編號H01L29/165GK1466779SQ02802677
公開日2004年1月7日 申請日期2002年3月27日 優(yōu)先權(quán)日2001年4月12日
發(fā)明者高木剛, 井上彰 申請人:松下電器產(chǎn)業(yè)株式會社