專利名稱:半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及半導(dǎo)體存儲裝置,尤其是具有生成電壓電平不同的多種內(nèi)部電源電壓的內(nèi)部電源電壓發(fā)生電路的半導(dǎo)體存儲裝置。
圖17是簡略地表示現(xiàn)有半導(dǎo)體存儲裝置總體結(jié)構(gòu)的圖。在圖17中,半導(dǎo)體存儲裝置包含具有按行列狀排列的多個存儲單元MC的存儲單元陣列900。在該存儲單元陣列900中,字線WL與存儲單元的各行對應(yīng)配置,而位線對BLP與存儲單元MC的各列對應(yīng)配置。對應(yīng)行的存儲單元MC與字線WL連接,對應(yīng)列的存儲單元與位線對BLP連接。正如在后文中將詳細說明的,位線對BLP具有傳送互補數(shù)據(jù)信號的位線BL和/BL。
半導(dǎo)體存儲裝置還包含地址緩沖器902,用于接受來自外部的地址信號,并產(chǎn)生內(nèi)部地址信號;行選擇電路904,根據(jù)來自該地址緩沖器902的內(nèi)部行地址信號,將與存儲單元陣列900的地址指定行對應(yīng)的字線驅(qū)動到選擇狀態(tài);列選擇電路906,根據(jù)來自地址緩沖器902的內(nèi)部列地址信號,產(chǎn)生用于選擇存儲單元陣列900的地址指定列的列選擇信號;讀出放大器,與存儲單元陣列900的各位線對BLP對應(yīng)設(shè)置,在激活時對相對應(yīng)的位線對的電位進行差動放大;及I/O門,根據(jù)來自列選擇電路906的列選擇信號,將與存儲單元陣列900的地址指定列對應(yīng)的位線對與內(nèi)部I/O線907連接。在圖17中,將讀出放大器與I/O門用一個組件908表示。
半導(dǎo)體存儲裝置還包含輸入輸出緩沖器910,在與該裝置外部之間進行數(shù)據(jù)的輸入輸出;及讀/寫電路912,在該輸入輸出緩沖器910與內(nèi)部I/O線907之間進行內(nèi)部數(shù)據(jù)的相互傳送。讀/寫電路912包含前置放大器,對從存儲單元陣列900讀出的存儲單元數(shù)據(jù)進行放大,并傳送到該輸入輸出緩沖器910所包含的輸出緩沖器;及寫驅(qū)動器,根據(jù)由該輸入輸出緩沖器910所包含的輸入緩沖器供給的內(nèi)部寫入數(shù)據(jù),按規(guī)定的定時生成寫入數(shù)據(jù)并傳送到內(nèi)部I/O線907。
該半導(dǎo)體存儲裝置還包含定時控制電路914,接受從外部供給的控制時鐘信號、即行地址選通信號/RAS、列地址選通信號/CAS及允許寫入信號/WE,并產(chǎn)生用于對與行選擇及數(shù)據(jù)輸入輸出有關(guān)的動作進行控制的控制信號;ATD電路916,根據(jù)來自該定時控制電路914的內(nèi)部信號,檢測由地址緩沖器902供給的內(nèi)部列地址信號的變化。由ATD電路916產(chǎn)生的地址變化檢測信號ATD,還施加到定時控制電路914,用于決定與列選擇有關(guān)的電路動作定時。
行地址選通信號/RAS是決定該半導(dǎo)體存儲裝置的備用周期和現(xiàn)用周期的信號,當行地址選通信號/RAS變?yōu)榧せ顮顟B(tài)的L電平時,該半導(dǎo)體存儲裝置進入現(xiàn)用周期,進行存儲單元的選擇動作。列地址選通信號/CAS提供列地址信號的鎖存定時及數(shù)據(jù)輸入輸出定時。允許寫入信號/WE用于指定數(shù)據(jù)的寫入/讀出方式。數(shù)據(jù)讀出動作的定時由列地址選通信號/CAS的激活決定。數(shù)據(jù)的輸入定時由列地址選通信號/CAS和允許寫入信號/WE兩者的激活決定。
ATD電路916,在該行地址選通信號/RAS變?yōu)榧せ顮顟B(tài)后,按規(guī)定的定時激活,并決定列選擇電路916和讀/寫電路912的動作定時及輸入輸出緩沖器910的內(nèi)部讀出數(shù)據(jù)的取入定時。
在以下的說明中,「行相關(guān)動作」表示從輸入行地址起到由讀出放大器將對應(yīng)的存儲單元的存儲數(shù)據(jù)放大的一系列的動作,「列相關(guān)動作」表示從輸入列地址起到將對應(yīng)的位線對與內(nèi)部I/O線對連接并對存儲單元進行數(shù)據(jù)的讀出/寫入的動作。行相關(guān)動作由行地址選通信號/RAS驅(qū)動,另一方面,列相關(guān)動作在地址變化檢測信號ATD觸發(fā)后進行。列相關(guān)動作通常由列地址選通信號/CAS驅(qū)動,但從供給地址信號到進行數(shù)據(jù)讀出的地址訪問時間要由規(guī)格決定,所以采用地址變化檢測信號ATD的觸發(fā)是為了準確地與該訪問時間相對應(yīng)。
圖18是簡略地表示與圖17所示半導(dǎo)體存儲裝置的存儲單元陣列900及組件908的1列有關(guān)的部分結(jié)構(gòu)的圖。在圖18中,位線對BLP具有互補的位線BL及/BL。1列的存儲單元MC與該位線對BLP連接。在圖18中,代表性地示出與1條字線WL和位線BL的交叉部對應(yīng)配置的存儲單元MC。該存儲單元MC包含存儲信息的存儲單元電容器MQ;及存取晶體管MT,它由響應(yīng)字線WL上的信號電位而導(dǎo)通并將存儲單元電容器MQ與對應(yīng)的位線BL連接的n溝道MOS晶體管構(gòu)成。對該存儲單元電容器MQ的一個電極結(jié)點(單元板電極結(jié)點)提供電壓恒定(電源電壓的1/2)的單元板極電壓Vcp。以該單元板極電壓Vcp為基準,在存儲單元電容器MQ的另一電極結(jié)點(存儲結(jié)點)上蓄存正或負的電荷。
相對于位線BL、/BL設(shè)有均衡/預(yù)充電電路901,響應(yīng)位線均衡指示信號φBQ并將位線BL及/BL均衡在中間電壓Vb1。該位線預(yù)充電電壓Vb1也是電源電壓Vcc的1/2的中間電壓電平。位線均衡指示信號φBQ在備用周期內(nèi)變?yōu)榧せ顮顟B(tài),在現(xiàn)用周期內(nèi)變?yōu)榉羌せ顮顟B(tài)。
讀出放大器+I/O門組件908包含讀出放大電路908a,相對于各對位線BL及/BL設(shè)置,在讀出放大器激活信號φSA激活時被激活,用于對位線BL及/BL的電位進行差動放大和鎖存;及I/O門電路908b,根據(jù)由列選擇電路906(參照圖17)供給的列選擇信號CSL而導(dǎo)通,并將位線BL及/BL與內(nèi)部I/O線所包含的內(nèi)部數(shù)據(jù)線對907a連接。該I/O門電路908b包含分別與位線BL和/BL對應(yīng)設(shè)置的n溝道MOS晶體管。其次,參照圖19示出的波形圖說明該圖17和圖18所示的半導(dǎo)體存儲裝置的動作。
在時刻t1以前,行地址選通信號/RAS處在H電平的非激活狀態(tài),半導(dǎo)體存儲裝置在備用周期中。在該狀態(tài)下,位線均衡指示信號φBQ處在H電平的激活狀態(tài),均衡/預(yù)充電電路901被激活,將位線BL及/BL預(yù)充電到中間電壓電平的Vb1電平。此外,字線WL處在非選擇狀態(tài)的L電平,而列選擇信號CSL也處在L電平的非選擇狀態(tài)。
在時刻t1,如行地址選通信號/RAS降低到L電平,則現(xiàn)用周期開始,并開始存儲單元的選擇動作。隨著該行地址選通信號/RAS的降低,取入從外部供給的地址信號AD,作為行地址信號X供給到行選擇電路904。行選擇電路904在定時控制電路914的控制下被激活,將與相應(yīng)于行地址信號X的行對應(yīng)設(shè)置的字線WL驅(qū)動到選擇狀態(tài)。另一方面,響應(yīng)該行地址選通信號/RAS的降低,位線均衡指示信號φBQ變?yōu)長電平的非激活狀態(tài),使均衡/預(yù)充電電路901變?yōu)榉羌せ顮顟B(tài),位線BL及/BL變成在預(yù)充電電壓Vb1下的浮置狀態(tài)。在選擇字線WL而其電位上升后,圖18所示的存取晶體管MT導(dǎo)通,將存儲單元電容器MQ的蓄存電荷傳送到位線BL。在圖19中,作為一例示出當存儲單元MC存儲著H電平數(shù)據(jù)時的位線BL的電位變化。當該位線BL和/BL的電位差增加到足夠大時,讀出放大器激活信號φSA被激活,讀出放大電路908a(參照圖18)對該位線BL及/BL的電位進行差動放大。因此,位線BL的電位變?yōu)殡娫措妷篤cc電平的H電平,位線/BL的電位變?yōu)榻拥仉妷弘娖降腖電平。
與該讀出放大器的讀出動作并行地根據(jù)列地址選通信號/CAS取入地址信號作為列地址信號Y,并開始列選擇動作。實際的列選擇動作是在該讀出放大器的讀出動作完成后進行的,如在時刻t2完成讀出動作,則根據(jù)該列地址選通信號/CAS進行列選擇動作,在時刻t3列選擇信號CSL變?yōu)檫x擇狀態(tài)的H電平,使I/O門電路908b導(dǎo)通,并將位線BL、/BL與內(nèi)部I/O線對907a連接。該內(nèi)部I/O線對由圖中未示出的均衡電路進行均衡,該內(nèi)部數(shù)據(jù)線對907a的電位由讀出放大電路908a驅(qū)動,改變?yōu)镠電平和L電平。在這之后,進行與選擇列對應(yīng)的數(shù)據(jù)寫入/讀出。
接著,行地址選通信號/RAS變?yōu)镠電平的非激活狀態(tài),字線WL的電位降低到L電平,讀出放大器激活信號φSA變?yōu)榉羌せ顮顟B(tài),隨后位線均衡指示信號φBQ變?yōu)镠電平的激活狀態(tài)。因此,位線BL及/BL再次被預(yù)充電并均衡在中間電壓電平的預(yù)充電電壓Vb1電平。而當列地址選通信號/CAS變?yōu)镠電平的非激活狀態(tài)時,列選擇信號CSL降低到L電平。
圖20是簡略地表示圖17所示半導(dǎo)體存儲裝置的定時控制電路、行選擇電路及列選擇電路的結(jié)構(gòu)的圖。在圖20中,在存儲單元陣列900內(nèi),代表性地示出字線WL和位線對BLP、及與該位線對BLP連接的I/O門電路908b。
定時控制電路914包含RAS緩沖器914a,接受從外部供給的行地址選通信號/RAS,生成內(nèi)部行地址選通信號int/RAS;地址控制電路914b,根據(jù)該內(nèi)部行地址選通信號int/RAS生成控制地址取入定時的信號RAL、RADE和CAI;位線均衡控制電路914c,根據(jù)來自RAS緩沖器914a的內(nèi)部行地址選通信號int/RAS,產(chǎn)生位線均衡指示信號φBQ;字線驅(qū)動控制電路914d,根據(jù)內(nèi)部行地址選通信號int/RAS產(chǎn)生規(guī)定將字線驅(qū)動到選擇狀態(tài)的定時的字線驅(qū)動信號RX;及讀出放大控制電路914e,根據(jù)位線均衡控制電路914c輸出的位線均衡指示信號φBQ及內(nèi)部行地址選通信號int/RAS,產(chǎn)生讀出放大器激活信號φSA。
該定時控制電路914還包含一個列相關(guān)聯(lián)鎖控制電路914f,根據(jù)來自讀出放大控制電路914e的讀出放大器激活信號φSA,生成用于控制列相關(guān)電路的動作的列允許信號/CE及列地址允許信號CADE。列相關(guān)聯(lián)鎖控制電路914f,在讀出放大器激活信號φSA被激活并經(jīng)過規(guī)定時間后,將列允許信號/CE及列地址允許信號CADE驅(qū)動到激活狀態(tài)。隨著該列允許信號/CE的激活,使列相關(guān)電路可以開始動作,而隨著列地址允許信號CADE的激活,可以進行內(nèi)部列地址的生成。
該定時控制電路914還包含CAS緩沖器914g,接受從外部供給的列地址選通信號/CAS,生成列地址鎖存指示信號CAL;輸出控制電路914i,根據(jù)來自CAS緩沖器914g的內(nèi)部列地址選通信號和允許寫入信號/WE,生成數(shù)據(jù)傳送指示信號DT,用于控制從讀/寫電路所包含的讀電路(前置放大器)向輸出緩沖器的數(shù)據(jù)傳送;及列相關(guān)控制電路914h,根據(jù)來自ATD電路916的地址變化檢測信號,產(chǎn)生對列相關(guān)電路的控制信號。在圖20中,示出由該列相關(guān)控制電路914供給列譯碼器(列選擇電路)906a的列譯碼器允許信號CDE及對設(shè)在內(nèi)部數(shù)據(jù)線對907a上的IO均衡電路920的均衡指示信號IOEQ。
列譯碼器906a包含在圖17所示的列選擇電路906內(nèi)。該列選擇電路906還可以包含列預(yù)譯碼器。從列譯碼器906a生成列選擇信號CSL并供給I/O門電路908b。IO均衡電路920在數(shù)據(jù)線均衡指示信號IOEQ激活時對內(nèi)部數(shù)據(jù)線對907a的電位進行均衡。
地址緩沖器902包含行地址緩沖器902r,接受從外部供給的地址信號,生成內(nèi)部行地址信號;及列地址緩沖器902c,接受從外部供給的地址信號,生成內(nèi)部列地址信號。行地址緩沖器902r包含地址鎖存電路902ra,根據(jù)來自地址控制電路914b的行地址鎖存指示信號RAL,取入并鎖存從外部供給的地址信號;及內(nèi)部地址發(fā)生電路902rb,響應(yīng)來自地址控制電路914b的行地址允許信號RADE的激活并根據(jù)由該地址鎖存電路902ra供給的內(nèi)部行地址信號,生成互補的內(nèi)部行地址信號。
從該內(nèi)部地址發(fā)生電路902rb生成的互補內(nèi)部行地址信號供給到行選擇電路所包含的行譯碼器/驅(qū)動器904a。該行譯碼器/驅(qū)動器904a對由內(nèi)部地址發(fā)生電路902rb供給的地址信號進行譯碼,并根據(jù)由字線驅(qū)動控制電路914d供給的字線驅(qū)動信號RX將與地址指定行對應(yīng)的字線驅(qū)動到選擇狀態(tài)。行選擇電路904除該行譯碼器/驅(qū)動器904a外也可以包含一個行預(yù)譯碼器。
ATD電路916響應(yīng)來自列相關(guān)聯(lián)鎖控制電路914f的列允許信號/CE的激活而被激活。下面,參照圖21和圖22中示出的信號波形圖說明該圖20所示的定時控制電路的動作。
首先,參照圖21說明列地址選通信號/CAS在列允許信號/CE激活前變?yōu)榧せ顮顟B(tài)時的動作。
在時刻t1以前,行地址選通信號/RAS和列地址選通信號/CAS都處在H電平的非激活狀態(tài)。半導(dǎo)體存儲裝置處在備用狀態(tài),來自地址控制電路914b的行地址鎖存指示信號RAL處在非激活狀態(tài),而行地址禁止信號CAI處在激活狀態(tài)。在這種狀態(tài)下,行地址鎖存電路902ra根據(jù)從外部供給的地址信號生成內(nèi)部地址信號。另一方面,列地址緩沖器902c根據(jù)列地址禁止信號CAI的激活而禁止取入來自外部的地址信號。IO均衡電路920根據(jù)數(shù)據(jù)線均衡指示信號IOEQ的激活,將內(nèi)部數(shù)據(jù)線對907a均衡在規(guī)定的電壓電平。
在時刻t1,如行地址選通信號/RAS降低到激活狀態(tài)的L電平,則現(xiàn)用周期開始。響應(yīng)該行地址選通信號/RAS的降低,來自位線均衡控制電路914c的位線均衡指示信號φBQ變?yōu)長電平,使位線對的均衡停止。并且,響應(yīng)該行地址選通信號/RAS的降低,行地址鎖存指示信號RAL上升到H電平,使地址鎖存電路902ra變?yōu)殒i存狀態(tài),接著,行地址允許信號RADE變?yōu)榧せ顮顟B(tài),來自內(nèi)部地址發(fā)生電路902rb的互補內(nèi)部行地址信號變成與由該地址鎖存電路902ra鎖存的地址信號對應(yīng)的狀態(tài)。
當該地址鎖存電路902ra對行地址信號的鎖存結(jié)束時,行地址禁止信號CAI變?yōu)榉羌せ顮顟B(tài),允許列地址緩沖器902c取入來自外部的地址信號。
根據(jù)隨著該行地址選通信號/RAS的降低而取入并鎖存的地址信號X進行行選擇動作,按規(guī)定的定時由字線驅(qū)動控制電路914d生成字線驅(qū)動信號RX,并由行譯碼器/驅(qū)動器904a根據(jù)該字線驅(qū)動信號RX將由地址指定的字線驅(qū)動到選擇狀態(tài)。接著,來自讀出放大控制電路914e的讀出放大器激活信號φSA在時刻t2處于激活狀態(tài),對與選擇字線連接的存儲單元的數(shù)據(jù)進行檢測和放大。
在比該讀出放大器激活信號φSA的激活稍遲的時刻t2,列地址選通信號/CAS變?yōu)長電平的激活狀態(tài),列地址鎖存指示信號CAL也相應(yīng)地變?yōu)镠電平的激活狀態(tài)。因此,列地址緩沖器902c鎖存從外部供給的地址信號。在該狀態(tài)下,列允許信號/CE仍處在非激活狀態(tài),ATD電路916也處在非激活狀態(tài)。而列地址允許信號CADE也處在非激活狀態(tài),來自列地址緩沖器902c的內(nèi)部地址信號全部處在非激活狀態(tài),因而不進行列選擇動作。
在讀出放大器激活信號φSA被激活并經(jīng)過規(guī)定時間后,在時刻t3,來自列相關(guān)聯(lián)鎖控制電路914f的列允許信號/CE變?yōu)長電平的激活狀態(tài),而列地址允許信號CADE也變成激活狀態(tài)的H電平。在時刻t2以前地址信號雖發(fā)生變化,但列允許信號/CE處在H電平的非激活狀態(tài),而地址變化檢測信號ATD保持H電平。隨著該列地址允許信號CADE的激活,來自列地址緩沖器902c的內(nèi)部地址信號變?yōu)榕c已被鎖存的地址信號對應(yīng)的狀態(tài)。此外,ATD電路916響應(yīng)列允許信號/CE的激活而變?yōu)榧せ顮顟B(tài),使地址變化檢測信號ATD降低到L電平,并供給到列相關(guān)控制電路914h。列相關(guān)控制電路914h響應(yīng)該地址變化檢測信號ATD的降低,將列譯碼器允許信號CDE驅(qū)動到激活狀態(tài)。相應(yīng)地,列譯碼器906a對由列地址緩沖器902c供給的互補內(nèi)部列地址信號進行譯碼,并將列選擇信號CSL驅(qū)動到選擇狀態(tài),以便將地址指定列驅(qū)動到選擇狀態(tài)。與此同時,列相關(guān)控制電路914h將內(nèi)部數(shù)據(jù)線均衡指示信號IOEQ驅(qū)動到非激活狀態(tài),Io均衡電路920成為非激活狀態(tài),使內(nèi)部數(shù)據(jù)線的均衡停止。因此,通過I/O門電路908b將位線對BLP的數(shù)據(jù)傳送到內(nèi)部數(shù)據(jù)線對907a,并進一步傳送到讀/寫電路,從而對選擇存儲單元進行數(shù)據(jù)的讀出或?qū)懭搿?br>
在時刻t4,如行地址選通信號/RAS上升到H電平,則該半導(dǎo)體存儲裝置再次恢復(fù)到備用狀態(tài)。響應(yīng)該行地址選通信號/RAS的上升,行地址允許信號RADE變?yōu)長電平的非激活狀態(tài),接著行地址鎖存指示信號RAL變?yōu)長電平的非激活狀態(tài)。因此,將地址鎖存電路902ra設(shè)定在取入來自外部的地址信號的狀態(tài),另一方面,內(nèi)部地址發(fā)生電路902rb將其互補內(nèi)部地址信號同時驅(qū)動到非選擇狀態(tài)。
另外,響應(yīng)該行地址選通信號/RAS的上升,字線驅(qū)動信號RX及讀出放大器激活信號φSA被驅(qū)動到非激活狀態(tài)。響應(yīng)該讀出放大器激活信號φSA的非激活狀態(tài),列地址允許信號CADE及列允許信號/CE變?yōu)榉羌せ顮顟B(tài)。
響應(yīng)該行地址選通信號/RAS的上升,列地址禁止信號CAI上升到H電平,禁止列地址緩沖器902c取入來自外部的地址信號,另外,列允許信號/CE也變?yōu)镠電平的非激活狀態(tài),相應(yīng)地,來自ATD電路916的地址變化檢測信號ATD上升到H電平,列譯碼器允許信號CDE變?yōu)榉羌せ顮顟B(tài),而IO均衡電路920響應(yīng)內(nèi)部數(shù)據(jù)線均衡指示信號IOEQ的激活而被激活,并將內(nèi)部數(shù)據(jù)線對907a均衡在規(guī)定的電壓電平。
接著,列地址選通信號/CAS上升到H電平,列地址鎖存指示信號CAL變?yōu)長電平。另外,位線均衡指示信號φBQ變?yōu)镠電平的激活狀態(tài),進行位線對BLP電位的預(yù)充電/均衡。
在該圖21所示的動作中,當列地址選通信號/CAS在列允許信號/CE激活前變?yōu)榧せ顮顟B(tài)時,根據(jù)列允許信號/CE的激活,開始列選擇動作,并對選擇存儲單元進行訪問。
以下,參照圖22說明列地址選通信號/CAS在列允許信號/CE變?yōu)榧せ顮顟B(tài)后變?yōu)長電平的激活狀態(tài)時的動作。
在時刻t0,行地址選通信號/RAS變?yōu)長電平的激活狀態(tài)。響應(yīng)該行地址選通信號/RAS的激活,將此時供給的地址信號AD作為行地址信號(X)取入,并進行行選擇動作。按照該選擇動作,將與選擇字線連接的存儲單元的數(shù)據(jù)讀出到對應(yīng)的位線。在圖22中,代表性地示出2個位線對BLP0和BLP1,并作為一例給出對位線對BLP0讀出H電平數(shù)據(jù)、對位線對BLP1讀出L電平數(shù)據(jù)時的波形。
在該狀態(tài)下,列允許信號/CE及列地址允許信號CADE仍同時處在非激活狀態(tài),內(nèi)部列地址信號的產(chǎn)生及列選擇動作均被禁止。
當讀出放大器被激活并根據(jù)選擇存儲單元數(shù)據(jù)分別將各位線對的數(shù)據(jù)確定在H電平和L電平時,在時刻t1,來自圖20所示的列相關(guān)聯(lián)鎖控制電路的列允許信號/CE及列地址允許信號CADE變?yōu)榧せ顮顟B(tài)。由于行地址選通信號/RAS處在L電平的激活狀態(tài),而列地址選通信號/CAS為H電平,所以列地址緩沖器902c取入從外部供給的地址信號,并根據(jù)該列地址允許信號CADE生成互補內(nèi)部列地址信號。來自該列地址緩沖器902c的內(nèi)部列地址信號已完成其狀態(tài)變化,ATD電路916響應(yīng)列允許信號/CE的降低,使地址變化檢測信號ATD降低到L電平。響應(yīng)該地址變化檢測信號ATD的降低,列譯碼器允許信號CDE成為激活狀態(tài),而內(nèi)部數(shù)據(jù)線均衡指示信號IOEQ變?yōu)榉羌せ顮顟B(tài)。因此,列譯碼器906a根據(jù)此時供給的地址信號Y0進行列選擇動作。在圖22中示出根據(jù)該列地址信號Y0選擇位線對BLP0并將該位線對BLP0的H電平數(shù)據(jù)讀到內(nèi)部數(shù)據(jù)線907a時的波形。
在時刻t2,如地址信號改變,則即使在這種狀態(tài)下,列地址選通信號/CAS仍為H電平,ATD電路916產(chǎn)生單觸發(fā)的地址變化檢測信號ATD。響應(yīng)該地址變化檢測信號ATD的激活(上升),列譯碼器允許信號CDE變?yōu)長電平的非激活狀態(tài),而內(nèi)部數(shù)據(jù)線均衡指示信號IOEQ變?yōu)镠電平的激活狀態(tài)。因此,使根據(jù)內(nèi)部列地址信號Y0進行的列選擇動作停止,并使位線對BLP0與內(nèi)部數(shù)據(jù)線對907a分離,并由IO均衡電路920將該內(nèi)部數(shù)據(jù)線對907a均衡在規(guī)定的電壓電平。
該地址變化檢測信號ATD是具有規(guī)定時間寬度的單觸發(fā)脈沖信號,當?shù)刂纷兓瘷z測信號ATD再次降低到L電平時,列譯碼器允許信號CDE變?yōu)榧せ顮顟B(tài),而內(nèi)部數(shù)據(jù)線均衡指示信號IOEQ變?yōu)長電平的非激活狀態(tài)。因此,結(jié)束內(nèi)部數(shù)據(jù)線對907a的均衡動作,并根據(jù)地址信號Y0進行列選擇動作,將位線對BLP1連接于內(nèi)部數(shù)據(jù)線對907a。
在時刻t3,在該內(nèi)部數(shù)據(jù)線對907a的均衡動作結(jié)束的時刻,即使內(nèi)部數(shù)據(jù)線對907a的均衡尚未完成,也可以借助于設(shè)在位線對BLP1上的讀出放大電路的功能按照位線對BLP1的數(shù)據(jù)L改變內(nèi)部數(shù)據(jù)線對907a的數(shù)據(jù)。
在時刻t4,如列地址選通信號/CAS降低到L電平,則圖19所示的列地址鎖存指示信號CAL變?yōu)榧せ顮顟B(tài),列地址緩沖器902c變?yōu)榈刂锋i存狀態(tài),在此期間,內(nèi)部列地址信號不發(fā)生變化。
如該圖22所示,列地址選通信號/CAS在列允許信號/CE激活后被激活時,即使是在地址信號AD的內(nèi)部行地址信號X不變的情況下,列地址緩沖器902c也被激活,并根據(jù)此時供給的地址信號生成互補內(nèi)部列地址信號,通過列允許信號/CE的激活,使地址變化檢測信號ATD降低到L電平并進行列的選擇。隨后,當?shù)刂沸盘柛淖儠r,ATD電路916產(chǎn)生的地址變化檢測信號ATD變?yōu)榧せ顮顟B(tài),并進行列選擇動作。該動作在列地址選通信號/CAS被激活之前根據(jù)地址信號的變化反復(fù)進行,并使列相關(guān)電路動作。列地址選通信號/CAS僅提供與外部裝置進行數(shù)據(jù)輸入輸出的定時及列地址信號的鎖存定時。
在這種情況下,內(nèi)部數(shù)據(jù)線對907a的均衡時間由地址變化檢測信號ATD的脈沖寬度決定。如果地址變化檢測信號ATD具有足夠大的脈沖寬度、即內(nèi)部數(shù)據(jù)線均衡指示信號IOEQ的脈沖寬度足夠大,則能將內(nèi)部數(shù)據(jù)線對可靠地均衡在規(guī)定的電壓電平。然而,在這種情況下,由于列選擇動作的開始被延遲,所以不能實現(xiàn)高速的訪問。因此,不可能延長該內(nèi)部數(shù)據(jù)線對的均衡時間(列譯碼器在內(nèi)部數(shù)據(jù)線對均衡信號為非激活后才變?yōu)榧せ顮顟B(tài))。上述列選擇動作通常是在頁面方式等高速串行訪問方式中進行,因此,即使是對這種不充分的內(nèi)部數(shù)據(jù)線對的均衡,也需要有用于可靠地讀出存儲單元數(shù)據(jù)的對策。
圖23是表示讀出放大電路及I/O門電路的部分結(jié)構(gòu)的圖。在圖23中,讀出放大電路SA(908a)包含p溝道MOS晶體管P1,其一個導(dǎo)通端子輸出到讀出結(jié)點SNDa,而其柵極與讀出結(jié)點SNDb連接;p溝道MOS晶體管P2,其一個導(dǎo)通結(jié)點連接于讀出結(jié)點NDb,而其柵極與讀出結(jié)點SNDa連接;及p溝道MOS晶體管P3,響應(yīng)讀出放大器激活信號φSP的激活,將電源電壓Vcc傳送到p溝道MOS晶體管P1、P2的另一導(dǎo)通端子(源極)。讀出結(jié)點SNDa是位線BL上的結(jié)點,讀出結(jié)點SNDb是位線/BL上的結(jié)點。
讀出放大電路SA還包含n溝道MOS晶體管N1,其一個導(dǎo)通端子與讀出結(jié)點SNDa連接,而其柵極與讀出結(jié)點SNDb連接;n溝道MOS晶體管N2,其一個導(dǎo)通端子與讀出結(jié)點SNDb連接,而其柵極與讀出結(jié)點SNDa連接;及n溝道MOS晶體管N3,在讀出放大器激活信號φSN激活時導(dǎo)通,并將接地電壓Vss傳送到n溝道MOS晶體管N1、N2的另一導(dǎo)通端子(源極)。
該讀出放大電路SA將讀出結(jié)點SNDa及SNDb兩個高電位讀出結(jié)點驅(qū)動到電源電壓Vcc電平,另一方面,將低電位讀出結(jié)點驅(qū)動到接地電壓電平。
I/O門電路908b包含傳輸門Ta和Tb,由響應(yīng)列選擇信號CSLa的激活而導(dǎo)通并將位線BL和/BL與內(nèi)部數(shù)據(jù)總線907aa和907ab連接的n溝道MOS晶體管構(gòu)成。對該內(nèi)部數(shù)據(jù)總線907aa和907ab設(shè)有IO均衡電路920。該IO均衡電路920包含n溝道MOS晶體管,響應(yīng)內(nèi)部數(shù)據(jù)線均衡指示信號IOEQ的激活而導(dǎo)通,并將內(nèi)部數(shù)據(jù)線907aa及907ab電氣短路。以下,簡單說明該圖23所示讀出放大電路及I/O門電路的動作。
如圖23所示,位線BL的電位處在接地電壓Vss電平的L電平,位線/BL處在電源電壓Vcc電平的H電平,另外,考慮在內(nèi)部數(shù)據(jù)線907aa及907ab從圖中未示出的另一位線讀出H電平的數(shù)據(jù)并使內(nèi)部數(shù)據(jù)線907aa為H電平、內(nèi)部數(shù)據(jù)線907ab為L電平的狀態(tài)。在內(nèi)部數(shù)據(jù)線907aa及907ab上還分別存在著寄生電容Cp。
現(xiàn)在,如圖24所示,將圖中未示出的位線對的數(shù)據(jù)讀到內(nèi)部數(shù)據(jù)線907aa及907ab,而內(nèi)部數(shù)據(jù)線907aa為H電平狀態(tài),內(nèi)部數(shù)據(jù)線907ab為L電平的狀態(tài)。當?shù)刂沸盘柛淖儠r,內(nèi)部數(shù)據(jù)線均衡指示信號IOEQ在時刻ta變?yōu)镠電平的激活狀態(tài),將內(nèi)部數(shù)據(jù)線907aa和907ab電氣短路,并使其電位向中間電位電平的方向變化。該電位變化是因蓄存于寄生電容Cp的電荷移動而產(chǎn)生的。內(nèi)部數(shù)據(jù)線均衡指示信號IOEQ如在時刻tb變?yōu)榉羌せ顮顟B(tài),則該內(nèi)部數(shù)據(jù)線907aa和907ab的均衡停止。在該時刻tb,內(nèi)部數(shù)據(jù)線907aa和907ab的電位尚未達到完全的均衡,內(nèi)部數(shù)據(jù)線907aa的電位處在比內(nèi)部數(shù)據(jù)線907ab的電位高的電平。
在這種狀態(tài)下,在時刻tb,列選擇信號CSLa被驅(qū)動到選擇狀態(tài),I/O門電路908b導(dǎo)通,并且,位線BL及/BL與內(nèi)部數(shù)據(jù)線907aa和907ab電氣連接。讀出放大電路SA通過讀出結(jié)點SNDa及SNDb將位線BL及/BL的電位分別保持在L電平和H電平。然而,這時如果使讀出結(jié)點SNDa及SNDb急速地與內(nèi)部數(shù)據(jù)線907aa和907ab電氣連接,則該讀出結(jié)點SNDa及SNDb的電位將發(fā)生變化。讀出放大電路SA必需驅(qū)動以該新附加的反向數(shù)據(jù)電位充電的寄生電容Cp。因此,讀出放大器的電源電壓Vcc的電壓電平降低,并相應(yīng)地使讀出放大器的驅(qū)動能力降低。當讀出結(jié)點SNDa及SNDb的電位因反向數(shù)據(jù)而急劇變化時,讀出放大電路SA就不能保持原來的數(shù)據(jù),其鎖存狀態(tài)反轉(zhuǎn),使位線BL及/BL的電位分別變成H電平和L電平,并使存儲單元數(shù)據(jù)反轉(zhuǎn)。
為防止因這種數(shù)據(jù)的沖突而引起的數(shù)據(jù)反轉(zhuǎn),必須使讀出放大器的讀出結(jié)點SNDa及SNDb的電壓電平的變化比較平緩,同時必須使該I/O門電路908b所包含的傳輸門Ta和Tb的驅(qū)動力與構(gòu)成讀出放大器的MOS晶體管P1~P3及N1~N3的驅(qū)動力保持平衡。即,如圖25所示,當讀出結(jié)點SNDa及SNDb的電位急劇變化時,讀出放大器的鎖存狀態(tài)隨該急劇的電壓變化而反轉(zhuǎn),相反,當讀出結(jié)點SNDa及SNDb的電壓電平緩慢變化時,能保持原來的鎖存狀態(tài)。
因此,即使在內(nèi)部數(shù)據(jù)線907aa和907ab的均衡不充分時發(fā)生數(shù)據(jù)的沖突,也必須能防止讀出放大電路的鎖存狀態(tài)反轉(zhuǎn)。如果為使讀出結(jié)點SNDa及SNDb的電壓變化速度平緩而使傳輸門Ta及Tb的驅(qū)動力非常小,則當寫入數(shù)據(jù)時,讀出結(jié)點SNDa及SNDb的電位變化遲緩,因而不能進行高速寫入。另外,與之相對地,不能根據(jù)讀出結(jié)點SNDa及SNDb的電壓快速地驅(qū)動內(nèi)部數(shù)據(jù)線907aa和907ab,因而不能進行高速的數(shù)據(jù)讀出。因此,為能高速且穩(wěn)定地進行數(shù)據(jù)的寫入/讀出,必須在構(gòu)成該讀出放大電路的MOS晶體管P1~P3及N1~N3與傳輸門Ta及Tb之間進行極精細的尺寸大小的調(diào)節(jié)。
伴隨著半導(dǎo)體存儲裝置存儲容量的增大,元件也微細化,因而必需降低半導(dǎo)體存儲裝置的工作電源電壓,以保證元件的可靠性、減低電力消耗并實現(xiàn)高速動作。這是因為電力消耗與電源電壓的平方成比例,并且,如減小信號振幅則能實現(xiàn)信號線的高速充電和放電。然而,作為構(gòu)成系統(tǒng)的處理機等的構(gòu)成要素的MOS晶體管尚未達到象半導(dǎo)體存儲裝置那樣的微細化程度,因而不能采用在半導(dǎo)體存儲裝置中所要求的那樣低的電源電壓,半導(dǎo)體存儲裝置的工作電源電壓取決于處理機等所要求的系統(tǒng)電源電壓。為此,在半導(dǎo)體存儲裝置中,采用著將外部電源電壓降低到在內(nèi)部所需要的電源電壓電平從而產(chǎn)生內(nèi)部電源電壓的內(nèi)部電源電壓發(fā)生電路。這種產(chǎn)生內(nèi)部電源電壓的電路被稱作內(nèi)部降壓電路。
圖26是簡略地表示現(xiàn)有的具有內(nèi)部降壓電路的半導(dǎo)體存儲裝置的總體結(jié)構(gòu)的圖。在圖26中,半導(dǎo)體存儲裝置包含內(nèi)部降壓電路950,接受外部電源電壓extVcc并產(chǎn)生陣列用電源電壓VccA;及內(nèi)部降壓電路952,接受外部電源電壓extVcc并產(chǎn)生外圍用內(nèi)部電源電壓VccP。從內(nèi)部降壓電路950產(chǎn)生的陣列用內(nèi)部電源電壓VccA供給陣列相關(guān)電路954,從內(nèi)部降壓電路952產(chǎn)生的外圍用內(nèi)部電源電壓VccP供給外圍電路956。該陣列相關(guān)電路954包含讀出放大器。外圍電路956包含讀/寫電路、行選擇電路和列選擇電路以及定時控制電路。存儲單元陣列內(nèi)的位線振幅全部保持在該陣列用內(nèi)部電源電壓VccA的電壓電平。
供給外圍電路的外圍用內(nèi)部電源電壓VccP具有高于陣列用內(nèi)部電源電壓VccA的電壓電平。由于采用該較高的內(nèi)部電源電壓VccP,所以作為外圍電路構(gòu)成要素的MOS晶體管的柵極電壓提高,并使外圍電路956高速動作。另一方面,對于陣列相關(guān)電路954,該電壓電平應(yīng)稍低一些,以保證存儲單元電容器的電介質(zhì)膜的可靠性及存取晶體管的柵極絕緣膜的可靠性,并減低讀出放大操作時的電流消耗。尤其是,在動態(tài)型半導(dǎo)體存儲裝置中,應(yīng)在選擇字線上施加比陣列用電源電壓VccA高的升壓電壓VPP(≈3/2·VccA),以便將H電平的數(shù)據(jù)寫入存儲單元電容器,而不會造成存取晶體管的閾值電壓損失。因此,為了保證存取晶體管柵極絕緣膜的可靠性,也應(yīng)將陣列相關(guān)電路954的工作電源電壓設(shè)定在低的值。
圖27是簡略地表示對于與1個位線對有關(guān)的部分在其上施加的電壓電平的圖。在圖27中,存儲單元MC與字線WL和位線BL的交叉部對應(yīng)配置。該存儲單元MC包含存儲信息的存儲單元電容器MQ及響應(yīng)字線WL的電位而將存儲單元電容器MQ與位線BL連接的存取晶體管MT。在存儲單元電容器MQ的單元板電極結(jié)點CP上施加有中間電壓Vcp。該單元板極電壓Vcp具有陣列用內(nèi)部電源電壓VccA的1/2的電壓電平。圖中雖未示出,但位線均衡電壓Vb1也是該陣列用電源電壓VccA的1/2電壓電平。作為讀出放大器電源的陣列用內(nèi)部電源電壓VccA及接地電壓Vss供給讀出放大電路SA。因此,位線BL及/BL的振幅在陣列用內(nèi)部電源電壓VccA與接地電壓Vss之間。此外,該存儲單元電容器MQ的存儲結(jié)點SN與單元板電極結(jié)點CP之間的電壓等于VccA/2,足以保證該電容器電介質(zhì)膜的絕緣耐壓強度。
另外,對存取晶體管MT的柵極施加3·VccA/2的升壓電壓。然而,由于陣列用內(nèi)部電源電壓VccA比較低,所以能夠保證存取晶體管MT的柵極絕緣膜的絕緣特性。
另一方面,對列選擇電路供給外圍電路用電源電壓VccP,使外圍電路高速動作。在這種情況下,列選擇信號CSL在激活時變?yōu)橥鈬脙?nèi)部電源電壓VccP的電壓電平,電壓電平等于外圍用內(nèi)部電源電壓VccP的電壓電平的列選擇信號CSL被加到I/O門電路908b內(nèi)所包含的傳輸門Ta和Tb的柵極。在這種情況下,將產(chǎn)生如下問題。
圖28是表示MOS晶體管的柵極電壓與漏極電流的關(guān)系的圖。以橫軸表示漏-源間電壓Vds,以縱軸表示漏極電流Ids。曲線I表示柵-源間電壓為Vgs1時漏極電流-漏極電壓的關(guān)系,曲線II表示柵-源間電壓為Vgs2時漏極電流-漏極電壓的關(guān)系。電壓Vgs1高于電壓Vgs2。
如該圖28所示,漏極電壓(以源極為基準)Vds相等時,柵-源間電壓高時流過大的漏極電流Ids。即,當加在圖27所示傳輸門Ta和Tb的柵極上的列選擇信號CSL的電壓電平升高時,該傳輸門Ta和Tb的電流驅(qū)動力增大。因此,如前面的圖25所示,當內(nèi)部數(shù)據(jù)線對907a的均衡不充分時,如將列選擇信號CSL驅(qū)動到選擇狀態(tài),則將該內(nèi)部數(shù)據(jù)線對907a急速地連接于位線對BL和/BL并因反向數(shù)據(jù)而使電位發(fā)生變化,因而產(chǎn)生使讀出放大電路SA的鎖存數(shù)據(jù)反轉(zhuǎn)的問題。為了使傳輸門晶體管Ta和Tb的尺寸與讀出放大電路SA內(nèi)所包含的MOS晶體管的尺寸在將列選擇信號CSL驅(qū)動到該外圍用內(nèi)部電源電壓VccP電平的狀態(tài)下保持平衡,必須根據(jù)外圍用內(nèi)部電源電壓VccP的電壓電平對讀出放大電路SA內(nèi)所包含的MOS晶體管及傳輸門晶體管Ta和Tb的尺寸重新進行調(diào)整,因而不能利用在此之前已求得的尺寸關(guān)系,必須重新進行設(shè)計。特別是,由于該內(nèi)部電源電壓VccP和VccA的電壓電平隨著半導(dǎo)體存儲裝置的高度集成化而逐漸降低,不可能設(shè)定為固定的值,所以,每當內(nèi)部電源電壓電平變更時,就必須對讀出放大電路SA內(nèi)所包含的MOS晶體管及I/O門電路內(nèi)所包含的傳輸門晶體管的尺寸進行調(diào)整,因此產(chǎn)生使設(shè)計變得復(fù)雜并因而使制造成本提高的問題。
因此,本發(fā)明的目的是提供一種即使內(nèi)部電源電壓采用其電壓電平不同的陣列用內(nèi)部電源電壓及外圍用內(nèi)部電源電壓時仍能很容易地進行精確的存儲單元數(shù)據(jù)讀出的半導(dǎo)體存儲裝置。
本發(fā)明的另一目的是提供一種與內(nèi)部電源電壓的電壓電平無關(guān)而總是能夠進行精確的數(shù)據(jù)讀出并能進行高速訪問的半導(dǎo)體存儲裝置。
概括地說,本發(fā)明的結(jié)構(gòu)是產(chǎn)生陣列用內(nèi)部電源電壓電平的列選擇信號。
本發(fā)明的半導(dǎo)體存儲裝置,包含多個內(nèi)部電源電路,用于產(chǎn)生電壓電平彼此不同的多個內(nèi)部電源電壓;存儲單元陣列,具有按行列狀排列的多個存儲單元;多個位線對,與各列對應(yīng)配置,并與各對應(yīng)列的存儲單元連接;多條字線,與各行對應(yīng)配置,并與各對應(yīng)行的存儲單元連接;及多個讀出放大器,與多個位線對對應(yīng)配置,在激活時對相對應(yīng)的位線對的電位進行差動放大。該各讀出放大器包含在激活時向?qū)?yīng)位線對的高電位位線傳送由多個內(nèi)部電源電路所包含的第1內(nèi)部電源電路產(chǎn)生的第1內(nèi)部電源電壓的電路部分。
還包含列選擇裝置,用于產(chǎn)生根據(jù)地址信號在多個列中選擇地址指定列的列選擇信號。該列選擇裝置包含產(chǎn)生具有第1內(nèi)部電源電壓電平的列選擇信號的裝置。
還包括列選擇門,根據(jù)列選擇信號將與指定列對應(yīng)設(shè)置的位線對與內(nèi)部數(shù)據(jù)對電氣連接;及外圍電路,以高于第1內(nèi)部電源電壓的第2內(nèi)部電源電壓作為一個工作電源電壓而操作,并至少進行與選擇行的行選擇有關(guān)的動作。
該第2內(nèi)部電源電壓由在多個內(nèi)部電源電路內(nèi)所包含的第2內(nèi)部電源電路產(chǎn)生。
另外,在本發(fā)明的半導(dǎo)體存儲裝置中,上述列選擇信號產(chǎn)生裝置包含以第2內(nèi)部電源電壓作為一個工作電源電壓而進行操作并對地址信號中所包含的列地址信號進行譯碼而產(chǎn)生列指定信號的裝置;及以該第1內(nèi)部電源電壓作為一個工作電源電壓而進行操作并根據(jù)列指定信號產(chǎn)生列選擇信號的裝置。
另外,本發(fā)明的半導(dǎo)體存儲裝置,在上述裝置中,各存儲單元陣列被分成具有按行列狀排列的多個存儲單元的多個存儲塊。多個存儲塊至少按1列排列配置。此外,內(nèi)部數(shù)據(jù)線對,具有與多個數(shù)據(jù)塊分別對應(yīng)設(shè)置的局部數(shù)據(jù)線對。
還備有數(shù)據(jù)線均衡裝置,用于響應(yīng)列地址信號的變化而對局部數(shù)據(jù)線對的電位進行均衡;及全局數(shù)據(jù)線對,對按1列排列配置的存儲塊公用地設(shè)置,并有選擇地連接與包含選擇存儲單元的存儲塊對應(yīng)設(shè)置的局部數(shù)據(jù)線對。
由于供給用于連接位線對和內(nèi)部數(shù)據(jù)線對的列選擇門的列選擇信號的電壓電平可設(shè)定為讀出放大器電源的第1內(nèi)部電源電壓電平,所以能夠減小列選擇門的電流驅(qū)動力。此外,對構(gòu)成讀出放大器的MOS晶體管及列選擇門所包含的傳輸門晶體管的尺寸調(diào)整,可以按照在采用產(chǎn)生內(nèi)部降壓后的的內(nèi)部電源電壓的電路之前確立的關(guān)系設(shè)定,因而即使在內(nèi)部數(shù)據(jù)線上產(chǎn)生反向數(shù)據(jù)時,也無需進行設(shè)計變更就能夠防止由讀出放大器鎖存的數(shù)據(jù)發(fā)生反轉(zhuǎn),因此能進行精確的數(shù)據(jù)讀出。另外,這時也不需要延長內(nèi)部數(shù)據(jù)線的均衡時間,因而能保證高速的訪問。
圖1是簡略地表示按照本發(fā)明實施形態(tài)1的半導(dǎo)體存儲裝置總體結(jié)構(gòu)的圖。
圖2是表示圖1所示內(nèi)部降壓電路的結(jié)構(gòu)一例的圖。
圖3是表示圖1所示地址緩沖器的結(jié)構(gòu)一例的圖。
圖4是簡略地表示在圖1所示定時控制電路中所包含的列地址鎖存指示信號發(fā)生部的結(jié)構(gòu)的圖。
圖5是簡略地表示在圖1所示定時控制電路中所包含的列相關(guān)動作允許信號發(fā)生部的結(jié)構(gòu)的圖。
圖6是表示圖1所示ATD電路的結(jié)構(gòu)一例的圖。
圖7是簡略地表示在圖1所示定時控制電路中所包含的數(shù)據(jù)線均衡電路及列譯碼器啟動電路部的結(jié)構(gòu)的圖。
圖8是簡略地表示圖1所示列指定信號發(fā)生電路及列選擇信號發(fā)生電路的結(jié)構(gòu)的圖。
圖9是表示圖1所示半導(dǎo)體存儲裝置的陣列部結(jié)構(gòu)及施加電壓電平的圖。
圖10是表示圖9所示半導(dǎo)體存儲裝置的動作的信號波形圖。
圖11是簡略地表示本發(fā)明實施形態(tài)1的變更例的主要部分結(jié)構(gòu)的圖。
圖12是表示圖11所示結(jié)構(gòu)的動作的信號波形圖。
圖13是簡略地表示按照本發(fā)明實施形態(tài)2的半導(dǎo)體存儲裝置的陣列部結(jié)構(gòu)的圖。
圖14是簡略地表示圖13所示半導(dǎo)體存儲裝置中從一個位線對起到全局數(shù)據(jù)線對的連接路徑結(jié)構(gòu)的圖。
圖15是簡略地表示產(chǎn)生圖14所示控制信號的部分的結(jié)構(gòu)的圖。
圖16是簡略地表示本發(fā)明實施形態(tài)2的變更例結(jié)構(gòu)的圖。
圖17是簡略地表示現(xiàn)有的半導(dǎo)體存儲裝置的總體結(jié)構(gòu)的圖。
圖18是簡略地表示圖17所示的半導(dǎo)體存儲裝置的陣列部的結(jié)構(gòu)的圖。
圖19是表示現(xiàn)有半導(dǎo)體存儲裝置的動作的信號波形圖。
圖20是簡略地表示現(xiàn)有的半導(dǎo)體存儲裝置的外圍電路部結(jié)構(gòu)的圖。
圖21是表示圖20所示外圍電路的動作的信號波形圖。
圖22是表示圖20所示外圍電路的動作的信號波形圖。
圖23是簡略地表示現(xiàn)有半導(dǎo)體存儲裝置的讀出放大部和列選擇門部的結(jié)構(gòu)的圖。
圖24是表示圖23所示結(jié)構(gòu)的動作的信號波形圖。
圖25是用于說明圖23所示結(jié)構(gòu)存在問題的圖。
圖26是簡略地表示現(xiàn)有半導(dǎo)體存儲裝置總體結(jié)構(gòu)的27是簡略地表示圖26所示結(jié)構(gòu)的陣列部結(jié)構(gòu)及施加電壓的圖。
圖28是簡略地表示MOS晶體管的柵極電壓與漏極電流的關(guān)系的圖。
圖1簡略地表示按照本發(fā)明實施形態(tài)1的半導(dǎo)體存儲裝置總體結(jié)構(gòu)的圖。在圖1中,該半導(dǎo)體存儲裝置包含陣列用內(nèi)部降壓電路1,從外部電源電壓extVcc生成陣列用內(nèi)部電源電壓VccA;及外圍用內(nèi)部降壓電路2,從外部電源電壓extVcc產(chǎn)生供給外圍電路的外圍用內(nèi)部電源電壓VccP。外圍用內(nèi)部電源電壓VccP的電壓電平設(shè)定得高于陣列用內(nèi)部電源電壓VccA。該外圍用內(nèi)部降壓電路也可以根據(jù)外圍電路的功能生成電壓電平不同的多個外圍用內(nèi)部電源電壓,但在圖1中作為一例示出產(chǎn)生兩種內(nèi)部電源電壓、即陣列用內(nèi)部電源電壓VccA和外圍用內(nèi)部電源電壓VccP的結(jié)構(gòu)。
半導(dǎo)體存儲裝置還包括存儲單元陣列3,具有按行列狀排列的多個存儲單元MC;地址緩沖器4,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,讀入從外部供給的地址信號并產(chǎn)生內(nèi)部地址信號;及行選擇電路5,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,并根據(jù)由地址緩沖器4供給的內(nèi)部行地址信號將存儲單元陣列3的地址指定行驅(qū)動到選擇狀態(tài)。在存儲單元陣列3中,字線WL與存儲單元MC的各行對應(yīng)配置,而位線對BLP與存儲單元MC的各列對應(yīng)配置。在圖1中,代表性地示出與1條字線WL和1個位線對BLP及二者的交叉部對應(yīng)配置的存儲單元MC。行選擇電路5對來自該地址緩沖器4的內(nèi)部行地址信號(互補內(nèi)部行地址信號)進行譯碼,并將與該地址指定行對應(yīng)的字線驅(qū)動到選擇狀態(tài)。
半導(dǎo)體存儲裝置還包括讀出放大器6,以陣列用內(nèi)部電源電壓VccA作為一個工作電源電壓而進行操作,并對該存儲單元陣列3的各位線對BLP的電位進行差動放大;列指定信號發(fā)生電路7,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,并產(chǎn)生根據(jù)由地址緩沖器4供給的互補內(nèi)部列地址信號指定存儲單元陣列3的列的列指定信號;列選擇信號發(fā)生電路8,以陣列用內(nèi)部電源電壓VccA作為一個工作電源電壓而動作,并產(chǎn)生用于根據(jù)來自列指定信號發(fā)生電路7的列指定信號選擇對應(yīng)列的列選擇信號;及I/O門9,根據(jù)來自列選擇信號發(fā)生電路8的列選擇信號CSL選擇與存儲單元陣列3的選擇列對應(yīng)的位線對。
由于列選擇信號CSL以陣列用內(nèi)部電源電壓電平供給I/O門9,所以可以將I/O門9內(nèi)所包含的I/O門電路的傳輸門晶體管的柵極電壓與讀出放大器6的各讀出放大電路的工作電源電壓設(shè)定為相同的電壓電平,因而無須變更尺寸就能夠減小傳輸門晶體管的電流驅(qū)動力。此外,還能使構(gòu)成讀出放大電路的MOS晶體管的驅(qū)動能力與I/O門9內(nèi)所包含的傳輸門晶體管的電流驅(qū)動力保持平衡,所以,即使在內(nèi)部數(shù)據(jù)線對的均衡不充分時,也能防止讀出放大器6的鎖存狀態(tài)發(fā)生反轉(zhuǎn)。
該半導(dǎo)體存儲裝置還包括讀/寫電路10,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,并與由I/O門9選定的位線對進行內(nèi)部數(shù)據(jù)的相互傳送;及輸入輸出電路11,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,并在裝置外部與讀/寫電路10之間進行數(shù)據(jù)的相互傳送。也可以供給外部電源電壓extVcc作為該輸入輸出電路11的輸出電路的最末級(與外部端子連接的輸出緩沖級)的工作電源電壓。
該半導(dǎo)體存儲裝置還包括定時控制電路13,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,接受從外部供給的行地址選通信號/RAS、列地址選通信號/CAS及允許寫入信號/WE,并產(chǎn)生內(nèi)部控制信號;及ATD電路12,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,檢測由地址緩沖器4供給的內(nèi)部列地址信號的變化。由該ATD電路12產(chǎn)生的地址變化檢測信號ATD,還供給到定時控制電路13。該ATD電路12在列允許信號/CE激活時變?yōu)榧せ顮顟B(tài)。定時控制電路13的內(nèi)部結(jié)構(gòu)與圖20所示結(jié)構(gòu)相同,各電路均以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而動作。但圖20所示的字線驅(qū)動控制電路914d以陣列用內(nèi)部電源電壓VccA為基準產(chǎn)生升壓電壓VPP,并將字線驅(qū)動信號RX驅(qū)動到升壓電壓電平。
圖2是表示圖1所示內(nèi)部降壓電路1和2的結(jié)構(gòu)一例的圖。由于陣列用內(nèi)部降壓電路1與外圍用內(nèi)部降壓電路2實際上備有相同的電路結(jié)構(gòu),所以在圖2中代表性地示出1個內(nèi)部降壓電路的結(jié)構(gòu)。在圖2中,內(nèi)部降壓電路包含差動放大器21,對基準電壓Vref和內(nèi)部電源線20上的內(nèi)部電源電壓intVcc進行差動放大;電流驅(qū)動晶體管22,由連接在外部電源結(jié)點與內(nèi)部電源線20之間、并根據(jù)差動放大器21的輸出信號從外部電源結(jié)點向內(nèi)部電源線20供給電流的p溝道MOS晶體管構(gòu)成。
當內(nèi)部電源電壓intVcc比基準電壓Vref高時,差動放大器21的輸出信號變?yōu)镠電平,電流驅(qū)動晶體管22處在非導(dǎo)通狀態(tài)。另一方面,當內(nèi)部電源電壓intVcc比基準電壓Vref低時,差動放大器21的輸出信號根據(jù)其差值變?yōu)長電平,電流驅(qū)動晶體管22的電導(dǎo)增大,從外部電源結(jié)點向內(nèi)部電源線20供給電流。因此,可以將該內(nèi)部電源電壓intVcc基本上保持在基準電壓Vref的電壓電平。通過將該基準電壓Vref的電壓電平設(shè)定為適當?shù)闹担梢陨申嚵杏脙?nèi)部電源電壓VccA及外圍用內(nèi)部電源電壓VccP,作為內(nèi)部電源電壓intVcc。
圖3是表示圖1的列地址緩沖器的結(jié)構(gòu)一例的圖。在圖3中,該列地址緩沖器4c以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作。在圖3中,代表性地示出相對于1位地址信號設(shè)置的列地址緩沖電路。
在圖3中,列地址緩沖器4c包含NOR電路4ca,接受從外部供給的地址信號位extAi及列禁止信號CAI;三態(tài)反相緩沖器4cb,根據(jù)列地址鎖存指示信號CAL及/CAL,使該NOR電路4ca的輸出信號反相后通過;反相電路4cc,用于使三態(tài)反相緩沖器4cb的輸出信號反相;反相電路4cd,使反相電路4cc的輸出信號反相后傳送到反相電路4cc的輸入部;反相電路4ce,用于使反相電路4cc的輸出信號反相;NAND電路4cf,接受反相電路4cc的輸出信號和列地址允許信號CADE;及NAND電路4cg,接受反相電路4ce的輸出信號和列地址允許信號CADE。由NAND電路4cf輸出內(nèi)部列地址信號位CAi,由NAND電路4cg輸出補碼內(nèi)部列地址信號位/CAi。以下,簡單說明有關(guān)動作。
當行地址選通信號/RAS為H電平時,列地址禁止信號CAI為H電平,NOR電路4ca的輸出信號固定在L電平。當列地址鎖存指示信號CAL為H電平時,三態(tài)反相緩沖器4cb變?yōu)榧せ顮顟B(tài),將NOR電路4ca的輸出信號反相后傳送。在行地址選通信號/RAS變?yōu)榧せ顮顟B(tài)并取入行地址信號后,列地址禁止信號CAI變?yōu)長電平,NOR電路4ca起反相器的作用,將外部地址信號位extAi反相后輸出,當列地址鎖存指示信號CAI為H電平時,該三態(tài)反相緩沖器4cb進一步將NOR電路4ca的輸出信號反相后傳送。該三態(tài)反相緩沖器4cb的輸出信號,由反相電路4cc和4cd構(gòu)成的鎖存電路鎖存。在列地址譯碼器允許信號CADE為L電平的狀態(tài)下,NAND電路4cf和4cg輸出的列地址信號位CAi和/CAi都是H電平,不能生成互補內(nèi)部列地址信號位。該列地址允許信號CADE如為L電平時,NAND電路4cf和4cg起反相器的作用,輸出與由該反相電路4cc和4cd鎖存的地址信號位對應(yīng)的內(nèi)部列地址信號位CAi和/CAi。當列地址鎖存指示信號CAL變?yōu)長電平時,三態(tài)反相緩沖器4cb變?yōu)楦咻敵鲎杩範顟B(tài),使外部地址信號位extAi的取入禁止。
在如圖3所示列地址緩沖器的結(jié)構(gòu)的情況下,在行地址選通信號/RAS變?yōu)長電平的激活狀態(tài)、列允許信號/CE變?yōu)榧せ顮顟B(tài)的L電平后,在列地址選通信號/CAS為H電平期間,根據(jù)外部地址信號位extAi生成互補內(nèi)部列地址信號位CAi和/CAi,并檢測地址的變化。
當列地址緩沖器及行地址選通信號/RAS被激活、而列地址禁止信號CAI變?yōu)榉羌せ顮顟B(tài)的L電平時,可以接受從外部供給的地址信號位extAi。因此,在根據(jù)列地址選通信號/CAS的激活而將列地址鎖存指示信號CAL設(shè)定為指示鎖存的狀態(tài)之前,該內(nèi)部列地址信號位CAi和/CAi隨外部地址信號位extAi而變化(但僅在經(jīng)過列聯(lián)鎖周期而且列地址允許信號CADE變?yōu)榧せ顮顟B(tài)之后)。因此,在經(jīng)過列聯(lián)鎖周期之后,當列地址選通信號/CAS變?yōu)榧せ顮顟B(tài)時,內(nèi)部的列相關(guān)電路根據(jù)地址變化信號而動作,進行列相關(guān)動作,同時進行內(nèi)部數(shù)據(jù)線對的均衡。但是,如前所述,應(yīng)通過將選擇信號CSL的電壓電平設(shè)定為陣列用內(nèi)部電源電壓電平來防止其數(shù)據(jù)反轉(zhuǎn)。
圖4是簡略地表示圖3所示的產(chǎn)生列地址鎖存指示信號CAL及/CAL部分的結(jié)構(gòu)的圖。在圖4中,列地址鎖存指示信號發(fā)生部包含接受來自外部的列地址選通信號/CAS并進行緩沖處理的緩沖電路13a。該緩沖電路13a包含在圖1所示的定時控制電路13內(nèi),以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作。如圖4所示,列地址鎖存指示信號CAL及/CAL與列地址選通信號/CAS同步產(chǎn)生。
圖5是簡略地表示圖3所示的列地址允許信號CADE發(fā)生部的結(jié)構(gòu)的圖。該列地址允許信號CADE及列允許信號/CE,分別由以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作并使行地址選通信號/RAS的降低延遲規(guī)定時間的下降延遲電路13ba及接受該下降延遲電路13ba的輸出信號的反相器13bb輸出。該下降延遲電路13ba和反相器13bb包含在圖1所示的定時控制電路13內(nèi)。在讀出放大器根據(jù)行地址選通信號/RAS的激活而變?yōu)榧せ顮顟B(tài)之后,經(jīng)過規(guī)定時間,列地址允許信號CADE先被激活,然后,列允許信號/CE變?yōu)榧せ顮顟B(tài),允許進行列相關(guān)動作。
圖6是表示圖1所示ATD電路12的結(jié)構(gòu)一例的圖。在圖6中,對來自列地址緩沖器4c的列地址信號位CA0~CAn分別設(shè)置檢測變化的CAT檢測電路12a0~12an。這些CAT檢測電路均以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作。CAT檢測電路12a0~12an的內(nèi)部結(jié)構(gòu)相同,在圖6中代表性地示出對列地址信號位CA0設(shè)置的CAT檢測電路12a0的結(jié)構(gòu)。
CAT檢測電路12a0包含反相電路12aa,用于接受列地址信號位CA0;NAND電路12ab,在其一個輸入端接受列地址信號位CA0;NAND電路12ac,在其一個輸入端接受反相電路12aa的輸出信號;及NAND電路12ad,接受NAND電路12ab和12ac的輸出信號。NAND電路12ab和12ac的輸出與另一方的輸入交叉耦合。從NAND電路12ad輸出變化檢測信號/CAT0。
ATD電路12還包含NAND電路12b,接受CAT檢測電路12a0~12an的輸出信號/CAT0~/CATn;反相電路12c,接受NAND電路12b的輸出信號;反相電路12d,接受列允許信號/CE;及NAND電路12e,接受反相電路12c和12d的輸出信號。從NAND電路12e輸出地址變化檢測信號ATD。下面,簡單說明有關(guān)動作。
當列地址信號位CA0為L電平時,NAND電路12ab的輸出信號處在H電平,NAND電路12ac的輸出信號處在L電平,相應(yīng)地,NAND電路12ad的輸出信號變?yōu)镠電平。
如列地址信號位CA0上升到H電平,則在經(jīng)過反相電路12aa具有的延遲時間后,該反相電路12aa的輸出信號下降到L電平。接著,隨著該反相電路12aa的輸出信號的下降,在經(jīng)過NAND電路12ac具有的延遲時間后,該NAND電路12ac的輸出信號上升到H電平。相應(yīng)地,該NAND電路12ad的輸出信號在經(jīng)過NAND電路12ab具有的門延遲時間后下降到L電平。因此,在該NAND電路12ab具有的門延遲時間期間,NAND電路12ab和12ac的輸出信號都變?yōu)镠電平,從NAND電路12ad輸出的CAT檢測信號/CAT0下降到L電平。
當列地址信號位CA0從H電平下降到L電平時,NAND電路12ab的輸出信號在經(jīng)過該NAND電路12ab具有的門延遲時間后上升到H電平。另一方面,在經(jīng)過反相電路12aa具有的門延遲時間及NAND電路12ac具有的門延遲時間后,該NAND電路12ac的輸出信號從H電平下降到L電平。因此,即使在這種情況下,NAND電路12ad的兩個輸入信號電平也都變?yōu)镠電平,其輸出信號/CAT0下降到L電平。
因此,無論是在列地址信號位CA0從L電平上升到H電平的時刻還是從H電平下降到L電平的時刻,變化檢測信號/CAT0都變?yōu)長電平的激活狀態(tài)。CAT檢測信號的激活周期由NAND電路12ab、12ac及反相電路12aa具有的門延遲時間設(shè)定。
NAND電路12b,接受CAT檢測電路12a0~12an的輸出信號/CAT0~/CATn。因此,只要有1位的變化,該NAND電路12b的輸出信號就變?yōu)镠電平,反相電路12c的輸出信號相應(yīng)地變?yōu)長電平。當列允許信號/CE為H電平的非激活狀態(tài)時,從NAND電路12e輸出的地址變化檢測信號ATD為H電平。另一方面,列允許信號/CE如變?yōu)長電平的激活狀態(tài),則反相電路12d的輸出信號變?yōu)镠電平,使NAND電路12e起反相器的作用,并根據(jù)該反相電路12c的輸出信號在列地址的各個變化時刻使地址變化檢測信號ATD變?yōu)榫哂幸?guī)定時間的H電平的激活狀態(tài)。該ATD電路12也利用外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓。
圖7是簡略地表示產(chǎn)生內(nèi)部數(shù)據(jù)線均衡信號IOEQ及列譯碼器允許信號CDE的部分的結(jié)構(gòu)的圖。在圖7中,內(nèi)部數(shù)據(jù)線均衡信號IOEQ從以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓進行操作并響應(yīng)地址變化檢測信號ATD而動作的數(shù)據(jù)線均衡控制電路13c輸出。列譯碼器允許信號CDE從以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作并響應(yīng)地址變化檢測信號ATD而動作的列譯碼器控制電路13d輸出。內(nèi)部數(shù)據(jù)線均衡信號IOEQ響應(yīng)地址變化檢測信號ATD的下降(非激活)而變?yōu)長電平的非激活狀態(tài),響應(yīng)地址變化檢測信號ATD的上升(激活)而變?yōu)榧せ顮顟B(tài)。列譯碼器允許信號CDE響應(yīng)地址變化檢測信號ATD的非激活而變?yōu)榧せ顮顟B(tài),且響應(yīng)地址變化檢測信號ATD的激活而變?yōu)榉羌せ顮顟B(tài)。
圖8是簡略地表示圖1所示列指定信號發(fā)生電路7及列選擇信號發(fā)生電路8的結(jié)構(gòu)的圖。在圖8中,列指定信號發(fā)生電路7包含預(yù)譯碼器7a,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,對由列地址緩沖器供給的地址信號位CA0~CAn及/CA0~/CAn進行預(yù)譯碼,并輸出預(yù)譯碼信號Y;及譯碼電路7b,以該外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,響應(yīng)列譯碼器允許信號CDE的激活而被激活,并對來自預(yù)譯碼器7a的預(yù)譯碼信號Y進行譯碼而生成列指定信號。在圖8中,代表性地示出與1個列選擇信號對應(yīng)設(shè)置的NAND電路7ba。該NAND電路7ba以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,并在列譯碼器允許信號CDE激活時變?yōu)榧せ顮顟B(tài),對預(yù)譯碼信號Yi和Yj進行譯碼。從譯碼電路7b輸出的列指定信號變?yōu)橥鈬脙?nèi)部電源電壓VccP的電壓電平(在選擇狀態(tài)時)。
列選擇信號發(fā)生電路8以陣列用內(nèi)部電源電壓VccA作為一個工作電源電壓而進行操作,并對來自譯碼電路7b的列指定信號進行緩沖處理后輸出。在圖8中,代表性地示出產(chǎn)生列選擇信號CSL的反相電路8a。該反相電路8a將來自NAND電路7ba的列指定信號反相,并將其電壓電平設(shè)定在陣列內(nèi)部電源電壓VccA的電壓電平。
當NAND電路7ba為選擇狀態(tài)時,輸出接地電壓電平的信號。這時,從列選擇信號發(fā)生電路8輸出陣列用內(nèi)部電源電壓VccA電平的列選擇信號CSL。當NAND電路7ba的輸出信號為外圍用內(nèi)部電源電壓VccP的電壓電平時,從該列選擇信號發(fā)生電路8所包含的反相電路8a輸出的列選擇信號CSL變?yōu)榻拥仉妷弘娖?。反相電?a由CMOS晶體管構(gòu)成,當施加外圍用內(nèi)部電源電壓VccP電平的信號時,其內(nèi)部的p溝道MOS晶體管可靠地變?yōu)榻刂範顟B(tài)。因此,即使是在該列指定信號發(fā)生電路7的工作電源電壓VccP與列選擇信號發(fā)生電路8的工作電源電壓VccA的電壓電平不同的情況下,由于外圍用內(nèi)部電源電壓VccP比陣列用內(nèi)部電源電壓VccA高,因而仍能可靠地生成陣列用內(nèi)部電源電壓VccA電平的列選擇信號,而不需要專門設(shè)置變換電壓電平的電平變換電路。
圖9是表示與1個讀出放大電路SA有關(guān)部分的結(jié)構(gòu)的圖。在圖9中,讀出放大電路SA包含交叉耦合的p溝道MOS晶體管P1和P2;p溝道MOS晶體管P3,響應(yīng)讀出放大器激活信號φSP的激活,將陣列用內(nèi)部電源電壓VccA傳送到MOS晶體管P1和P2的源極;漏極和柵極交叉耦合的n溝道MOS晶體管N1和N2;n溝道MOS晶體管N3,響應(yīng)讀出放大器激活信號φSN的激活而導(dǎo)通,將接地電壓Vss傳送到MOS晶體管N1和N2的源極。
對傳送該讀出放大器激活信號φSP和φSN的信號線31和32設(shè)置讀出放大器均衡電路SEQ。該讀出放大器均衡電路SEQ包含N溝道MOS晶體管N4和N5,響應(yīng)讀出均衡指示信號φBQS而導(dǎo)通,并將中間電壓Vb1(=VccA/2)傳送到信號線31和32;及N溝道MOS晶體管N6,響應(yīng)讀出均衡指示信號φBQS的激活而導(dǎo)通,并將信號線31和32電氣短路。該讀出均衡指示信號φBQS具有外圍用內(nèi)部電源電壓VccP的電壓電平。
對信號線31和32還設(shè)有N溝道MOS晶體管N7,響應(yīng)讀出放大器驅(qū)動信號φSAP的激活而導(dǎo)通,將接地電壓Vss傳送到信號線31上;及p溝道MOS晶體管P4,響應(yīng)讀出放大器驅(qū)動信號φSAN的激活而導(dǎo)通,將陣列用內(nèi)部電源電壓VccA傳送到信號線32。讀出放大器驅(qū)動信號φSAP和φSAN具有外圍用內(nèi)部電源電壓VccP的振幅。讀出放大器激活信號φSP和φSN在非激活時被預(yù)充電到中間電壓Vb1(=VccA/2)的電壓電平。
對位線對BL及/BL設(shè)有位線均衡電路BEQ,響應(yīng)位線均衡指示信號φBQB的激活而導(dǎo)通,并將中間電壓Vb1(=VccA/2)傳送到位線BL及/BL。該位線均衡電路BEQ的結(jié)構(gòu)與讀出放大器均衡電路SEQ的結(jié)構(gòu)相同。位線均衡指示信號φBQB具有陣列用內(nèi)部電源電壓VccA的電壓電平。為保證陣列內(nèi)的MOS晶體管的電壓特性,將該位線均衡指示信號φBQB的電壓電平保持在陣列用內(nèi)部電源電壓VccA的電壓電平(激活時)。
對位線對BL及/BL還設(shè)有I/O門電路9a,響應(yīng)列選擇信號CSL而導(dǎo)通,將位線對BL及/BL與內(nèi)部數(shù)據(jù)線35a及35b連接。該I/O門電路9a包含由以門控方式接受列選擇信號CSL的n溝道MOS晶體管構(gòu)成的傳輸門晶體管Ta和Tb。在內(nèi)部數(shù)據(jù)線35a及35b上設(shè)有一個均衡電路40,響應(yīng)均衡指示信號IOEQ的激活而導(dǎo)通,對內(nèi)部數(shù)據(jù)線35a及35b進行均衡。均衡指示信號IOEQ具有外圍用內(nèi)部電源電壓VccP的電壓電平。
如該圖9所示,陣列用內(nèi)部電源電壓VccA的電壓電平的列選擇信號CSL傳送到I/O門電路9a的傳輸門晶體管Ta和Tb的柵極。另一方面,構(gòu)成讀出放大電路SA的MOS晶體管P1~P3及N1~N3,在激活時,在其柵極上接受陣列用內(nèi)部電源電壓VccA的電壓電平。因此,可以使這些MOS晶體管P1~P3及N1~N3與傳輸門晶體管Ta和Tb的電流驅(qū)動力保持平衡,而不必進行復(fù)雜的尺寸調(diào)整,即使在內(nèi)部數(shù)據(jù)線35a及35b的均衡不充分時產(chǎn)生數(shù)據(jù)的沖突,也能抑制讀出放大電路SA的讀出結(jié)點(位線BL及/BL)的急劇電位變化,并且,讀出放大電路SA的鎖存數(shù)據(jù)也不會發(fā)生反轉(zhuǎn)。
這是由于在傳輸門晶體管Ta和Tb的柵極上僅施加陣列用內(nèi)部電源電壓VccA的電壓電平,因而與施加外圍用內(nèi)部電源電壓VccP時相比能夠減小其電流驅(qū)動力。此外,構(gòu)成讀出放大電路的MOS晶體管與用于構(gòu)成I/O門電路的傳輸門晶體管的尺寸關(guān)系,可以保持與現(xiàn)有技術(shù)一樣的對陣列用電路和外圍用電路都供給降壓后的電源電壓時的同樣的尺寸關(guān)系,因而,無需進行設(shè)計變更就能將內(nèi)部電源電壓設(shè)定在最佳的電壓電平。
即,如圖10所示,內(nèi)部數(shù)據(jù)線均衡指示信號IOEQ的激活期間短,致使內(nèi)部數(shù)據(jù)線35a及35b的數(shù)據(jù)的信號電位的均衡進行得不充分,即使在時刻t3列選擇信號CSL上升到選擇狀態(tài),因傳輸門晶體管Ta和Tb的電流驅(qū)動力相當小,與構(gòu)成讀出放大電路SA的MOS晶體管的電流驅(qū)動力基本相同,所以即使與具有反向數(shù)據(jù)的內(nèi)部數(shù)據(jù)線連接,位線BL及/BL的電位變化也很平緩,因而能防止讀出放大電路SA的鎖存數(shù)據(jù)因內(nèi)部數(shù)據(jù)線上的反向數(shù)據(jù)而導(dǎo)致的反轉(zhuǎn),能將讀出放大電路SA保持的數(shù)據(jù)可靠地傳送到內(nèi)部數(shù)據(jù)線35a和35b。
另外,在圖9所示的結(jié)構(gòu)中,也可將讀出放大器均衡指示信號φBQS和位線均衡指示信號φBQB都設(shè)定為外圍用內(nèi)部電源電壓VccP的電壓電平,此外,也可將二者都設(shè)定為陣列用內(nèi)部電源電壓VccA的電壓電平。二者還可以是同一信號。圖11是簡略地表示本發(fā)明實施形態(tài)1的變更例的結(jié)構(gòu)的圖。在圖11所示的結(jié)構(gòu)中,對內(nèi)部數(shù)據(jù)線42a及42b設(shè)有上拉晶體管N8和N9。這兩個上拉晶體管N8和N9響應(yīng)寫入指示信號的反相信號/WDE而導(dǎo)通。即,這兩個上拉晶體管N8和N9只在進行寫入時變?yōu)榉菍?dǎo)通狀態(tài)。這兩個上拉晶體管N8和N9在導(dǎo)通時將內(nèi)部數(shù)據(jù)線42a和42b上拉到VccA-Vth的電壓電平。這里,Vth表示上拉晶體管N8和N9的閾值電壓。
對內(nèi)部數(shù)據(jù)線42a及42b設(shè)有均衡電路40,響應(yīng)外圍用內(nèi)部電源電壓VccP電平的均衡指示信號IOEQ而對該內(nèi)部數(shù)據(jù)線42a及42b進行均衡。該均衡電路40與圖9所示的相同。
在內(nèi)部數(shù)據(jù)線42a及42b與位線BL及/BL之間設(shè)有響應(yīng)列選擇信號CSL的激活而導(dǎo)通的I/O門電路9a。列選擇信號CSL具有陣列用內(nèi)部電源電壓VccA的電壓電平。
在該圖11所示的結(jié)構(gòu)中,當如圖12所示均衡指示信號IOEQ的激活期間為從時刻t0到t1的較短時間致使內(nèi)部數(shù)據(jù)線42a及42b的電壓均衡不充分時,考慮在時刻t3,列選擇信號CSL上升到H電平的狀態(tài)。這里,在圖12中,示出將L電平的電壓讀出到位線BL上而位線/BL為陣列用內(nèi)部電源電壓VccA的電壓電平的狀態(tài)。即使在這種情況下,列選擇信號CSL也只是陣列用內(nèi)部電源電壓VccA的電壓電平,電流驅(qū)動力比供給外圍用內(nèi)部電源電壓VccP時小,可以將內(nèi)部數(shù)據(jù)線42a和42b驅(qū)動到與位線BL及/BL的電壓電平對應(yīng)的電壓電平,而不會使位線BL及/BL的電壓電平反轉(zhuǎn)。
但是,在圖12中,由于設(shè)有該上拉晶體管N8和N9,所以使該L電平的電壓電平高于接地電壓電平,在讀出數(shù)據(jù)時內(nèi)部數(shù)據(jù)線42a和42b的信號振幅比寫入時小。
如上所述,按照本發(fā)明的實施形態(tài)1,由于將供給用于連接位線對和內(nèi)部數(shù)據(jù)線對的I/O門電路的列選擇信號的電壓電平設(shè)定為與讀出放大器的工作電源電壓即陣列用內(nèi)部電源電壓相同的電壓電平,所以使I/O門電路的電流驅(qū)動力與讀出放大電路的電流驅(qū)動力保持平衡,即使在內(nèi)部數(shù)據(jù)線對的電壓均衡不充分時發(fā)生數(shù)據(jù)沖突的情況下,也可以進行精確的數(shù)據(jù)讀出,而不會使由讀出放大器保持的位線的電壓反轉(zhuǎn)。此外,這時內(nèi)部數(shù)據(jù)線的均衡時間也不需要延長,因而能進行精確的數(shù)據(jù)讀出而不會損害高速訪問性。圖13是簡略地表示按照本發(fā)明實施形態(tài)2的半導(dǎo)體存儲裝置主要部分的結(jié)構(gòu)的圖。在圖13中,各存儲單元陣列被分成具有按行列狀排列的多個存儲單元MC的多個存儲塊MB00~MBnn。沿行方向排列配置的存儲塊MBi0~MBin構(gòu)成1個行塊,字線WL通過行塊所包含的所有存儲塊延伸配置。例如,存儲塊MB00~MB0n構(gòu)成1個行塊。沿列方向排列配置的存儲塊MB0j~MBnj構(gòu)成1個列塊。列選擇信號線CSL對應(yīng)于列塊的各存儲塊公用地配置。與各列塊分別對應(yīng)地設(shè)置列譯碼電路CD0~CDn。這些列譯碼電路CD0~CDn以外圍用內(nèi)部電源電壓VccP和陣列用內(nèi)部電源電壓VccA作為工作電源電壓而進行操作。產(chǎn)生列指定信號的部分以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,將列選擇信號傳送到列選擇線上的輸出級則以陣列用內(nèi)部電源電壓VccA作為一個工作電源電壓而進行操作局部IO總線LIOP00~LIOPmn分別與存儲塊MB00~MBmn對應(yīng)配置。局部IO總線LIOP00~LIOPmn只與對應(yīng)的存儲塊進行數(shù)據(jù)的相互傳送。各局部IO總線LIOP00~LIOPmn的總線寬度(位寬)是任意的。
全局IO總線GIOP0~GIOPn分別與列塊對應(yīng)配置。全局IO總線GIOP0~GIOPn僅與各自對應(yīng)的列塊所包含的存儲塊進行數(shù)據(jù)的相互傳送。
在各局部IO總線與對應(yīng)的全局IO總線之間配置有響應(yīng)行塊選擇信號而導(dǎo)通的行塊選擇開關(guān)RSW00~RSWmn。含有選擇字線的行塊的局部IO總線與對應(yīng)的全局IO總線GIOP0~GIOPn連接。該行塊的選擇通過對行地址信號所包含的預(yù)定地址位(塊地址)譯碼進行。因此,局部IO總線與全局IO總線的連接,根據(jù)行地址選通信號/RAS的激活執(zhí)行。
與全局IO總線GIOP0~GIOPn分別對應(yīng)地設(shè)有以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作并進行數(shù)據(jù)的相互傳送的讀/寫電路RW0~RWn。
如該圖13所示的局部IO總線和全局IO總線的總線結(jié)構(gòu),被稱作分級數(shù)據(jù)線結(jié)構(gòu),無需增大配線占有面積即可進行多位數(shù)據(jù)的相互傳送。圖14是簡略地表示該圖13所示分級數(shù)據(jù)線的1個位線對、局部IO線對和全局IO線對的連接結(jié)構(gòu)的圖。全局IO線對GIOP通過行塊選擇開關(guān)RSW與局部IO線對LIOP電氣連接。在該行塊選擇開關(guān)RSW上施加外圍用內(nèi)部電源電壓VccP的電壓電平的行塊選擇信號φRB。
相對于局部IO線對LIOP設(shè)有數(shù)據(jù)線均衡/預(yù)充電電路PR,響應(yīng)數(shù)據(jù)線均衡指示信號φBQ而激活,將局部IO線對LIOP所包含的局部IO線預(yù)充電到中間電壓Vb1(=VccA/2)的電壓電平并進行均衡;及均衡電路LEQ,響應(yīng)局部數(shù)據(jù)線均衡指示信號LIEQ而激活,并對該局部IO線對LIOP所包含的IO線的電壓電平進行均衡。
數(shù)據(jù)位線均衡指示信號φBQ具有外圍用內(nèi)部電源電壓VccP的電壓電平,并響應(yīng)行地址選通信號/RAS而激活/非激活。另一方面,數(shù)據(jù)線均衡指示信號LIEQ則根據(jù)地址變化檢測信號ATD而激活/非激活。因此,該局部IO線均衡指示信號LIEQ與上述實施形態(tài)1中的內(nèi)部IO線均衡指示信號IOEQ等效,在激活時可被驅(qū)動到外圍用內(nèi)部電源電壓VccP的電壓電平。
該局部IO線對LSOP通過I/O門電路IOG與位線對BLP電氣連接。對該I/O門電路IOG施加來自列譯碼電路的列選擇信號CSL(在列選擇信號線上的信號)。該列選擇信號CSL具有陣列用內(nèi)部電源電壓VccA的電壓電平。相對于位線對BLP設(shè)有讀出放大電路SA,響應(yīng)讀出放大器激活信號φSP和φSN的激活而被激活,對位線對BLP的位線電位進行差動放大。讀出放大器激活信號φSN在激活時被驅(qū)動到陣列用內(nèi)部電源電壓VccA的電壓電平。另一方面,讀出放大器激活信號φSP在激活時被驅(qū)動到接地電壓Vss的電壓電平。該讀出放大器激活信號φSP和φSN在備用狀態(tài)時為中間電壓Vb1電平。這些讀出放大器激活信號φSP和φSN與前面的圖9中所示的結(jié)構(gòu)等效。
該讀出放大電路SA在激活時將陣列用內(nèi)部電源電壓VccA傳送到位線對BLP的高電位的位線。
相對于位線對BLP還設(shè)有位線均衡電路BEQ,在位線均衡指示信號φBQ激活時被激活,將中間電壓Vb1傳送到位線對BLP的各條位線。該位線均衡電路BEQ的結(jié)構(gòu)與局部IO線對均衡電路LEPR相同。位線均衡指示信號φBQ具有外圍用內(nèi)部電源電壓VccP的電壓電平,與施加在局部IO線對均衡電路上的均衡指示信號φBQ是相同的信號。該均衡指示信號φBQ還用于將讀出放大器激活信號φSP和φSN預(yù)充電和均衡到備用時的中間電壓電平(參照圖9)。
該圖13和圖14所示的結(jié)構(gòu)與上述實施形態(tài)1的不同點僅在于,內(nèi)部IO線形成局部數(shù)據(jù)總線和全局數(shù)據(jù)總線的分級結(jié)構(gòu)。行塊及列塊的選擇用行地址信號及列地址信號所含有的規(guī)定位進行。僅在選擇行塊中將字線驅(qū)動到選擇狀態(tài)。
在該分級數(shù)據(jù)線結(jié)構(gòu)的情況下,全局IO線對GIOP與局部IO線對LIOP之間,在行地址選通信號/RAS激活時變?yōu)殡姎膺B接的狀態(tài)。隨著列地址信號的變化,與局部IO線對對應(yīng)的均衡指示信號LIEQ被激活。因此,使全局IO線對GIOP與局部IO線對LIOP連接,并在位線對BLP上連接了更大的負荷,這時,如局部數(shù)據(jù)線對LIOP的均衡不充分,就會增加在列選擇信號CSL被激活時由于發(fā)生數(shù)據(jù)的沖突而導(dǎo)致讀出放大電路SA的鎖存數(shù)據(jù)反轉(zhuǎn)的可能性。但是,由于列選擇信號CSL設(shè)定為陣列用內(nèi)部電源電壓VccA的電壓電平,所以在讀出放大電路SA所包含的MOS晶體管的電流驅(qū)動力與I/O門晶體管的電流驅(qū)動力之間可以保持平衡,因而讀出放大電路SA的數(shù)據(jù)不會發(fā)生反轉(zhuǎn)。
圖15是簡略地表示產(chǎn)生圖14所示各控制信號的部分的結(jié)構(gòu)的圖。在圖15中,定時控制電路包含行相關(guān)均衡控制電路50,以外圍用內(nèi)部電源電壓VccP作為一個電源電壓而進行操作,并響應(yīng)行地址選通信號/RAS而生成均衡指示信號φBQ;讀出放大器控制電路52,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,并根據(jù)行相關(guān)均衡控制電路50的輸出信號輸出讀出放大器驅(qū)動信號φSAP和φSAN;及列聯(lián)鎖控制電路54,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,并根據(jù)讀出放大器控制電路52的輸出信號輸出列允許信號/CE及列地址允許信號CADE。從讀出放大器控制電路52輸出的讀出放大器驅(qū)動信號φSAP和φSAN,用于將該讀出放大器激活信號φSP和φSN驅(qū)動到激活狀態(tài)。其結(jié)構(gòu)與圖9、圖20所示的結(jié)構(gòu)相同。但是,在本實施形態(tài)2中,只將相對于選擇存儲塊設(shè)置的讀出放大器驅(qū)動到激活狀態(tài)。因此,將該讀出放大器激活信號與行塊指定地址組合后可生成實際的讀出放大器驅(qū)動信號。
定時控制電路還包含列地址緩沖器56,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,接受根據(jù)行地址選通信號/RAS生成的列地址禁止信號CAI,并根據(jù)來自列聯(lián)鎖控制電路54的列地址允許信號CADE按照從外部供給的地址信號生成內(nèi)部地址信號;ATD電路58,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,用于檢測由列地址緩沖器56供給的內(nèi)部地址信號的變化時刻;及列相關(guān)控制電路60,以外圍用內(nèi)部電源電壓VccP作為一個工作電源電壓而進行操作,根據(jù)來自ATD電路58的地址變化檢測信號ATD輸出局部IO線對均衡指示信號LIEQ及列譯碼器允許信號CDE。列譯碼器允許信號CDE供給如圖13所示的列譯碼電路CD0~CDn。
將圖15所示定時控制電路的各輸出信號與行塊指定地址信號組合,即可生成與選擇存儲塊對應(yīng)的控制信號。非選擇存儲塊(不包含選擇存儲單元的存儲塊)保持在預(yù)充電狀態(tài)。
圖16是簡略地表示本發(fā)明實施形態(tài)2的變更例的主要部分結(jié)構(gòu)的圖。在圖16中,也示出與1對位線BLP、局部IO線對LIOP及全局IO線對GIOP有關(guān)部分的結(jié)構(gòu)。該圖16所示的結(jié)構(gòu)與圖14的結(jié)構(gòu)在以下這一點上不同。即,施加于對局部IO線對LIOP設(shè)置的局部IO線對均衡/預(yù)充電電路LEPR的內(nèi)部數(shù)據(jù)線均衡指示信號φBQL與施加于對位線對BLP設(shè)置的位線均衡/預(yù)充電電路BEQ的位線均衡指示信號φBQB在電壓電平上不同。位線均衡指示信號φBQB具有陣列用內(nèi)部電源電壓VccA的電壓電平,而局部IO線對均衡指示信號φBQL則具有外圍用內(nèi)部電源電壓VccP的電壓電平。該局部IO線對均衡指示信號φBQL,還用于將讀出放大器激活信號φSP和φSN預(yù)充電和均衡到備用時的中間電壓電平。其他結(jié)構(gòu)與圖14所示結(jié)構(gòu)相同,對相對應(yīng)的部分標以同一參照符號,其詳細說明從略。
在該圖16所示的結(jié)構(gòu)中,作為均衡指示信號,采用著2個信號、即位線均衡指示信號φBQB及局部IO線對均衡指示信號φBQL。其激活/非激活都是響應(yīng)行地址選通信號/RAS而按基本相同的定時進行。但是,由于與位線均衡/電路BEQ對應(yīng)的位線均衡指示信號φBQB設(shè)定為陣列用內(nèi)部電源電壓VccA的電壓電平,所以能夠保證位線均衡/預(yù)充電電路BEQ所包含的MOS晶體管的柵極絕緣膜的可靠性,并且,可以將在存儲單元陣列內(nèi)傳送的所有信號都設(shè)定為在內(nèi)部電源電壓VccA與接地電壓Vss的電壓電平之間變化的信號(其電壓比電源電壓VccA高3/2倍的字線驅(qū)動信號除外)。
在該圖16所示的結(jié)構(gòu)中,加給I/O門電路IOG的列選擇信號CSL也具有陣列用內(nèi)部電源電壓VccA的電壓電平,所以,即使在局部IO線對LIOP的均衡不充分時發(fā)生數(shù)據(jù)沖突的情況下,讀出放大電路SA的數(shù)據(jù)也不會發(fā)生反轉(zhuǎn)。
另外,圖13所示的讀/寫電路RW也可以接受陣列用內(nèi)部電源電壓VccA作為一個工作電源電壓。
按照本發(fā)明實施形態(tài)2,在具有全局數(shù)據(jù)總線與局部數(shù)據(jù)總線的分級數(shù)據(jù)線結(jié)構(gòu)的半導(dǎo)體存儲裝置中,也由于將供給用于連接局部IO總線和選擇位線對的I/O門電路的列選擇信號的電壓電平設(shè)定為陣列用內(nèi)部電源電壓電平,所以,即使在局部IO線對的均衡不充分時發(fā)生數(shù)據(jù)沖突的情況下,也能防止讀出放大電路的數(shù)據(jù)反轉(zhuǎn),并能進行精確的數(shù)據(jù)讀出。此外,也不需要為防止其均衡不充分而延長均衡時間,因而能實現(xiàn)高速訪問。另外,由于只是將列選擇信號的電壓電平設(shè)定為控制用內(nèi)部電源電壓電平,因而不需要按照其外圍用內(nèi)部電源電壓電平重新調(diào)節(jié)讀出放大電路所包含的MOS晶體管及構(gòu)成I/O門電路的傳輸門晶體管的尺寸,所以對其電源電壓的變更更容易進行處理。
另外,在上述實施形態(tài)1和2中,是在列地址變化時對內(nèi)部數(shù)據(jù)線/局部IO線進行均衡,但也可采用另一種結(jié)構(gòu),即該內(nèi)部數(shù)據(jù)線/局部IO線不在列地址變化時進行均衡。
如上所述,如按照本發(fā)明,則由于將供給用于連接位線對和內(nèi)部數(shù)據(jù)線的I/O門電路的列選擇信號的電壓電平設(shè)定為與讀出放大器作為一個工作電源的陣列用內(nèi)部電源電壓相同的電壓電平,所以能使I/O門電路的電流驅(qū)動力與讀出放大電路的MOS晶體管的電流驅(qū)動力保持平衡,□即使在內(nèi)部數(shù)據(jù)線對的均衡不充分時發(fā)生數(shù)據(jù)沖突的情況下,也不會使讀出放大電路的鎖存數(shù)據(jù)發(fā)生反轉(zhuǎn),并能進行精確的數(shù)據(jù)讀出而不必增加訪問時間。
即,如按照第1發(fā)明,則在產(chǎn)生多種電平的內(nèi)部電源電壓的半導(dǎo)體存儲裝置中,由于至少將比供給與行選擇有關(guān)的電路部分的電源電壓低的內(nèi)部電源電壓作為讀出放大器及選擇信號裝置的一個工作電源電壓,所以,如在內(nèi)部數(shù)據(jù)線上出現(xiàn)反向數(shù)據(jù),則在將位線對與內(nèi)部數(shù)據(jù)線對連接時,能夠使列選擇門的電流驅(qū)動力與構(gòu)成讀出放大器的MOS晶體管的電流驅(qū)動力保持平衡,因而在數(shù)據(jù)沖突時能防止讀出放大器的鎖存數(shù)據(jù)發(fā)生反轉(zhuǎn)。
如按照第2發(fā)明,則由于對列選擇信號采用了以第2內(nèi)部電源電壓作為工作電源電壓而進行操作并通過對地址信號進行譯碼而產(chǎn)生列指定信號的電路部分及根據(jù)該列指定信號產(chǎn)生具有與讀出放大器電源電壓相同的第1內(nèi)部電源電壓電平的列選擇信號的電路結(jié)構(gòu),所以,能以高速進行列地址信號的譯碼,并在電路結(jié)構(gòu)上具有能使外圍電路部及陣列相關(guān)電路的工作電源電壓的電平變更的優(yōu)點,即不損害高速動作性而能夠高速地產(chǎn)生第1內(nèi)部電源電壓電平的列選擇信號。
如按照第3發(fā)明,則在具有全局數(shù)據(jù)線對和局部數(shù)據(jù)線對的分級數(shù)據(jù)線結(jié)構(gòu)的存儲裝置中,由于將用于進行該局部數(shù)據(jù)線對與位線對連接的列選擇信號的電壓電平設(shè)定為讀出放大器的一個工作電源電壓電平,所以,在分級數(shù)據(jù)線結(jié)構(gòu)中,能防止在局部數(shù)據(jù)線對上的反向數(shù)據(jù)導(dǎo)致的讀出放大器的鎖存數(shù)據(jù)的反轉(zhuǎn)。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置,備有多個內(nèi)部電源電路,用于產(chǎn)生電壓電平彼此不同的多個內(nèi)部電源電壓;存儲單元陣列,具有按行列狀排列的多個存儲單元;多個位線對,與各上述列對應(yīng)配置,并與各對應(yīng)列的存儲單元連接;多條字線,與各上述行對應(yīng)配置,并與各對應(yīng)行的存儲單元連接;及多個讀出放大器,與上述多個位線對對應(yīng)配置,在激活時對相對應(yīng)的位線對的電位進行差動放大;各上述讀出放大器包含在激活時向?qū)?yīng)位線對的高電位位線傳送由上述多個內(nèi)部電源電路所包含的第1內(nèi)部電源電路產(chǎn)生的第1內(nèi)部電源電壓的電路部分;還備有列選擇裝置,用于產(chǎn)生根據(jù)地址信號在上述多個列中選擇地址指定列的列選擇信號,上述列選擇裝置包含產(chǎn)生上述具有第1內(nèi)部電源電壓電平的列選擇信號的裝置;還包含列選擇門,根據(jù)上述列選擇信號將與指定列對應(yīng)配置的位線對與內(nèi)部數(shù)據(jù)線對電氣連接;及外圍電路,以高于上述第1內(nèi)部電源電壓的第2內(nèi)部電源電壓作為一個工作電源電壓而進行操作,并按從外部提供信號至少進行與上述多個行的行選擇有關(guān)的動作。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置,其特征在于上述列選擇信號產(chǎn)生裝置包含以上述第2內(nèi)部電源電壓作為一個工作電源電壓而進行操作并對上述地址信號進行譯碼而產(chǎn)生列指定信號的裝置;及以上述第1內(nèi)部電源電壓作為一個工作電源電壓而進行操作并根據(jù)上述列指定信號產(chǎn)生上述列選擇信號的裝置。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲裝置,其特征在于上述存儲單元陣列被分成至少按1列排列配置并具有按行列狀排列的多個存儲單元的多個存儲塊;上述內(nèi)部數(shù)據(jù)線對,具有與上述多個數(shù)據(jù)塊對應(yīng)設(shè)置的多個局部數(shù)據(jù)線對;還備有局部數(shù)據(jù)線均衡裝置,用于響應(yīng)上述地址信號所含有的列地址信號的變化而對上述局部數(shù)據(jù)線對的電位進行均衡;及全局數(shù)據(jù)線對,對上述按1列排列配置的存儲塊公用地設(shè)置,并有選擇地連接與包含選擇存儲單元的存儲塊對應(yīng)設(shè)置的局部數(shù)據(jù)線對。
全文摘要
本發(fā)明具有由多個內(nèi)部電源電壓發(fā)生電路(1、2)產(chǎn)生的內(nèi)部電源電壓,并產(chǎn)生電壓電平與供給讀出放大器(6)的第1內(nèi)部電源電壓(VccA)相同的列選擇信號(CSL),施加到連接位線對和內(nèi)部數(shù)據(jù)線對的I/O門電路。使I/O門的電流驅(qū)動力相對地減小,以防止讀出放大器的讀出結(jié)點的急劇的電位變化。從而防止因內(nèi)部數(shù)據(jù)線對的電壓均衡不充分時的數(shù)據(jù)沖突而導(dǎo)致的讀出放大器鎖存數(shù)據(jù)的反轉(zhuǎn)。
文檔編號G11C11/4096GK1195862SQ97125560
公開日1998年10月14日 申請日期1997年12月10日 優(yōu)先權(quán)日1997年4月4日
發(fā)明者松本康寬, 朝倉干雄, 田中浩司, 山崎恭治 申請人:三菱電機株式會社