專利名稱:Rom電路的制作方法
技術領域:
本發(fā)明涉及存儲具有字符數(shù)據(jù)或漢字字形數(shù)據(jù)等的一定比特長的數(shù)據(jù)的ROM電路,特別是,涉及可以用低消費電力且高速讀出存儲的數(shù)據(jù)的ROM電路。
一般而言,ROM電路系具有被配置成2維的多個存儲單元,藉由地址信息指定特定的存儲單元,使這個特定的存儲單元所存儲的數(shù)據(jù)被讀出。由于存儲單元被配置成2維,所以,地址信息被分成2個地址數(shù)據(jù)群,藉由2個地址數(shù)據(jù)群,確定一個存儲器號碼。
圖1是先有的ROM電路的方塊圖。圖1所示的ROM電路201,藉由2個地址數(shù)據(jù)群,指定作為讀出對象的存儲器號碼。
ROM電路201由地址緩沖電路202與205,X解碼電路203,存儲單元陣列電路204,Y解碼電路206,Y門電路207,輸出控制電路208,及輸出緩沖電路209所構成。ROM電路201被輸入作為地地信息的地址數(shù)據(jù)A0~A16。
地址緩沖電路202被輸入地址數(shù)據(jù)A0~A16之中的地址數(shù)據(jù)A3~A16。地址緩沖電中202將輸入的地址數(shù)據(jù)群作為地址數(shù)據(jù)X,輸出到X解碼電路203。地址緩沖電路205被輸入地址數(shù)據(jù)A0~A2,A10,A11。地址緩沖電路205,將輸入的地址數(shù)據(jù)群作為地址數(shù)據(jù)Y,輸出到Y解碼電路206。
X解碼電中203將從地址緩沖電路202所輸入的地址數(shù)據(jù)X予以解碼,然后生成行選擇數(shù)據(jù),將其輸出到存儲單元陣列電路204。存儲單元陣列電路204,具有被配置成矩陣狀的多個存儲單元,將X解碼電路203所輸入的行選擇數(shù)據(jù)所對應的存儲單元上所存儲的數(shù)據(jù),輸出到Y門電路207。Y解碼電路206將從地址緩沖電路205所輸入的地址數(shù)據(jù)Y予以解碼,然后生成列選擇數(shù)據(jù),將其輸出到Y門電路207。Y門電路207,從存儲單元陣列電路204所輸出的數(shù)據(jù)中,使對應Y解碼電路206所輸出的列選擇數(shù)據(jù)的數(shù)據(jù)通過,然后供給到輸出緩沖電路209。輸出控制電路208,依據(jù)外部所輸入的信號CEB、OE、OEB等,產生輸出定時信號,輸出到輸出緩沖電路209。輸出緩沖電路209,當從輸出控制電路208有輸出許可出來時,將Y門電路207所輸出的數(shù)據(jù),作為輸出數(shù)據(jù)O0~O7予以輸出。
即,ROM電路201,在地址數(shù)據(jù)A0~A16被輸入時,將該地址數(shù)據(jù)解碼,然后生成地址數(shù)據(jù)X,Y,從這些地址數(shù)據(jù)X,Y所對應的存儲器號碼的存儲單元中,讀出數(shù)據(jù),將其作為輸出地址數(shù)據(jù)O0~O7,輸出到外部。
例如,當上述ROM電路201作為存儲漢字數(shù)據(jù)的漢字ROM使用時,如圖2所示,將多個字數(shù)據(jù)(此處,以8比特數(shù)據(jù)當作1個字數(shù)據(jù))組合而構成1個漢字字形數(shù)據(jù)。即,如圖2所示,例如“光”這個漢字,由左右16個及上下16個合計256個點所構成1個字數(shù)據(jù)相當于橫方向(行方向)連續(xù)的8個點。所以,為了將相當于1個漢字的漢字字形數(shù)據(jù)讀出,必需要以圖3所示的存取順序,將存儲單元陣列電路204所存儲的字數(shù)據(jù),以32次(32個字的量)讀出。
在圖1所示的漢字ROM電路201,將連續(xù)的32個字部分的數(shù)據(jù),以預先所設定的矩陣形式、例如圖4所示的橫方向8個、縱方向4個的矩陣形式,存儲于存儲單元陣列電路204。所以,當以存取順序,將字形數(shù)據(jù)讀出時,將以16進制(HEX)所表現(xiàn)的#7的存儲單元所存儲的字數(shù)據(jù)讀出之后,將#8的存儲單元所存儲的字數(shù)據(jù)讀出時,不只是橫方向,縱方向也讀出,而必需將存儲單元的存儲器號碼遷移。又,從#F的存儲器單元所存儲的字數(shù)據(jù)讀出開始,將#10的存儲單元所存儲的字數(shù)據(jù)讀出時也同樣地,不只是橫方向,縱方向也讀出,而必需將存儲單元的存儲器號碼遷移。又,在圖4中,“←”表示與左側欄所寫入的內容有相同的內容。
如以上所述,當讀出構成1個漢字字形數(shù)據(jù)的各字數(shù)據(jù)時,必需要橫方向31次,縱方向3次,使電路全體激活。因此,為了使電路激活,會消費電流,所以與激活的次數(shù)成比例,消費電流會增大,這就有問題。又,因為這種激活需要時間,因此有存取時間增大之問題。更者,有多少需要的地址數(shù)據(jù)的數(shù),就會有構成ROM電路的裝置的地址銷的根數(shù),這也是一個問題。
日本特許公告公報第63-53639號及第1-5397號,揭示可作為漢字ROM使用的ROM電路。但是,這些公報所揭示的ROM電路,當將構成1個漢字字形數(shù)據(jù)的各字數(shù)據(jù)予以讀出時,與上述先有的ROM電路同樣地,必需于橫方向31次,縱方向3次,使電路全體激活,因此還是有上述的問題。
本發(fā)明的總目的是提供消除上述問題的改良過的有用的ROM電路。
本發(fā)明的更具體的目的是提供可減低消費電流,而且可以用高速讀出數(shù)據(jù)的ROM電路。
本發(fā)明的其它目的是提供可減低地址銷根數(shù)的ROM電路。
依據(jù)本發(fā)明,存儲具有固定長的多個數(shù)據(jù),當?shù)刂窋?shù)據(jù)被輸入時,以數(shù)據(jù)中的地址數(shù)據(jù)所對應的1個數(shù)據(jù)被讀出的方式,將以地址數(shù)據(jù)所選擇的多個存儲單元內所存儲的數(shù)據(jù)的構成要素數(shù)據(jù)輸出的ROM電路;其特征為構成數(shù)據(jù)各部分的構成要素數(shù)據(jù),被存儲于配置成單一行的存儲單元,將地址數(shù)據(jù)分割成高位地址數(shù)據(jù)及低位地址數(shù)據(jù),藉由高位地址數(shù)據(jù),指定單一行,藉由低位地址數(shù)據(jù)連續(xù)地指定單一行內的構成要素數(shù)據(jù)。
依據(jù)上述發(fā)明,由于包含于1個數(shù)據(jù)內的所有構成要素數(shù)據(jù),被存儲于配置成單一行的存儲單元,所以,讀出1個數(shù)據(jù)時,不需要在多行間讀出構成要素。因此,使存儲單元陣列電路激活的次數(shù)被減少,相對的這一部分的消費電流也被減少。又,激活所需的時間也被縮短。
在本發(fā)明的一個實施例中,當晶片激活信號遷移到非激活狀態(tài)時,保持高位地址數(shù)據(jù),藉由該高位地址數(shù)據(jù),繼續(xù)地指定同一固定長數(shù)據(jù)。藉此,即使晶片激活信號遷移到非激活狀態(tài),可以連續(xù)地使1個固定長數(shù)據(jù)所包含的構成要素數(shù)據(jù)的行在激活狀態(tài)下予以保持。因此,可以抑制伴隨激活的反覆而造成的消費電路增大。
又,在其它的實施例中,使當?shù)臀坏刂窋?shù)據(jù)為被預先設定的規(guī)定值時所選擇的存儲單元的字線的配線電阻,比其它的存儲單元的字線的配線電阻小。藉此,例如在構成要素數(shù)據(jù)之中,使存儲最先被讀出的構成要素數(shù)據(jù)的存儲單元的配線電阻變小,可使其存儲單元的激活變快,而可以使作為ROM電路全體的工作速度變快。
又,本發(fā)明的其它實施例中,使當?shù)臀坏刂窋?shù)據(jù)為被事先設定的規(guī)定值時所選擇的存儲單元的通道寬,比其它的存儲單元的通道寬大。藉此,例如,在構成要素數(shù)據(jù)中,使存儲最初讀出的構成要素數(shù)據(jù)的存儲單元的通道寬變大,而可使其存儲單元的激活變快,而可使作為ROM電路全體的動作速度變快。
又,依據(jù)本發(fā)明的其它實施例,將存儲單元陣列,分割成當?shù)臀坏刂窋?shù)據(jù)為事先所設定規(guī)定值時所選擇的第1存儲器單元陣列,及上述低位地址數(shù)據(jù)為事先所設定的規(guī)定值以外時所選擇的第2存儲器單元陣列,以使第1存儲器單元陣列的讀出速度,比第2存儲器單元陣列的讀出速度快的方式,設定第1及第2存儲器單元陣列的各特性。藉此,例如將包含構成要素數(shù)據(jù)之中最先被讀出的構成要素數(shù)據(jù)予以存儲的存儲單元的存儲單元陣列,作為第1存儲器單元陣列,可使ROM電路全體的動作速度變快。
又,依據(jù)本發(fā)明的其它實施例,時鐘信號與高位地址數(shù)據(jù)同時被輸入,藉由高位地址數(shù)據(jù),指定數(shù)據(jù)中的1個,依據(jù)計數(shù)時鐘信號而得的計數(shù)值,連續(xù)地指定構成高位地址數(shù)據(jù)所指定的數(shù)據(jù)的構成要素數(shù)據(jù)。藉此,可以將傳送低位地址數(shù)據(jù)的地址線,只換成傳送時鐘信號的時鐘信號線。因此,低位地址數(shù)據(jù)用的銷成為不需要,而也減少了形成這部分ROM電路的裝置全體的銷根數(shù),裝置的封裝面積也減少。
本發(fā)明的其它的目的,特征及優(yōu)點,參照附圖,以下作詳細說明。
圖1是表示先有技術的ROM電路的一個例子的方塊圖。
圖2是表示圖1所示的ROM電路所存儲的漢字字形的一個例子的模式圖。
圖3是表示構成圖2所示的漢字字形的字數(shù)據(jù)的讀出順序的模式圖。
圖4是表示從存儲單元陣列電路讀出漢字字形的字數(shù)據(jù)所需的讀出操作的模式圖。
圖5是表示本發(fā)明第1實施例的漢字ROM電路的方塊圖。
圖6是表示圖5所示的存儲單元陣列電路所存儲的漢字字形數(shù)據(jù)的配置例的模式圖。
圖7是表示圖5所示的漢字ROM電路所輸入的地址數(shù)據(jù)的模式圖。
圖8是圖1所示的地址緩沖電路的電路圖。
圖9是圖8所示的地址緩沖電路所輸入的信號時序圖。
圖10是本發(fā)明的第2實施例所使用的地址緩沖電路的電路圖。
圖11是本發(fā)明的第2實施例所使用的地址緩沖電路的電路圖。
圖12是表示說明圖5所示的漢字ROM電路的改善點的信號例的時序圖。
圖13是表示說明圖5所示的漢字ROM電路的改善點的信號例的電路圖。
圖14是本發(fā)明的第4實施例所使用的存儲單元陣列電路的電路圖。
圖15是表示本發(fā)明的第5實施例所使用的存儲單元陣列電路的存儲單元的電路圖。
圖16是本發(fā)明的第6實施例的ROM電路的電路圖。
圖17是本發(fā)明的第7實施例的ROM電路的電路圖。
圖18是表示將圖17所示的ROM電路納入公知的系統(tǒng)的電路構成例的方塊圖。
以下,參照
本發(fā)明的實施例。
圖5是表示適用第1實施例的漢字ROM電路的方塊圖。
圖5所示的漢字ROM電路1,由地址緩沖電路2及5,X解碼電路3,存儲單元陣列電路4,Y解碼電路6,Y門電路7,輸出控制電路8,及輸出緩沖電路9所構成。ROM電路1被輸入作為地址信息的地址數(shù)據(jù)A0~A16。
地址緩沖電路2,被輸入地址數(shù)據(jù)A0~A16中的地址數(shù)據(jù)A5~A16。地址緩沖電路2,將被輸入的地址數(shù)據(jù)群作為地址數(shù)據(jù)X,輸出到X解碼電路3。地址緩沖電路5,被輸入地址數(shù)據(jù)A0~A4。地址緩沖電路5,以被輸入的地址數(shù)據(jù)群作為地址數(shù)據(jù),輸出到Y解碼電路6。
X解碼電路3,對從地址緩沖電路2所輸入地址數(shù)據(jù)X,進行解碼,然后生成行選擇數(shù)據(jù),將其輸出到存儲單元陣列電路4。存儲單元陣列電路4具有被配置成矩陣狀的多個存儲單元20(參照圖13),以字單位讀出從X解碼電路3所輸入的行選擇數(shù)據(jù)所對應的存儲單元20所存儲的字形數(shù)據(jù),輸出到Y門電路7。Y解碼電路6,對地址緩沖電路5所輸入的地址數(shù)據(jù)Y,進行解碼,生成列選擇數(shù)據(jù),將其輸出到Y門電路7。Y門電路7使從存儲單元陣列電路4所輸出的數(shù)據(jù)之中,Y解碼電路6所輸出的列選擇數(shù)據(jù)所對應數(shù)據(jù)通過,供給輸出緩沖電路9。輸出控制電路8,依據(jù)外部所輸入的信號CEB、OE、OEB等,生成輸出定時信號,輸出到輸出緩沖電路9。輸出緩沖電路9,當輸出控制電路8發(fā)出輸出許可時,獲取Y門電路7所輸出的數(shù)據(jù),將其作為輸出數(shù)據(jù)O0~O7,予以輸出。
在上述漢字ROM電路1中,將構成單一的漢字碼所對應的漢字字形的32個字的量的字數(shù)據(jù)存儲時,以事先所設定的矩陣形式例如圖6所示的橫方向32個(FF(十六進制)個)的矩陣形式,使這些32個字的量的字數(shù)據(jù),存儲于存儲器單元陣列電路4。又,在圖6中,以“←”表示,與左側欄所寫入之內容相同的內容。
藉由信號CEB、OE、OEB,使讀出指示被輸入漢字ROM電路1,而且如圖7(b)所示,表示漢字碼的地址數(shù)據(jù)A5~A16被輸入時,則該地址數(shù)據(jù)A5~A16被解碼,生成地址數(shù)據(jù)X。然后,如圖7(a)所示,每次構成漢字字形的各字數(shù)據(jù)的碼號(地址數(shù)據(jù)A0~A4)被輸入時,這些地址數(shù)據(jù)A0~A4被解碼,生成地址數(shù)據(jù)Y。然后,從這些地址數(shù)據(jù)X、Y所對應的存儲器號碼的存儲器單元20,字形數(shù)據(jù)系以字為單位被讀出,被讀出的字數(shù)據(jù),作為輸出數(shù)據(jù)O0~O7,被輸出到外部。
讀出字數(shù)據(jù)時,從#0存儲器號碼所對應的存儲單元中讀出字的數(shù)據(jù)起到#1F的存儲器號碼所對應的存儲單元20中讀出字數(shù)據(jù)為止之間,讀出位置在縱方向不遷移,在橫方向使其31次遷移,如此則可以讀出單一漢字碼所對應的漢字字形數(shù)據(jù)的全部字數(shù)據(jù)。
像這樣,在本發(fā)明的第1實施例,將構成單一漢字字形數(shù)據(jù)的32字的量的字數(shù)據(jù),以成為橫一列的方式,存儲于存儲單元陣列電路4。然后,讀出漢字字形數(shù)據(jù)時,以地址數(shù)據(jù)A0~A4,指定字數(shù)據(jù)號碼,然后,以字單位讀出字形數(shù)據(jù),而且,將地址數(shù)據(jù)A5~A16固定,而只將地址數(shù)據(jù)A0~A4遞增,讀出存儲于存儲單元陣列4的數(shù)據(jù)。因此,使?jié)h字ROM電路1激活的次數(shù),與公知的ROM電路的激活次數(shù)相比,變得比較少,藉此,使?jié)h字ROM電路1所消費的電流減低。又,激活的次數(shù)減少,而使得讀出速度變快,所以,可以使使用此漢字ROM電路1的裝置的漢字顯示速度提高。
在上述第1實施例中,低位地址數(shù)據(jù)側的地址緩沖電路5,如圖8所示,由反相電路10,與非門電路11,及反相電路12所構成。反相電路10獲取信號CEB(晶片激活信號),使其倒相,然后輸出信號ICE。與非門電路11,取反相電路10所輸出的信號ICE及地址數(shù)據(jù)A0~A4的邏輯積,作為地址數(shù)據(jù)A0B~A4B輸出。反相電路12獲取地址數(shù)據(jù)A0B~A4B予以倒相。
如上述地址緩沖器構成時,藉由地址數(shù)據(jù)A0~A4指定表示字數(shù)據(jù)的讀出號碼#0,#1,………時,如圖9(a)所示,每次信號CEB從“0”回到“1”時,從與非門電路11所輸出的地址數(shù)據(jù)A0B~A4B全部成為“1”。因此,存儲器號碼的指定,成為#0→#0,#1→#0,#2→#0,#3→#0的順序。
于是,像這樣,在地址數(shù)據(jù)A0~A4的變化途中,即使信號CEB從“0”變到“1”,在不需要使地址緩沖電路5所輸出的地址數(shù)據(jù)A0B~A4B變化時,也以使地址緩中器5成為圖10所示的構成。圖10所示的地址緩沖電路,由閂鎖電路13及反相電路14所構成。閂鎖電路13當信號ICE從“0”切換成“1”時,獲取地址數(shù)據(jù)A0~A4,予以閂鎖。反相電路14,獲取閂鎖電路13所輸出的地址數(shù)據(jù)A0~A4予以倒相。
以使地址緩沖電路5成為圖10所示的構成,只有在信號IEC從“0”變化到“1”時,地址數(shù)據(jù)A0~A4被閂鎖電路13所閂鎖。地址數(shù)據(jù)A0~A4在切換前,即使信號ICE從“1”變到“0”,閂鎖電路13所輸出的地址數(shù)據(jù)A0~A4也不會變化。藉此,從只閂鎖電路13所輸入的地址數(shù)據(jù)A0~A4所指定的存儲器號碼中,可使字數(shù)據(jù)輸出。
又,處理高位地址的地址緩沖電路2也同樣地,可作成圖10所示的構成。即,藉由閂鎖電路13,將地址數(shù)據(jù)A5~A16閂鎖,所以,即使信號CEB變成“1”,也不會使電路中流沒有用的電流,只要變化Y解碼電路6所輸出的后續(xù)的地址數(shù)據(jù)Y,即可以讀出構成漢字字形數(shù)據(jù)的字數(shù)據(jù)。
在上述第2實施例中,各緩沖地址電路2、5由圖10所示的電路構成。如果是這個電路構成,則當信號CEB為“1”時,地址數(shù)據(jù)A0~A4(A5~A16)及地址數(shù)據(jù)A0B~A4B(A5B~A16B)會被輸出。
于是,信號CEB為“1”時,為了使各地址緩沖電路非激活,使各地址緩沖器2,5成為圖11的構成。圖11所示的地址緩沖電路由延遲電路15,與非門電路16,閂鎖電路17,及反相電路18所構成。延遲電路15將信號ICE延遲,供給與非門電路16。與非門電路16,取由延遲電路所供給的延遲信號ICE及地址數(shù)據(jù)A0~A4(A5~A16)的邏輯積。閂鎖電路17,當信號ICE從“0”切換到“1”時,獲取地址數(shù)據(jù)A0~A4(A5~A16)而予以閂鎖。反相電路18獲取從閂鎖電路17所輸出的地址數(shù)據(jù)A0~A4(A5~A16)而予以倒相。
藉由構成如圖11所示的地址緩沖電路2、5,在信號CEB為“1”,信號ICE為“0”時,被延遲的信號ICE,藉由延遲電路15被供給到與非門電路16。藉由該被延遲的信號ICE,使與非門成為關斷狀態(tài),而可以使地址緩沖電路2,5成為非激活狀態(tài)。
在上述第1實施例中,如圖12(a)~(h)所示,當下位地址數(shù)據(jù)A0~A4所指定的存儲器號碼為0號時,高位地址數(shù)據(jù)A5~A16也同時變換。藉此,如圖13所示,X解碼電路3所輸出的行選擇數(shù)據(jù)(字線信號WL(i)~字線信號WL(k)會變換。因此,當指定低位地址A0~A4所指定的存儲器號碼#0的存儲器號碼時,必需一起將字線信號WL(i)~WL(k)及位線信號BL0~BL31切換。因此,要等到這些信號都穩(wěn)定是很花時間的,因而造成讀出時間長,而使?jié)h字ROM電路1全體的讀出時間變長。
于是,為了改善相對這樣的低位地址A0~A4所指定的存儲器號碼#0的存儲器號碼的讀出速度,如圖14所示,以連接構成存儲單元陣列電路4的各存儲單元20的具有比較高電阻的多晶硅等的配線21并排的方式,利用金屬等有比較低電阻的配線22。連接#0存儲器號碼所對應的存儲單元20及X解碼電路3的輸出端子。
藉由這樣的構成,當選擇低位地址A0~A4所指定的存儲器號碼#0的存儲器號碼時,到各存儲單元20的選通電壓穩(wěn)定為止的時間變短,使讀出所需時間變短,而可以使?jié)h字ROM電路1全體的讀出速度變快。
除了上述改善方法之外,例如圖15所示,也可以使#0存儲器號碼所對應的存儲器單元20a通道寬W1,比其它的存儲器單元20b的通道寬W2大,提高低位地址A0~A4所指定的存儲器號碼#0的存儲器號碼所對應的存儲單元20a的驅動力。
像這樣,由于只將低位地址A0~A4所指定的存儲器號碼#0的存儲器號碼所對應的存儲單元20a的通道寬W1加大,所以可控制晶片面積的增大,同時也可以將選擇地址A0~A4所指定的存儲器號碼#0的存儲器號碼時的讀出速度變快。
除了上述改善方法之外,如圖16所示,對于低位地址A0~A4所指定的存儲器號碼#0的存儲器號碼以外所對應的存儲器單元20所構成的存儲單元陣列電路4a,也可以將低位地址A0~A4所指定的存儲器號碼#0的存儲器號碼所對應的存儲單元20所構成的存儲單元陣列電路4b個別配置。然后,藉由以工作速度快的元件構成該存儲單元陣列電路4b,而在選擇低位地址A0~A4所指定的存儲器號碼#0的存儲器號碼時,可使讀出所需時間減少,而可以使?jié)h字ROM電路1全體的讀出速度變快。
這時,將地址緩沖電路2所輸出的漢字碼指定的地址數(shù)據(jù)X,供給到X解碼電路3,從存儲單元陣列電路4,輸出低位地址A0~A4所指定的存儲器號碼#0以外的存儲器號碼所存的字數(shù)據(jù)。又,地址數(shù)據(jù)X也供給存儲單元陣列電路4b,而低位地址A0~A4所指定的存儲器號碼#0的存儲器號碼所存儲的字數(shù)據(jù),從存儲單元陣列電路4b輸出。
在此狀態(tài)下,從Y解碼電路6輸出列選擇數(shù)據(jù)TG0時,選擇存儲單元陣列電路4b所輸出的字數(shù)據(jù)。然后,當從Y解碼電路6,輸出列選擇數(shù)據(jù)YG1~YG31中的任何1個時,藉由選擇從存儲單元陣列電路4a所輸出的字數(shù)據(jù),而讀出地址數(shù)據(jù)A5~A16所指定的漢字字形數(shù)據(jù)的各字數(shù)據(jù)那樣的構成。
在上述第1~第6實施例中,以高位地址數(shù)據(jù)A5~A16指定漢字碼,切換低位地址數(shù)據(jù)A0~A4,依序指定漢字碼所指定的漢字字形的各字數(shù)據(jù)那樣地構成。但是,如圖17所示,以計數(shù)電路26代替地址緩沖電路5也可。計數(shù)電路26計算從外部所輸入的時鐘信號CK,將此計數(shù)結果作為地址數(shù)據(jù)Y,輸入到Y解碼電路6那樣地構成。
藉由這樣的構成,可以在漢字ROM1內產生低位地址A0~A4。藉此,將為了要傳送地址數(shù)據(jù)A0~A4所需的5根地址數(shù)據(jù)線,換成傳送時鐘信號CK所需的1根時鐘信號線。
結果,4根信號線被消除,因此使芯片的端子數(shù)減少。
又,使用此第7實施例的漢字ROM電路,代替通常系統(tǒng)所使用的漢字ROM電路時,如圖18所示,將系統(tǒng)側所輸出的地址數(shù)據(jù)A0,作為時鐘信號CK,輸入計數(shù)電路26的時鐘輸入端子那樣地構成也可。在這種情況下,設或非門電路27,演算從系統(tǒng)側所供給的地址數(shù)據(jù)A0~A4的邏輯和,生成復位信號LTR,將其輸入計數(shù)電路26的復位端子的構成。
又,在上述第~第7實施例中,使用地址數(shù)據(jù)A0~A16,從漢字ROM電路1讀出構成漢字字形的各字數(shù)據(jù),但是,也可以按照必需的ROM電路的存儲容量,決定MSB(最低有效位)的構成。
如上所述,依據(jù)本發(fā)明的實施例,可提供減低電路的消費電力、晶片的封裝面積、地址鎖的根數(shù)等,可以高速地讀出字形數(shù)據(jù)等的ROM電路,藉此可以大幅度地提高漢字顯示速度。
權利要求
1.一種ROM電路,存儲具有固定長的多個數(shù)據(jù),當?shù)刂窋?shù)據(jù)被輸入時,以上述數(shù)據(jù)中的上述地址數(shù)據(jù)所對應的1個數(shù)據(jù)被讀出的方式,藉由上述地址數(shù)據(jù),將被選擇的多個存儲單元內所存儲上述數(shù)據(jù)的構成要素數(shù)據(jù)予以輸出;其特征在于構成上述數(shù)據(jù)的各部分的構成要素數(shù)據(jù),被存儲于配列成單1行的存儲單元,將上述地址數(shù)據(jù),分割成高位地址數(shù)據(jù)及低位地址數(shù)據(jù),藉由高位地址數(shù)據(jù)指定單一行,藉由低位地址數(shù)據(jù),連續(xù)地指定單一行內的構成要素數(shù)據(jù)。
2.根據(jù)權利要求1的ROM電路,其特征在于當晶片激活信號遷移到非激活狀態(tài)時,保持上述高位地址數(shù)據(jù),藉由該高位地址數(shù)據(jù),繼續(xù)指定同一固定長數(shù)據(jù)。
3.根據(jù)權利要求1或2的ROM電路,其特征在于使當下位地址數(shù)據(jù)為預先設定的規(guī)定值時,所選擇的存儲單元的字線的配線電阻,比其它的存儲單元的字線配線電阻小。
4.根據(jù)權利要求1或2的ROM電路,其特征在于當?shù)臀坏刂窋?shù)據(jù)為預先所設定的規(guī)定值時,所選擇的存儲單元的通道寬,比其它的存儲單元的通道寬大。
5.如權利要求1或2的ROM電路,其特征在于將存儲單元陣列分割為,低位地址數(shù)據(jù)為事先所設定的規(guī)定值時所選擇的第1存儲單元陣列,及上述低位地址數(shù)據(jù)為預先所設定的規(guī)定值以外時所選擇的第2存儲單元陣列,設定第1及第2存儲單元陣列的各特性,以使上述第1存儲單元陣列的讀出速度比上述第2存儲單元陣列的讀出速度快。
6.根據(jù)權利要求1或2的ROM電路,其特征在于上述高位地址數(shù)據(jù)與時鐘信號一起被被輸入,藉由上述高位地址數(shù)據(jù),指定上述數(shù)據(jù)中的1個,依據(jù)計算上述時鐘信號所獲得的計數(shù)值,連續(xù)地指定構成上述高位地址數(shù)據(jù)所指定的數(shù)據(jù)構成要素數(shù)據(jù)。
全文摘要
在存儲固定長多個數(shù)據(jù)的ROM電路中,當?shù)刂窋?shù)據(jù)輸入時,以地址數(shù)據(jù)所對應的一個數(shù)據(jù)讀出的方式,使利用地址數(shù)據(jù)選擇多個存儲單元內所存儲的數(shù)據(jù)的構成要素數(shù)據(jù)被輸出。構成各數(shù)據(jù)的構成要素數(shù)據(jù),存儲配置成單一行的存儲器單元。將地址數(shù)據(jù)分割成高位地址數(shù)據(jù)及低位地址,藉由高位地址數(shù)據(jù)指定單一行。單一的行內的構成要素數(shù)據(jù),以低位地址數(shù)據(jù)連續(xù)地指定。
文檔編號G11C17/00GK1173716SQ9711406
公開日1998年2月18日 申請日期1997年7月3日 優(yōu)先權日1996年7月3日
發(fā)明者木久保秀 申請人:株式會社理光