專利名稱：改進(jìn)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備的方法與裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在異步或同步模式中操作的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)設(shè)備，更具體地涉及增加當(dāng)前的DRAM設(shè)備的數(shù)據(jù)帶寬與尋址范圍與/或?yàn)檩^小的設(shè)備提供等效帶寬與尋址范圍，本發(fā)明以與傳統(tǒng)上用于DRAM系統(tǒng)截然不同與嶄新的接口及相關(guān)的存取機(jī)制達(dá)到這一成果。
早先，在計(jì)算機(jī)、微處理器及類似的系統(tǒng)中存儲(chǔ)數(shù)據(jù)的基本裝置在于存儲(chǔ)各位信息的基于晶體管的高速電路，一種稱作SRAM的所謂靜態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備，諸如在名為MOS存儲(chǔ)器(1993/94)的Samsung電子的產(chǎn)品目錄第295-300頁所簡(jiǎn)述的。例如，Samsung型KM644002cmosSRAM是以提供1,048,576字×4位的32針?biāo)芰蠁卧?400密耳)出現(xiàn)的，并使用四條公共輸入與輸出線及操作得比讀周期的地址存取時(shí)間快的一個(gè)輸出啟動(dòng)針，快速存取時(shí)間在15至25ns的范圍內(nèi)。為了選擇一兆單元以上中的唯一的一個(gè)單元，將20個(gè)地址位(20個(gè)針為地址針)與4個(gè)數(shù)據(jù)針及控制信號(hào)重新結(jié)合。
為了滿足增加RAM的需求，這一概念是從將各位存儲(chǔ)在硅單元或模片上的一個(gè)小型電容器中而逐漸發(fā)展而來的，大量電容器的集成占用遠(yuǎn)比晶體管為小的空間，即所謂動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器或DRAM單元。DRAM單元具有增加存儲(chǔ)容量、提高數(shù)據(jù)帶寬以及節(jié)省設(shè)備尺寸、電路板空間、功耗與成本的優(yōu)點(diǎn)，尤其是在設(shè)計(jì)中實(shí)現(xiàn)大量這種設(shè)備時(shí)，DRAM勝過了周期性充電電容器的要求以及較復(fù)雜的存取機(jī)構(gòu)及控制電路；并且DRAM已成為既使不是最流行的也是最流行的之一的存儲(chǔ)器類型。
再者，DRAM的外部電路接口明顯地與SRAM不同。與上述示例性Samsung型KM644002SRAM相反，對(duì)于上述Samsung產(chǎn)品目錄第330-337頁上所描述的一種對(duì)應(yīng)的Samsung型KM64C1000BCMOS DRAM，尋址類似于唯一地確定矩陣中的一個(gè)元素，地址空間中的各單元是通過提供一個(gè)行地址與一個(gè)列地址而存取的。對(duì)于1兆×4位的實(shí)例，只需要總共20個(gè)地址位，10位用于選擇該位所在的行而10位選擇所需要的位在選中的行中的列。與SRAM設(shè)備相比，只提供了10個(gè)地址針以及4個(gè)數(shù)據(jù)位與少數(shù)控制線，得到正好20針的插件，這便可觀地節(jié)省了電路板空間、功耗與成本。DRAM的存取機(jī)制如下。外部電路在相同的針上順序地提供10位行地址后隨10位列地址，而內(nèi)部電路利用這一順序提供的信息來選擇所要求的唯一單元，如所述產(chǎn)品目錄中所描述的。該DRAM的外部電路接口本質(zhì)上是異步的，因此也稱作異步DRAM或asyncDRAM。
然而，用行與列地址的順序出現(xiàn)來代替同時(shí)提交整個(gè)地址，與SRAM相比延遲了信息的存儲(chǔ)與檢索，例如，與所述336與337頁上更具體地示出的及299與300頁上所描述的SRAM讀與寫存取周期相比。
然而，經(jīng)過了一段時(shí)間，系統(tǒng)需求膨脹，決定了容量、更高的數(shù)據(jù)帶寬、更快的存取時(shí)間、脈沖串模式存取、及與異步DRAM不同的同步操作。
技術(shù)隨著改進(jìn)的增加而進(jìn)步，不斷地提供諸如頁模式存取等具有更快存取時(shí)間以及有限脈沖串模式性能的更高密度的異步DRAM。同時(shí)還出現(xiàn)了具有同步接口的DRAM。還研制出了具有較大針數(shù)的更高數(shù)據(jù)帶寬設(shè)備，但由于它們的大插件尺寸而限制了它們的市場(chǎng)。再者，更高的數(shù)據(jù)帶寬需求必須通過采用更多的部件或具有更大針數(shù)的較寬數(shù)據(jù)帶寬部件來實(shí)現(xiàn)，不幸的是必然會(huì)導(dǎo)致更大的電路板空間及功耗以及它們的不利之處。
本技術(shù)中的這種發(fā)展與日俱增地導(dǎo)致提供更高密度及更快速度的先進(jìn)設(shè)備，然而卻仍然停留在基本系統(tǒng)結(jié)構(gòu)、外部電路接口及存取機(jī)制上。各種新一代的DRAM具有更高的存儲(chǔ)容量且通常具有更快的存取時(shí)間，正如它們從32K發(fā)展到64K、256K、1M、4M、16M及64M，而256M則正在研制。
這一異步DRAM的演變極大地受到具有大數(shù)據(jù)帶寬與尋址能力的新一代高速微處理器的可利用性的推動(dòng)。這些新的處理器提供在一個(gè)脈沖串中進(jìn)行多次存儲(chǔ)器存取來加快存儲(chǔ)與檢索過程的數(shù)據(jù)傳輸模式。然而，由于異步DRAM只有有限的脈沖串模式性能，隨著脈沖串傳輸成為所有存儲(chǔ)器存取的主要部分而它們?cè)谙到y(tǒng)性能中設(shè)置了瓶頸。從而，對(duì)高效處理脈沖串模式的需示及新一代CAD工具與設(shè)計(jì)方法學(xué)的開發(fā)對(duì)研制上述同步DARM或Sync DRAM(SDRAM)提出了同步設(shè)計(jì)的要求與推動(dòng)。從異步DRAM發(fā)展到同步DRAM產(chǎn)生了極大的轉(zhuǎn)變。
在SDRAM中設(shè)置了一個(gè)時(shí)鐘，所有的存取都是與該時(shí)鐘同步的。它優(yōu)化了脈沖串傳輸存取并具有實(shí)質(zhì)上更高的脈沖串存取速度。初始建立時(shí)間之后，每一個(gè)時(shí)鐘周期以整個(gè)脈沖串存儲(chǔ)或檢索數(shù)據(jù)。一種典型的4M×4 SDRAM及其內(nèi)部結(jié)構(gòu)便是1994年的微米半導(dǎo)體(Micron semi conductor)數(shù)據(jù)書的2-1與2-2頁上所描述的微米型MT48。SDRAM設(shè)備的讀與寫周期的存取機(jī)制在諸如Texas儀器公司的1993年的名為MOS存儲(chǔ)器的產(chǎn)品目錄的4-525與4-526頁上有所描述，這種SDRAM的存取機(jī)制與異步DRAM不同，并需要不同的外部電路來生成控制信號(hào)。
然而應(yīng)當(dāng)指出，熟悉本技術(shù)的人員的思想傾向要求同步與異步DRAM都應(yīng)保持順序提供行與列存取地址的觀念，并且數(shù)據(jù)接口與地址接口分開實(shí)現(xiàn)。
雖然在系統(tǒng)舞臺(tái)上在異步與同步DRAM之間這樣解決了由增長建立的極大需求，還有一個(gè)問題在極大程度上尚未解決即，數(shù)據(jù)帶寬的增長有害地消耗大量DRAM所占用的寶貴電路板空間且需要更多的功率。
從而，在本技術(shù)的當(dāng)前狀態(tài)中，一種典型的配置采用多個(gè)DRAM來提供較寬的帶寬及大存儲(chǔ)器陣列。最好用一個(gè)實(shí)例來說明這一點(diǎn)。
假定一個(gè)處理器具有一條64位寬的數(shù)據(jù)總線及4M×64的存儲(chǔ)器系統(tǒng)需求，采用SDRAM與異步DRAM兩者，假定4M×4的DRAM作為一個(gè)基本單元，便需要16個(gè)DRAM。反之，如果采用4M×16的DRAM(比4M×4大得多的插件尺寸)，則只需要4個(gè)DRAM，但是它們?nèi)哉加脤?shí)質(zhì)上比四個(gè)4M×4插件大的空間。
因此無論在研制SDRAM時(shí)作出了多大的改變，顯然相同配置的部件數(shù)量保持不變。隨著存儲(chǔ)器需求的增長，連續(xù)不斷地對(duì)電路板空間提出大量要求。事實(shí)上，SDRAM對(duì)于類似的密度具有較大的插件尺寸，16個(gè)DRAM比16個(gè)異步DRAM占用更多的空間。
對(duì)于現(xiàn)有的DRAM，粒度是又一問題或爭(zhēng)論點(diǎn)。沒有容易的方法來得到奇數(shù)粒度(不是4的倍數(shù)的粒度)諸如2M×64或6M×64，而不采用大量的部件。作為一個(gè)實(shí)例，如果希望得到一個(gè)6M×64存儲(chǔ)器配置，則需要32個(gè)4M×4設(shè)備。
此外，只在非常窄的范圍內(nèi)存在著前后代之間的針對(duì)針兼容性。插件尺寸隨DRAM的密度迅速增長；而這強(qiáng)制重新設(shè)計(jì)來跟上不斷增加的系統(tǒng)存儲(chǔ)器需求，這是由于較高密度的芯片需要較大的覆蓋區(qū)。
通常，對(duì)于較大數(shù)量的較小插件尺寸部件或較小數(shù)量的較大插件尺寸部件，DRAM技術(shù)的當(dāng)前技術(shù)狀態(tài)一貫地追求增加電路板空間、提高功耗、更大的制造與組裝成本、較低的MTBF(平均故障間隔時(shí)間)、粗糙的粒度以及只在DRAM的極小范圍內(nèi)的針兼容性。盡管經(jīng)過二十年的工作，這些問題仍然存在。
作為本發(fā)明的基石的驚人發(fā)現(xiàn)協(xié)力突破了所有這些缺點(diǎn)與限制，使得相同的配置能具有較少數(shù)量的部件；并且對(duì)于類似的密度提供了具有低功耗、低制造與組裝成本、更好的MTBF、更精細(xì)的粒度并且在DRAM的大范圍內(nèi)極大地?cái)U(kuò)展了的針兼容性的較小插件尺寸。誠然，本發(fā)明提供了超過當(dāng)前的DRAM設(shè)備(采用相同的針數(shù)與尺寸的設(shè)備)的增加了的數(shù)據(jù)帶寬與尋址范圍的性能，或者以較小的DRAM設(shè)備插件(異步與同步DRAM兩者)提供等效的帶寬與尋址范圍。這是通過斷然與過去數(shù)十年間在本技術(shù)中所一直采用的方向決裂，而采用一種新穎的接口及相關(guān)存取機(jī)制與過程而完成的。
從而，本發(fā)明的一個(gè)目的為提供改進(jìn)當(dāng)前與過去的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備的數(shù)據(jù)帶寬與尋址范圍的一種新的與改進(jìn)的方法與裝置；或者增加這一性質(zhì)的當(dāng)前尺寸設(shè)備的數(shù)據(jù)帶寬與尋址范圍與/或以較小的設(shè)備提供等效的帶寬與尋址范圍，完全避免了上面所述的先前技術(shù)中的缺點(diǎn)與限制。
另一個(gè)目的為提供一種用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備的新穎接口及相關(guān)尋址機(jī)制。
其它的目的將在下面說明并在所附的權(quán)利要求書中更全面地描述。
概言之，從其觀點(diǎn)之一出發(fā)，本發(fā)明包括改進(jìn)傳統(tǒng)上具有行與列地址、數(shù)據(jù)輸入、數(shù)據(jù)輸出與啟動(dòng)針，并以連接在對(duì)應(yīng)的所述針上的尋址、數(shù)據(jù)寫與讀周期控制線操作的類型的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備的數(shù)據(jù)帶寬與尋址范圍能力的一種方法，該方法包括在各寫與讀周期上，在一組預(yù)定的針上分別最先尋址行地址；然后在各寫與讀周期上，在同一組預(yù)定的針上尋址沿該行的列地址；然后在各所述寫與讀周期上，尋址了它們各自的列地址之后，在各寫與讀周期期間在同一組預(yù)定的針上施加與檢索數(shù)據(jù)，借此減少尋址、寫與讀所需的針數(shù)，并從而增加設(shè)備的數(shù)據(jù)帶寬與尋址范圍能力。
下面詳細(xì)給出較佳技術(shù)及最佳模式設(shè)計(jì)。
下面結(jié)合附圖描述本發(fā)明，其中

圖1為適應(yīng)于實(shí)踐本發(fā)明的一個(gè)說明性或示范性24針異步4M×4基線異步DRAM及控制線與針的平面圖；圖2為一個(gè)44針同步SDRAM型式的類似圖；圖4與3為按照本發(fā)明操作圖1的設(shè)備的方法與序列的控制線信號(hào)與操作定時(shí)圖，其中分別示出了在寫與讀周期中的尋址及數(shù)據(jù)存?。粓D5為按照本發(fā)明的技術(shù)與接口操作圖2的同步設(shè)備的裝置的方框與電路圖；圖7與6分別對(duì)應(yīng)于圖4與3的定時(shí)與操作圖，但指向按照本發(fā)明的圖5與2的SDRAM設(shè)備的操作；圖8與9為分別展示實(shí)施本發(fā)明的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備的4M×64及16M×64配置的方框圖；以及圖10為對(duì)比先有技術(shù)與圖9的系統(tǒng)的類似圖；如上所述，本發(fā)明(壓印為‘PARAS’)具有與上述異步DRAM或SDRAM所采用的現(xiàn)有技術(shù)根本上不同的一個(gè)特殊的外部電路接口及一種獨(dú)一無二的存取機(jī)制。
按照本發(fā)明，行地址是在一組針上提供的，后面跟著列地址，然后在相同的針上傳輸數(shù)據(jù)。要在寫周期中存儲(chǔ)的數(shù)據(jù)跟在列地址后面，而不是象在當(dāng)前存在的存取機(jī)制方法那樣同時(shí)提交給DRAM。雖然這可能在單一存取的寫定時(shí)上以及在脈沖串存取的第一次寫上有某種不利的影響，但認(rèn)為這對(duì)本發(fā)明的突出優(yōu)點(diǎn)的損害是無足輕重的。再者，這實(shí)質(zhì)上并不影響讀存取的數(shù)據(jù)檢索。
可以用兩種方式有利地利用本發(fā)明的這一獨(dú)一無二的存取機(jī)制
1、如果希望與DRAM的現(xiàn)有標(biāo)準(zhǔn)插件尺寸保持兼容，則本發(fā)明能使類似插件內(nèi)的數(shù)據(jù)帶寬及尋址能力顯著地提高。
利用本發(fā)明，由于數(shù)據(jù)也在DRAM上傳輸，數(shù)據(jù)的位數(shù)得以增加。由于地址也在現(xiàn)有的DRAM中所提供的只用于數(shù)據(jù)的針上提供(以每一個(gè)數(shù)據(jù)針?biāo)谋兑蜃拥默F(xiàn)有尋址范圍，本發(fā)明的尋址能力同樣得以增進(jìn)。例如，在本發(fā)明的‘PARAS’系統(tǒng)中，可以唯一地尋址的單元的數(shù)目四倍于一個(gè)單一位當(dāng)前存在的DRAM；對(duì)于一個(gè)4位寬的當(dāng)前DRAM增加256倍；對(duì)于一個(gè)8位寬的當(dāng)前存在的DRAM增加65536倍，以此類推。對(duì)于一個(gè)‘n’位寬的傳統(tǒng)DRAM，增加尋址能力的公式為22n倍。
此外，可以不增加當(dāng)前的DRAM的針數(shù)而得到地址與數(shù)據(jù)帶寬兩者中這一巨大的增益。
2、另一種選擇是減少DRAM的針數(shù)而仍然得到現(xiàn)有的DRAM設(shè)備當(dāng)前所提供的相似數(shù)據(jù)帶寬及尋址能力，但具有縮小了的或較小的插件尺寸。
利用本發(fā)明的新穎存取機(jī)制，能用較小的插件尺寸構(gòu)成設(shè)備。例如，當(dāng)前40針插件中所提供的256K×16 DRAM能夠減少到24針而仍然提供較高的密度。這一減少對(duì)于電路板空間、功耗及上面描述的問題將具有重大的影響。
這一提出的存取機(jī)制的影響通過利用一個(gè)現(xiàn)有的4M×4DRAM作為一個(gè)例子進(jìn)一步說明，但是當(dāng)然不只限于這一規(guī)模的DRAM。
在這一例子中，需要22個(gè)地址位才能從4兆存儲(chǔ)單元中解碼出一個(gè)單元。在DRAM技術(shù)的當(dāng)前狀態(tài)中，這22個(gè)針或者分成各11針的行與列地址，或者分成12個(gè)針的行地址及10個(gè)針的列地址。反之，利用本發(fā)明，數(shù)據(jù)是定序在用于行/列地址的相同的12個(gè)針上的，外部電路便可利用外加的12個(gè)數(shù)據(jù)位連同4個(gè)原來的數(shù)據(jù)位。這便得到16個(gè)數(shù)據(jù)位的總帶寬而并不增加插件的針數(shù)。從而，對(duì)于上文中的一條64位寬數(shù)據(jù)總線，只需要四塊本發(fā)明的‘PARAS’芯片，相對(duì)于一條64位寬的總線需要16塊相同插件尺寸的芯片的傳統(tǒng)方法，這是一個(gè)決定性的優(yōu)點(diǎn)。
繼續(xù)當(dāng)前的4M×4 DRAM的例子，與上面提到的Samsung產(chǎn)品目錄中的DRAM相同，這一傳統(tǒng)DRAM的4個(gè)數(shù)據(jù)位DQ3、DQ2、DQ1與DQ0在地址階段中在圖1與2中也用于行與列地址，DRAM分別表示異步與SDRAM。這使得在本發(fā)明的轉(zhuǎn)換中得到4條額外的地址線，從而事實(shí)上得到8條額外的地址線。利用上述倍數(shù)因子，本發(fā)明能將可尋址的DRAM存儲(chǔ)器單元的數(shù)目增加256倍而無須增加插件尺寸。事實(shí)上，由于在只需11位時(shí)已經(jīng)分配了12個(gè)地址位，在這一特定的前后關(guān)系中，地址范圍將增加1024倍。
現(xiàn)在應(yīng)當(dāng)指出在用本發(fā)明實(shí)現(xiàn)時(shí)，現(xiàn)有技術(shù)水平的24針插件4M×4異步DRAM能夠供給高達(dá)4G×16位(即64千兆位)，這是驚人的寬范圍。實(shí)際上，本世紀(jì)尚未設(shè)想過開發(fā)64千兆位的DRAM。
類似地，當(dāng)作為同步DRAM(‘PARAS’)實(shí)現(xiàn)時(shí)，一個(gè)現(xiàn)有技術(shù)水平的44針插件4M×4SDRAM也能供給高達(dá)4G×16即64千兆位。
這些對(duì)4M×4例子的增益表示在一個(gè)類似尺寸的插件中比當(dāng)前存在的DRAM高三個(gè)數(shù)量級(jí)的存儲(chǔ)容量的提高。
為了清楚起見，用于上述例子的圖1與2中的本發(fā)明的異步與同步型式的頂層符號(hào)圖象中未列出針與控制線，只強(qiáng)調(diào)了本發(fā)明的新穎特征，并且只是為了更好地理解而省略了傳統(tǒng)的接地、電源及字節(jié)選擇。
雖然描述了在廣范圍場(chǎng)合中與當(dāng)前的DRAM的比較，但應(yīng)指出‘PARAS’并不保證與現(xiàn)有的設(shè)備永遠(yuǎn)是針兼容的，但期望保持在相似的插件尺寸范圍內(nèi)。對(duì)于同步型式這一點(diǎn)尤其真實(shí)，在該型式中，某些用圖2的地址位‘A10’與‘A11’的命令定義必須改變或不同地定義以實(shí)現(xiàn)‘PARAS’存取機(jī)制；雖然總體插件尺寸保持不變或基本上不變。
如上所述，由于在不同的存取階段中相同的針組的共享使用，而本發(fā)明的DRAM存取有時(shí)可能稍慢，但本技術(shù)具有壓倒一切的顯著改進(jìn)。對(duì)存取時(shí)間的實(shí)際影響取決于實(shí)現(xiàn)，而實(shí)際上可以忽略不計(jì)或者認(rèn)為完全不存在?？梢云谕x存取是一樣快而任何延遲只影響寫周期。各式各樣的實(shí)現(xiàn)都有可能用于這一系統(tǒng)結(jié)構(gòu)，只是在特征與細(xì)節(jié)上有所不同，但都應(yīng)用相同的本發(fā)明的本質(zhì)性恩想。下面更詳細(xì)地描述實(shí)現(xiàn)的兩種主要類型，異步模式與同步模式。
首先描述異步模式與圖1的結(jié)構(gòu)互相關(guān)聯(lián)的這種實(shí)現(xiàn)示出在圖3與4中。首先用‘ras’(行地址選通脈沖)提供一個(gè)行地址(圖1、3與4)作為控制線。接著在‘cas’信號(hào)的控制下在相同的針上提供列地址。
在寫周期的情況中，在“列地址”以后將“數(shù)據(jù)”驅(qū)動(dòng)或作用在相同的針上，如圖4中所示。由于數(shù)據(jù)在列地址之后出現(xiàn)在相同的針上，從而第一次寫存取將稍慢；但隨后對(duì)同一行中的接連的列的后續(xù)存取將與現(xiàn)有的異步DRAM相似。
然而在讀周期的情況中(圖3)，“數(shù)據(jù)”是在相同的針上檢索的，并且“行地址”、“列地址”及“數(shù)據(jù)”的定序仍將分別具有與現(xiàn)有的異步DRAM相似的定時(shí)。由于通常對(duì)于異步模式及稍后描述的同步模式兩者而言，在一個(gè)典型的系統(tǒng)中執(zhí)行的讀的次數(shù)遠(yuǎn)比寫要多，上面提到的寫周期中的次要性能降低不是明顯的。此外，如果在系統(tǒng)設(shè)計(jì)中采用了高速緩沖存儲(chǔ)器，這一稍為降級(jí)將進(jìn)一步減少到非常低的水平上。
只是為了說明的方便，圖5中示出了一個(gè)同步(‘PARAS’)DRAM的頂層內(nèi)部方框圖。在這種DRAM中提供了一個(gè)時(shí)鐘及時(shí)鐘啟動(dòng)信號(hào)，并且這一實(shí)現(xiàn)的存取示出在圖6與7中，以及在圖2的設(shè)備的前后關(guān)系中。這里，傳統(tǒng)名詞‘ras’、‘cas’等由于它們也用于加載控制命令而采用附加的含義?！械刂贰怯靡粋€(gè)‘ras’脈沖與其它控制信號(hào)的適當(dāng)組合加載的。接著，用低電平的‘cas’與其它信號(hào)的適當(dāng)狀態(tài)在相同的針上加載“列地址”。還有諸如‘激活’、‘去激活’、‘預(yù)先充電’等其它命令。應(yīng)當(dāng)指出，在使用‘A10’與‘A11’針的數(shù)據(jù)階段中，現(xiàn)有的同步DRAM標(biāo)準(zhǔn)中能發(fā)布某些命令。為了適應(yīng)本發(fā)明，重新定義并不同地執(zhí)行這些命令，得出兩個(gè)附加的針的用途；但總體插件尺寸可以仍保持不變。
在寫周期的情況中，“數(shù)據(jù)”是在“列地址”之后在相同的針上驅(qū)動(dòng)的，如圖7中所示。第一次寫存取預(yù)期比傳統(tǒng)的同步DRAM慢一個(gè)時(shí)鐘周期，但同一行聽后續(xù)存取將是每一個(gè)時(shí)鐘周期。第一次寫存取的實(shí)際延遲取決于實(shí)現(xiàn)及設(shè)備技術(shù)。
對(duì)于讀周期，“數(shù)據(jù)”是在提交了“列地址”之后在相同的針上檢索的，如圖6中所示，并且“行地址”、“列地址”與“數(shù)據(jù)”的定序分別具有與現(xiàn)有的同步DRAM相似的定時(shí)，如圖所示。
繼續(xù)對(duì)采用本發(fā)明的‘PARAS’技術(shù)的一個(gè)示范性系統(tǒng)級(jí)實(shí)現(xiàn)說明，并假定4M×64存儲(chǔ)器陣列的說明性示例的需求只需要四個(gè)4M×16‘PARAS’型DRAM(在異步‘PARAS’的情況中為24針插件，而對(duì)同步‘PARAS’則為44)(圖8)來達(dá)到所要求的配置，而不是16個(gè)基于當(dāng)前存在的存取機(jī)制的4M×4DRAM，事先假定所采用的是類似插件尺寸的設(shè)備。這便節(jié)省了可觀的電路板空間，降低了功耗，提供了較好的MTBF以及落入與較高密度DRAM的兼容性中供將來擴(kuò)展用。
隨著將來系統(tǒng)存儲(chǔ)器需求的增加，由于它們是針兼容的，從4M×64增加到64M×64時(shí)，64M×64‘PARAS’DRAM能夠下降到4M×16。這與普遍的設(shè)計(jì)新的電路板及隨后必須承擔(dān)明顯的與制造相關(guān)的費(fèi)用的技術(shù)相反。由于現(xiàn)有的4M×4DRAM不與將來的64M×4針兼容，上市銷售的時(shí)機(jī)是一個(gè)主要因素，并將受到嚴(yán)重的影響。此外，如上所述，本發(fā)明能夠以類似的插件尺寸為現(xiàn)有DRAM的×4配置提供256倍大的存儲(chǔ)規(guī)模，并為現(xiàn)有DRAM的×8配置提供65536倍的存儲(chǔ)規(guī)模。
雖然現(xiàn)有的設(shè)備中也有較寬的數(shù)據(jù)帶寬的，但它們也具有大得多的插件尺寸，這一點(diǎn)與本發(fā)明進(jìn)一步相反。
如頻繁地指出的，本發(fā)明還提供比現(xiàn)有的同步或異步DRAM更精細(xì)的粒度，并且在設(shè)計(jì)中采用多存儲(chǔ)體理，消耗的部件數(shù)目大為減少。如果作為一個(gè)例子，需要4個(gè)分立的4M×64的存儲(chǔ)體(圖9)，本發(fā)明的基本陣列只需要16個(gè)設(shè)備，如圖所示。這是與現(xiàn)有的基于異步或同步DRAM的實(shí)現(xiàn)的一種很好的對(duì)比，后者將消耗64個(gè)部件，如圖10中所示。
再者，在本發(fā)明中最好包含一個(gè)列地址計(jì)數(shù)器來方便順序存取快速的頁模式，并具有比傳統(tǒng)的異步設(shè)計(jì)更快的存取在所有情況中，本發(fā)明提供增加的地址與數(shù)據(jù)帶寬，并且在需要時(shí)，能達(dá)到部件實(shí)質(zhì)性的數(shù)量降低。從而，可以期望，本發(fā)明的系統(tǒng)與技術(shù)對(duì)于大量的應(yīng)用是十分有用的，并且在空間與功耗非常寶貴的設(shè)計(jì)中起到關(guān)鍵性部件的作用。
在外部電路接口中，如上面所說明的，存儲(chǔ)器控制器具有與傳統(tǒng)的DRAM設(shè)計(jì)人員所采用的不同的定序與定時(shí)，用于多路轉(zhuǎn)換行與列地址的多路轉(zhuǎn)換器電路是三態(tài)型的(圖3、4、6與7)以便數(shù)據(jù)能位于同一條總線上。
作為結(jié)論，采用本發(fā)明能使插件尺寸保持與當(dāng)前的設(shè)備類似，同時(shí)顯著地增加了數(shù)據(jù)位數(shù)。各部件上所增加的數(shù)據(jù)帶寬使得滿足較寬的數(shù)據(jù)總線規(guī)模所需的部件數(shù)目顯著地減少，并且插件尺寸保持不變或基本上不變，但顯著地增加了可以唯一地尋址的單元的數(shù)目。
‘PARAS’的最明顯的優(yōu)點(diǎn)在于對(duì)系統(tǒng)實(shí)現(xiàn)具有突出影響的較大數(shù)據(jù)帶寬及較高潛在密度，能夠降低電路板的“不動(dòng)產(chǎn)”，較低功耗，降低制造成本，以及大范圍的不期而遇的針兼容性。
熟悉本技術(shù)的人員可進(jìn)行進(jìn)一步的修正，并且這些都認(rèn)為是在所附的權(quán)利要求書中所定義的發(fā)明精神與范圍之內(nèi)的。
權(quán)利要求
1.一種改進(jìn)傳統(tǒng)類型的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備的數(shù)據(jù)帶寬及尋址范圍能力的方法，這種類型的存儲(chǔ)器傳統(tǒng)上具有行與列地址、數(shù)據(jù)輸入、數(shù)據(jù)輸出及啟動(dòng)針，并以連接在對(duì)應(yīng)的所述針上的尋址、數(shù)據(jù)寫與讀周期控制線操作，該方法包括在各寫與讀周期上分別在一組預(yù)定的針上最先尋址行地址；然后在備寫與讀周期上在同一組預(yù)定的針上尋址沿該行的列地址；然后在各所述寫與讀周期上，在它們各自的列尋址之后，在各自的寫與讀周期中在同一組預(yù)定的針上施加與檢索數(shù)據(jù)，借此減少尋址、寫與讀所需的針數(shù)，并從而增加該設(shè)備的數(shù)據(jù)帶寬及尋址范圍能力。
2.權(quán)利要求1中所要求的一種方法，其中保持了基本上與傳統(tǒng)的DRAM中相同的設(shè)備針數(shù)，但由于預(yù)定的針組所需的針數(shù)減少了，便能用DRAM的剩余的針來進(jìn)行額外的數(shù)據(jù)處理能力，借此對(duì)基本上同一尺寸的設(shè)備提供增加的數(shù)據(jù)帶寬及尋址范圍能力。
3.權(quán)利要求2中所要求的一種方法，其中所增加的尋址能力提供設(shè)置在DRAM設(shè)備中的各數(shù)據(jù)針的四倍的能力。
4.權(quán)利要求3中所要求的一種方法，其中對(duì)于一個(gè)單一位DRAM尋址能力增加四倍，對(duì)于一個(gè)四位寬的DRAM增加256倍，并且對(duì)于一個(gè)8位寬的DRAM增加65536倍，對(duì)于一個(gè)‘n’位寬的傳統(tǒng)DRAM則增加22n倍尋址能力。
5.權(quán)利要求4中所要求的一種方法，其中所述設(shè)備是實(shí)質(zhì)上24針4M×4DRAM與44針4M×4SDRAM中的一種，并且所述增加的能力擴(kuò)展到64千兆位。
6.權(quán)利要求1中所要求的一種方法，其中減少了預(yù)定的針的組中所需的針數(shù)，便能使用比傳統(tǒng)使用的具有等效數(shù)據(jù)帶寬與尋址能力的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備類型小的設(shè)備。
7.權(quán)利要求1中所要求的一種方法，其中該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備是異步DRAM型的，其中第一次寫周期存取由于發(fā)生在列地址之后的所述相同的預(yù)定針上，稍為慢于在傳統(tǒng)的異步DRAM設(shè)備中采用獨(dú)立的行、列及數(shù)據(jù)針的存取，但對(duì)于同一行中接連的列的后續(xù)寫周期存取則并不慢。
8.權(quán)利要求7中所要求的一種方法，其中在讀周期中，行地址、列地址與數(shù)據(jù)定序的定時(shí)與所述傳統(tǒng)的異步DRAM相對(duì)應(yīng)。
9.權(quán)利要求1中所要求的一種方法，其中該動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備為同步SDRAM型，其中寫與讀周期存取是由一個(gè)時(shí)鐘控制的；第一次寫周期存取由于發(fā)生在列地址之后而稍慢于在傳統(tǒng)SDRAM設(shè)備中采用獨(dú)立的行、列與數(shù)據(jù)針的存取，但對(duì)于同一行中接連的列的后續(xù)寫周期存取則不慢；并且行地址、列地址與數(shù)據(jù)定序的定時(shí)與所述傳統(tǒng)SDRAM的定時(shí)相對(duì)應(yīng)。
10.一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置，具有一個(gè)設(shè)置有行與列地址、數(shù)據(jù)輸入、數(shù)據(jù)輸出與啟動(dòng)針的DRAM設(shè)備以及用于連接所述針的尋址、數(shù)據(jù)寫與讀周期控制線；用于在各寫與讀周期中將用于行地址尋址的ras控制線連接在一組預(yù)定的所述針上的裝置，以便在各自的周期中在所述的預(yù)定針組上尋址該行；用于此后在各自的寫與讀周期中將用于列地址尋址的cas控制線連接在相同的針組上的裝置，以便在各自的周期中定序該行中接連的列；在各相應(yīng)的寫與讀周期中但跟隨在其各自的列尋址后面操作的裝置，用于在各自的寫與讀周期中分別將數(shù)據(jù)施加在相同的預(yù)定針組上及從相同的預(yù)定針組上檢索數(shù)據(jù)。
11.權(quán)利要求10中所要求的裝置，其中該DRAM設(shè)備包含在一個(gè)與傳統(tǒng)的DRAM相似尺寸的插件中，但由于傳統(tǒng)的DRAM以順序地提供行與列尋址進(jìn)行操作，同時(shí)獨(dú)立于并且在與地址接口不同的針上實(shí)現(xiàn)數(shù)據(jù)接口，該DRAM設(shè)備具有大于所述預(yù)定的針的組中的針數(shù)；從而超過所述預(yù)定的針的組中的針可用于提供增加的存取能力，其中包括超過所述傳統(tǒng)DRAM的增加的數(shù)據(jù)帶寬及尋址范圍。
12.權(quán)利要求10中所要求的裝置，其中預(yù)定的針的組中的針數(shù)小于傳統(tǒng)DRAM所需的針數(shù)，該傳統(tǒng)DRAM以順序地提供行與列尋址，同時(shí)獨(dú)立于并在不同于地址接口的針上實(shí)現(xiàn)數(shù)據(jù)接口；借此得到與所述傳統(tǒng)DRAM等效的數(shù)據(jù)帶寬及尋址范圍的一種較小的插件。
13.權(quán)利要求10中所要求的裝置，其中該DRAM設(shè)備是異步與同步設(shè)備中的一種。
14.權(quán)利要求13中所要求的裝置，其中該同步設(shè)備中設(shè)置有一個(gè)時(shí)鐘裝置，用于控制寫與讀周期存取。
15.權(quán)利要求11中所要求的裝置，其中設(shè)置了裝置用于對(duì)于一個(gè)單一位DRAM使所述增加的存取能力達(dá)到四倍，對(duì)于一個(gè)四位寬的DRAM達(dá)到256倍，對(duì)于一個(gè)8位寬的DRAM達(dá)到65536倍，而對(duì)于一個(gè)‘n’位寬的傳統(tǒng)DRAM則達(dá)到22n倍增加的尋址能力。
16.權(quán)利要求15中所要求的裝置，其中所述設(shè)備是實(shí)質(zhì)上24針4M×4DRAM與44針4M×4SDRAM中的一種；預(yù)定的針的組為大約12針的數(shù)量級(jí)；并且所述增加的能力可擴(kuò)展到基本上64千兆。
全文摘要
一種以新穎的接口及存取過程改進(jìn)異步與同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器設(shè)備的存取能力的方法與裝置，其中在寫與讀周期中，相同的針用于各行、列與數(shù)據(jù)存??；這便以當(dāng)前DRAM的基本上相同尺寸的插件與針數(shù)有效地增加了數(shù)據(jù)帶寬及尋址范圍，或者以帶有較少針數(shù)的較小插件提供了等效性能。對(duì)于相同的配置，所需的部件數(shù)得以減少，以較小的插件提供相似的密度，并且功耗較低，粒度較細(xì)，以及在當(dāng)前DRAM的廣范圍內(nèi)提供針兼容性。
文檔編號(hào)G11C5/06GK1152780SQ9511795
公開日1997年6月25日 申請(qǐng)日期1995年10月9日 優(yōu)先權(quán)日1994年10月7日
發(fā)明者繆凱什·查特 申請(qǐng)人:繆凱什·查特