本發(fā)明涉及存儲(chǔ)控制技術(shù)領(lǐng)域，特別是涉及一種差分激勵(lì)電路。

背景技術(shù)：

現(xiàn)有技術(shù)中的存儲(chǔ)電路，如閃存(Flash)、靜態(tài)隨機(jī)存取存儲(chǔ)器(Static Random Access Memory，SRAM)、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random Access Memory，DRAM)，及帶電可擦可編程只讀存儲(chǔ)器(Electrically Erasable Programmable Read-Only Memory，EEPROM)等，通常需要高壓作為激勵(lì)電路。在執(zhí)行存儲(chǔ)器的讀寫和擦除操作時(shí)，通常需要在開關(guān)管的源端與柵端或者柵端與漏端之間產(chǎn)生一定的壓差，從浮動(dòng)?xùn)艠O輸入的電流向漏端放電。這種操作可以用于確定存儲(chǔ)器中的存儲(chǔ)單元中存儲(chǔ)的信息時(shí)0還是1。因此，差分激勵(lì)電路就變得很必要。

現(xiàn)有的存儲(chǔ)單元的寫操作通常需要差分激勵(lì)電路產(chǎn)生相應(yīng)的差分激勵(lì)信號(hào)(＞6V高壓)以進(jìn)行相應(yīng)的存儲(chǔ)操作。其中，一些特殊的寫操作通常需要激勵(lì)差分電路產(chǎn)生的電壓從0V緩慢上升至目標(biāo)高壓。但是，現(xiàn)有技術(shù)中通常采用結(jié)構(gòu)復(fù)雜的電路結(jié)構(gòu)來(lái)產(chǎn)生階躍式的電壓，因此，存在著結(jié)構(gòu)復(fù)雜的問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明實(shí)施例解決的問(wèn)題是如何簡(jiǎn)化差分激勵(lì)電路的結(jié)構(gòu)。

為解決上述問(wèn)題，本發(fā)明實(shí)施例提供了一種差分激勵(lì)電路，所述差分激勵(lì)電路包括：

所述電源發(fā)生器，適于產(chǎn)生基準(zhǔn)電壓信號(hào)；

所述階躍式電壓發(fā)生裝置，與所述電源發(fā)生器耦接，適于采用電壓脈沖信號(hào)調(diào)制出與所述基準(zhǔn)電壓信號(hào)對(duì)應(yīng)的階躍式電壓信號(hào)并輸出。

可選地，所述階躍式電壓發(fā)生裝置，包括：第一電壓緩沖器、第二電壓 緩沖器、第三電壓緩沖器、開關(guān)單元和NMOS管，其中：

所述第一電壓緩沖器包括第一信號(hào)輸入端、第一信號(hào)輸出端和第一高壓輸出端，所述第一信號(hào)輸入端與第一電壓信號(hào)耦接，第一信號(hào)輸出端與所述NMOS管的柵端耦接；

所述第二電壓緩沖器包括第二信號(hào)輸入端、第二信號(hào)輸出端和第二高壓輸出端，所述第二信號(hào)輸入端與所述電壓脈沖信號(hào)耦接，第二高壓輸出端分別與第二電壓信號(hào)和第一高壓輸出端耦接；

所述第三電壓緩沖器包括第三信號(hào)輸入端、第三信號(hào)輸出端和第三高壓輸出端、工作電壓輸入端和反向信號(hào)輸出端，所述第三信號(hào)輸入端與第二信號(hào)輸出端耦接，所述工作電壓輸入端與所述第二電壓信號(hào)耦接，第三高壓輸出端與所述電源發(fā)生器的輸出端耦接，反向信號(hào)輸出端與所述開關(guān)單元的控制端耦接；

所述開關(guān)單元的輸入端與所述電源發(fā)生器的輸出端和所述第三高壓輸出端耦接，所述開關(guān)單元的輸出端分別與所述差分激勵(lì)電路的輸出端和所述NMOS管的源端耦接；

所述NMOS管的漏端和所述開關(guān)單元的輸出端分別耦接于地線。

可選地，所述開關(guān)單元包括至少一個(gè)HVPMOS管，所述HVPMOS管的柵端與所述第三電壓緩沖器的反向信號(hào)輸出端耦接，源端與所述電源發(fā)生器的輸出端和所述第三高壓輸出端耦接，漏端分別與所述差分激勵(lì)電路的輸出端和所述NMOS管的源端耦接。

可選地，所述開關(guān)單元包括兩個(gè)以上的HVPMOS管，各個(gè)HVPMOS管之間串聯(lián)連接。

可選地，所述電壓脈沖信號(hào)為1.5V的電壓脈沖信號(hào)，所述第一電壓信號(hào)為1.5V的電壓信號(hào)，所述第二電壓信號(hào)為3.3V的電壓信號(hào)。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下的優(yōu)點(diǎn)：

上述的方案，通過(guò)階躍式電壓發(fā)生裝置采用簡(jiǎn)單的電壓脈沖信號(hào)，調(diào)整產(chǎn)生存儲(chǔ)器的寫操作過(guò)程中所需要的階躍式電壓，而非采用復(fù)雜的電源發(fā)生 器來(lái)產(chǎn)生階躍式電壓，因此，可以簡(jiǎn)化差分激勵(lì)電路的結(jié)構(gòu)，簡(jiǎn)單實(shí)用。

附圖說(shuō)明

圖1是現(xiàn)有技術(shù)中的一種差分激勵(lì)電路的結(jié)構(gòu)示意圖；

圖2是本發(fā)明實(shí)施例中的一種差分激勵(lì)電路的結(jié)構(gòu)示意圖；

圖3是本發(fā)明實(shí)施例中的差分激勵(lì)電路輸出的階躍式電壓波形與開關(guān)單元輸出的驅(qū)動(dòng)電流之間的關(guān)系的仿真示意圖；

圖4是本發(fā)明實(shí)施例中的差分激勵(lì)電路輸出的階躍式電壓波形與電壓脈沖信號(hào)的持續(xù)時(shí)間之間的關(guān)系的仿真示意圖；

圖5是本發(fā)明實(shí)施例中的差分激勵(lì)電路輸出的階躍式電壓波形與電壓脈沖信號(hào)的信號(hào)頻率之間的關(guān)系的仿真示意圖。

具體實(shí)施方式

現(xiàn)有的存儲(chǔ)單元的寫操作通常需要差分激勵(lì)電路產(chǎn)生相應(yīng)的差分激勵(lì)信號(hào)(大于6V)以進(jìn)行相應(yīng)的存儲(chǔ)操作。

圖1示出了現(xiàn)有技術(shù)中的一種差分激勵(lì)電路的結(jié)構(gòu)示意圖。如圖1所示的差分激勵(lì)電路，包括：電源發(fā)生器101、第一電壓緩沖器102、第二電壓緩沖器103和NMOS管M1。

其中，第一電壓緩沖器102的信號(hào)輸入端IN與第一電壓信號(hào)EN耦接，第一電壓緩沖器102高壓輸出端HV與第二電壓信號(hào)VCC2耦接；第一電壓緩沖器102的反向輸出端outb空置。其中，第一電壓為1.5V。

第二電壓緩沖器103的信號(hào)輸入端IN與第一電壓緩沖器102的信號(hào)輸出端out耦接，第二電壓緩沖器103的工作電壓輸入端VDD2與第二電壓信號(hào)VCC2耦接，第二電壓緩沖器103的反向輸出端outb與NMOS管M1的柵端耦接，第二電壓緩沖器103的高壓輸出端HV與電源發(fā)生器101的輸出端耦接，第二電壓緩沖器103的信號(hào)輸出端out與NMOS管M1的柵端耦接。

NMOS管M1的源端分別與第二電壓緩沖器103的高壓輸出端HV和電源發(fā)生器101的輸出端耦接，NMOS管M1的漏端與差分激勵(lì)電路的輸出端PUMP-OUT耦接。

工作時(shí)，第一電壓緩沖器102的信號(hào)輸入端IN輸入的1.5V的第一電壓經(jīng)過(guò)第一電壓緩沖器102處理后，上升成為3.3V的電壓，3.3V的電壓再經(jīng)過(guò)第二電壓緩沖器103的處理后，上升至目標(biāo)電壓(大于6V)，從而實(shí)現(xiàn)了1.5V-3.3V-目標(biāo)電壓的兩步式階躍。

其中，在第二電壓緩沖器103將上升至目標(biāo)電壓的過(guò)程中，第二電壓緩沖器103的反向輸出端outb將保持低電平(0)，從而使得NMOS管M1打開，在差分激勵(lì)電路的輸出端PUMP-OUT輸出電壓—3.3V-目標(biāo)電壓。

但是，上述的差分激勵(lì)電路僅能實(shí)現(xiàn)從1.5V-3.3V-目標(biāo)電壓的兩步式階躍。而存儲(chǔ)器的一些特殊的寫操作通常需要激勵(lì)差分電路產(chǎn)生的電壓從0V緩慢上升至目標(biāo)高壓。

為解決上述問(wèn)題，現(xiàn)有技術(shù)中通常采用結(jié)構(gòu)復(fù)雜的電壓發(fā)生器來(lái)產(chǎn)生階躍式電壓波形電壓，因此，存在著結(jié)構(gòu)復(fù)雜的問(wèn)題。

為解決現(xiàn)有技術(shù)中存在的上述問(wèn)題，本發(fā)明實(shí)施例采用的技術(shù)方案采用階躍式電壓發(fā)生裝置將簡(jiǎn)單的電壓脈沖信號(hào)，產(chǎn)生存儲(chǔ)器的寫操作過(guò)程中所需要的多步階躍式電壓，可以簡(jiǎn)化差分激勵(lì)電路的結(jié)構(gòu)，簡(jiǎn)單實(shí)用。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。

圖2示出了本發(fā)明實(shí)施例中的一種差分激勵(lì)電路的結(jié)構(gòu)示意圖圖。如圖2所示的差分激勵(lì)電路，可以包括電源發(fā)生器201和所述階躍式電壓發(fā)生裝置202，電源發(fā)生器201與階躍式電壓發(fā)生裝置202耦接。其中：

電源發(fā)生器201，適于產(chǎn)生基準(zhǔn)電壓信號(hào)。

階躍式電壓發(fā)生裝置202，適于采用電壓脈沖信號(hào)調(diào)制出與所述基準(zhǔn)電壓信號(hào)對(duì)應(yīng)的階躍式電壓信號(hào)并輸出。其中，與所述基準(zhǔn)電壓信號(hào)對(duì)應(yīng)的階躍式電壓信號(hào)為從低電壓至基準(zhǔn)電壓逐級(jí)上升的電壓，例如，從0V經(jīng)過(guò)多級(jí)階躍上升至基準(zhǔn)電壓。

本發(fā)明一實(shí)施例中，階躍式電壓發(fā)生裝置202包括第一電壓緩沖器2021、第二電壓緩沖器2022、第三電壓緩沖器2023、開關(guān)單元2024和NMOS管M1。

第一電壓緩沖器2021包括第一信號(hào)輸入端IN、第一信號(hào)輸出端out和第一高壓輸出端HV。其中，第一信號(hào)輸入端IN與第一電壓信號(hào)DIS耦接，第一信號(hào)輸出端out與NMOS管M1的柵端耦接。

第二電壓緩沖器2022包括第二信號(hào)輸入端IN、第二信號(hào)輸出端out和第二高壓輸出端HV。其中，第二信號(hào)輸入端IN與電壓脈沖信號(hào)EN-CLK耦接，第二高壓輸出端HV分別與第二電壓信號(hào)VCC2和第一高壓輸出端HV耦接。

第三電壓緩沖器2023包括第三信號(hào)輸入端IN、第三信號(hào)輸出端out和第三高壓輸出端HV、工作電壓輸入端VDD2和反向信號(hào)輸出端outb。其中，所述第三信號(hào)輸入端IN與第二信號(hào)輸出端out耦接，所述工作電壓輸入端VDD2與第二電壓信號(hào)VCC2耦接，第三高壓輸出端HV與電源發(fā)生器101的輸出端耦接，反向信號(hào)輸出端outb與開關(guān)單元2024的控制端耦接。

開關(guān)單元2024的輸入端與電源發(fā)生器201的輸出端和第三高壓輸出端HV耦接，開關(guān)單元2024的輸出端分別與所述差分激勵(lì)電路的輸出端PUMP-OUT和所述NMOS管M1的源端耦接。

NMOS管M1的漏端與開關(guān)單元2024的輸出端耦接于地線。

在本發(fā)明一實(shí)施例，電壓脈沖信號(hào)EN-CLK為1.5V的電壓脈沖信號(hào)，第一電壓信號(hào)為1.5V的電壓信號(hào)，第二電壓信號(hào)為3.3V的電壓信號(hào)，電源發(fā)生器產(chǎn)生的基準(zhǔn)電壓為6V。

下面對(duì)本發(fā)明實(shí)施例中的差分激勵(lì)電路的工作原理做進(jìn)一步詳細(xì)的介紹：

首先，從第二電壓緩沖器2022輸入的電壓脈沖信號(hào)EN-CLK，分別經(jīng)過(guò)第二電壓緩沖器2022和第三電壓緩沖器2023處理后，產(chǎn)生逐級(jí)上升的階躍式電壓。

在第三電壓緩沖器2023的第三高壓輸出端HV輸出的電壓未達(dá)到電源發(fā)生器201產(chǎn)生的基準(zhǔn)電壓時(shí)，第三電壓緩沖器2023的反向輸出端outb將始終輸出低電平(0)，使得開關(guān)單元2024導(dǎo)通，從而使得輸入的電壓脈沖信號(hào)EN-CLK，在經(jīng)過(guò)第二電壓緩沖器2022和第三電壓緩沖器2023處理后得到的逐級(jí)上升的階躍式電壓信號(hào)，并在差分激勵(lì)電路的輸出端PUMP-OUT輸出。

當(dāng)?shù)谌妷壕彌_器2023的第三高壓輸出端HV輸出的電壓達(dá)到電源發(fā)生器201產(chǎn)生的基準(zhǔn)電壓時(shí)，第三電壓緩沖器2023的反向輸出端outb將輸出高電平(1)，使得開關(guān)單元2024截止。

與此同時(shí)，第一電壓脈沖器2021的第一信號(hào)輸入端IN輸入的第三電壓信號(hào)DIS(1.5V)，使得第一電壓脈沖器2021的輸出端out輸出高電平。

第一電壓脈沖器2021輸出的高電平將會(huì)使得NMOS管M1導(dǎo)通，從而使得差分激勵(lì)電路的輸出端通過(guò)NMOS管M1放電，使得差分激勵(lì)電路的輸出端PUMP-OUT輸出的電壓從基準(zhǔn)電壓下降至0。

在具體實(shí)施中，差分激勵(lì)電路所產(chǎn)生的逐級(jí)上升的階躍式電壓波形，可以根據(jù)實(shí)際的需要進(jìn)行變換，具體請(qǐng)參見圖3-圖5。

圖3是本發(fā)明實(shí)施例中的差分激勵(lì)電路輸出的階躍式電壓波形與開關(guān)單元輸出的驅(qū)動(dòng)電流之間的關(guān)系的仿真示意圖。其中，曲線301為開關(guān)單元輸出的驅(qū)動(dòng)電流為8uA時(shí)的階躍式電壓波形，曲線302為開關(guān)單元輸出的驅(qū)動(dòng)電流為10uA時(shí)的階躍式電壓波形，曲線303為開關(guān)單元輸出的驅(qū)動(dòng)電流為12uA時(shí)的階躍式電壓波形。

從圖3可知，隨著驅(qū)動(dòng)電流的增加，階躍式電壓波形的坡度也將增加。因此，可以通過(guò)改變驅(qū)動(dòng)電路的大小，來(lái)得到不同的階躍式電壓波形。在本發(fā)明一實(shí)施例中，可以通過(guò)改變開關(guān)單元中串聯(lián)連接的HVPMOS管的個(gè)數(shù)，來(lái)改變驅(qū)動(dòng)電流的大小，從而來(lái)改變階躍式電壓波形的坡度，得到不同的階躍式電壓波形。

圖4是本發(fā)明實(shí)施例中的差分激勵(lì)電路輸出的階躍式電壓波形與電壓脈沖信號(hào)的持續(xù)時(shí)間之間的關(guān)系的仿真示意圖。其中，曲線401是電壓脈沖信號(hào)占空比為8:10時(shí)的階躍式電壓波形，曲線402是電壓脈沖信號(hào)占空比為6:10時(shí)的階躍式電壓波形，曲線403是電壓脈沖信號(hào)占空比為6:10時(shí)的階躍式電壓波形。

從圖4可知，隨著電壓脈沖信號(hào)的占空比的不斷增加，階躍式電壓波形的階躍級(jí)數(shù)也將不斷增加。因此，可以通過(guò)改變電壓脈沖信號(hào)的占空比，來(lái)獲取不同的階躍式電壓波形。

圖5是本發(fā)明實(shí)施例中的差分激勵(lì)電路輸出的階躍式電壓波形與電壓脈沖信號(hào)的信號(hào)頻率之間的關(guān)系的仿真示意圖。其中，曲線501是電壓脈沖信號(hào)的信號(hào)頻率為1.25MHz時(shí)的階躍式電壓波形，曲線502是電壓脈沖信號(hào)的信號(hào)頻率為2.5MHz時(shí)的階躍式電壓波形，曲線503是電壓脈沖信號(hào)的信號(hào)頻率為10MHz時(shí)的階躍式電壓波形。其中，曲線501所示的階躍式電壓波形與曲線503所示的階躍式電壓波形之間具有部分重疊的區(qū)域。

從圖5可知，隨著電壓脈沖信號(hào)頻率的不斷增加，階躍式電壓波形的階躍級(jí)數(shù)也將不斷增加。

因此，可以通過(guò)改變電壓脈沖信號(hào)的頻率，來(lái)獲取不同的階躍式電壓波形。

上述的方案，采用第一電壓緩沖器、第二電壓緩沖器和第三電壓緩沖器和輸入的電壓脈沖信號(hào)來(lái)得到逐級(jí)上升的階躍式電壓，可以滿足存儲(chǔ)器的某些特殊操作的需要，結(jié)構(gòu)簡(jiǎn)單，方便使用。

本領(lǐng)域普通技術(shù)人員可以理解上述實(shí)施例的各種方法中的全部或部分步驟是可以通過(guò)程序來(lái)指令相關(guān)的硬件來(lái)完成，該程序可以存儲(chǔ)于計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，存儲(chǔ)介質(zhì)可以包括：ROM、RAM、磁盤或光盤等。

以上對(duì)本發(fā)明實(shí)施例的方法及系統(tǒng)做了詳細(xì)的介紹，本發(fā)明并不限于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。