兼容標(biāo)準(zhǔn)cmos工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器的制造方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，解決了不能與標(biāo)準(zhǔn)CMOS工藝兼容問(wèn)題，采用了差分輸出結(jié)構(gòu)，縮小了存儲(chǔ)單元結(jié)構(gòu)的面積，包括多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括控制管、第一隧穿管、第二隧穿管、第三隧穿管、第一轉(zhuǎn)換管、第二轉(zhuǎn)換管、第一選擇管和第二選擇管共8個(gè)晶體管，所有的晶體管均為單多晶硅柵結(jié)構(gòu)和相同厚度的柵氧化層，該存儲(chǔ)單元與標(biāo)準(zhǔn)CMOS工藝兼容；本發(fā)明降低應(yīng)用成本，減少技術(shù)開(kāi)發(fā)周期，穩(wěn)定性好，讀取速度比較快，可靠性高。
【專(zhuān)利說(shuō)明】兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于微電子【技術(shù)領(lǐng)域】，涉及半導(dǎo)體集成電路的存儲(chǔ)技術(shù)，更具體地，是適用 于與標(biāo)準(zhǔn)CMOS工藝兼容的偽差分結(jié)構(gòu)單多晶硅非易失性存儲(chǔ)器。

【背景技術(shù)】
[0002] 許多的集成電子器件需要一定量的非易失性存儲(chǔ)器。通常非易失性的存儲(chǔ)器用作 芯片外部的獨(dú)立存儲(chǔ)體或者用作標(biāo)簽芯片中的存儲(chǔ)體，主要是在芯片中在沒(méi)有電源供電的 情況下長(zhǎng)時(shí)間存儲(chǔ)一些控制程序、處理指令或者物品的相關(guān)信息等等。
[0003] 目前幾種通常使用的非揮發(fā)性存儲(chǔ)器主要有可擦除可編程只讀存儲(chǔ)器EPROM、 電可擦除可編程只讀存儲(chǔ)器EEPR0M和快閃存儲(chǔ)器Flash Memory。另外還有鐵電存儲(chǔ)器 FeRAM、磁性隨機(jī)存儲(chǔ)器MRAM和相變存儲(chǔ)器0UM等近年來(lái)出現(xiàn)的新型的非易失性存儲(chǔ)器，其 研究都已經(jīng)取得了可喜的進(jìn)展。但是它們都不能與標(biāo)準(zhǔn)CMOS工藝兼容，通常所需的特殊工 藝會(huì)增加更多的加工步驟和掩膜，這就意味著會(huì)造成成本的大幅增加，尤其所使用的非易 失性側(cè)存儲(chǔ)器的容量不是太大時(shí)，比如使用在無(wú)源射頻識(shí)別標(biāo)簽芯片中，成本本身就是一 個(gè)很關(guān)鍵的限制因素。
[0004] 為了解決以上的這個(gè)問(wèn)題，也有較多的方案提出了能夠與標(biāo)準(zhǔn)工藝兼容的存儲(chǔ)單 元結(jié)構(gòu)，避免了附加的步驟和掩膜且在CMOS工藝流程下的芯片的集成更加方便。但是它們 采用的編程、擦除的原理多集中在熱電子注入效應(yīng)和FN(FN，F(xiàn)owler-Nordheim)隧穿效應(yīng)。 但是應(yīng)用熱電子注入效應(yīng)需要有相當(dāng)高的電流，能耗太大，而FN隧穿效應(yīng)則會(huì)占據(jù)相當(dāng)大 的面積，這些因素都會(huì)影響非易失性存儲(chǔ)器的推廣應(yīng)用。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的是提供一種可以與標(biāo)準(zhǔn)CMOS工藝兼容的單多晶硅柵結(jié)構(gòu)的非易失 性存儲(chǔ)單元結(jié)構(gòu)來(lái)解決上述已有技術(shù)的不足，它的編程和擦除操作均利用FN隧穿效應(yīng)，但 是它的面積比常規(guī)的類(lèi)似結(jié)構(gòu)要小很多，并且是差分輸出結(jié)構(gòu)，同時(shí)具有較強(qiáng)的驅(qū)動(dòng)能力， 輸出信號(hào)的穩(wěn)定性與存儲(chǔ)單元寫(xiě)入的差異性無(wú)關(guān)。
[0006] 具體的技術(shù)方案如下：
[0007] -種兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，包括多個(gè)存儲(chǔ)單元，每個(gè) 存儲(chǔ)單元包括數(shù)據(jù)存儲(chǔ)模塊B101、信號(hào)轉(zhuǎn)換模塊B102、開(kāi)關(guān)控制模塊B103 ;所述數(shù)據(jù)存儲(chǔ) 模塊B101包括控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108 ;控制管 M101、第一隧穿管M102、第二隧穿管M103和第三隧穿管M108四管的柵極連接構(gòu)成的浮柵 107 ;控制管M101的源極108和漏極109與第一 N阱NT1相連接構(gòu)成第一端口 101，第一隧 穿管M102的源極與第二N阱NT2相連接構(gòu)成第二端口 102,第二隧穿管M103的漏極111與 第一 P阱PT1連接接地端110,第三隧穿管M108的源極、漏極與第三N阱NT3三端相連構(gòu)成 第三端口 103 ;第一隧穿管M102的漏極113與第二隧穿管M103的漏極112相連接；
[0008] 所述信號(hào)轉(zhuǎn)換模塊B102包括第一轉(zhuǎn)換管M104和第二轉(zhuǎn)換管M105,兩者的柵極互 連構(gòu)成第七端口 114,并與所述第一隧穿管M102的漏極113相連；第一轉(zhuǎn)換管M104的漏極 115與第二轉(zhuǎn)換管M105的源極122連接至第二端口 102 ;所述第二轉(zhuǎn)換管M105的源極122 與阱121相連；第一轉(zhuǎn)換管M104的源極117和第二轉(zhuǎn)換管M105的漏極120用于輸出信號(hào) 轉(zhuǎn)換模塊B102產(chǎn)生的信號(hào)；
[0009] 所述開(kāi)關(guān)控制模塊B103包括第一選擇管M106和第二選擇管M107,兩者的的柵極 互連構(gòu)成第四端口 104,第一選擇管M106的源極123與第一轉(zhuǎn)換管M104的源極117相連； 第二選擇管M107的源極125與第二轉(zhuǎn)換管M105的漏極120相連；第一選擇管M106的漏極 105與第二選擇管M107的漏極106為存儲(chǔ)單元的數(shù)據(jù)輸出端口。
[0010] 其中，所述控制管M101的柵極面積大于第一隧穿管M102、第二隧穿管M103、第三 隧穿管M108的柵極面積。
[0011] 所述控制管M101、第一隧穿管M102、第三隧穿管M108、第二轉(zhuǎn)換管M105、第一選擇 管M106和第二選擇管M107為PM0S晶體管；第二隧穿管M103、第一轉(zhuǎn)換管M104為NM0S晶 體管，第二隧穿管M103與第一隧穿管M102互連呈類(lèi)反相器的結(jié)構(gòu)。
[0012] 所述控制管M101駐留在第一 N阱中；第一隧穿管M102、第二轉(zhuǎn)換管M105、第一選 擇管M106和第二選擇管M107駐留在第二N阱中和第三隧穿管M108駐留在第三N阱中；第 二隧穿管M103和第一轉(zhuǎn)換管M104駐留在第一 P阱中。
[0013] 所述第一 N阱NT1，第二N阱NT2,和第三N阱NT3之間由淺溝槽隔離區(qū)域隔離；所 述第一 P阱為目前常用的雙阱工藝中采用倒摻雜技術(shù)來(lái)優(yōu)化晶體管的電學(xué)特性的P阱，一 般需要高能量、大劑量的注入，深入外延層一微米左右，具體的數(shù)據(jù)大小還可根據(jù)相關(guān)的工 藝進(jìn)行調(diào)整。
[0014] 所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一轉(zhuǎn)換 管M104、第二轉(zhuǎn)換管M105、第一選擇管M106和第二選擇管M107的柵氧化層的厚度均相同。
[0015] 所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一轉(zhuǎn)換 管M104、第二轉(zhuǎn)換管M105、第一選擇管M106和第二選擇管M107均為單多晶硅柵結(jié)構(gòu)。
[0016] 所述第一端口 101、第三端口 103和接地端110三端容性耦合的電勢(shì)，疊加形成浮 柵107上的電勢(shì)。
[0017] 所述控制管M101和第三隧穿管M108采用的PM0S晶體管為源極、漏極和阱三端互 連構(gòu)成的M0S電容結(jié)構(gòu)。
[0018] 所述控制管M101和第三隧穿管M108也可采用N阱電容結(jié)構(gòu)或者帶有源漏注入的 N阱電容結(jié)構(gòu)。
[0019] 所述的存儲(chǔ)單元中的第一端口 101、第二端口 102、第三端口 103和第四端口 104 在進(jìn)行不同的操作時(shí)施加不同的電壓組合。在對(duì)存儲(chǔ)單元進(jìn)行寫(xiě)入數(shù)據(jù)時(shí)第二端口 102不 需要偏置擦寫(xiě)高電壓（高于電源電壓），因此本存儲(chǔ)單元中第一隧穿管M102、第二隧穿管 M103、第一轉(zhuǎn)換管M104、第二轉(zhuǎn)換管M105都不會(huì)承受高壓，因此他們的源極和漏極處的PN 結(jié)就不會(huì)承受很高的反偏電壓，避免了高壓擊穿的弊端，并且也避免了高壓導(dǎo)致器件的退 化的缺陷。
[0020] 采用本發(fā)明可以獲得以下技術(shù)效果：
[0021] (1)本發(fā)明是基于現(xiàn)有的標(biāo)準(zhǔn)CMOS工藝提出的，因此在芯片的設(shè)計(jì)應(yīng)用中不需要 額外添加掩膜和工藝步驟，極大的降低應(yīng)用成本，并且減少技術(shù)開(kāi)發(fā)周期，縮短芯片的上市 時(shí)間，極其適用于成本控制比較嚴(yán)格的場(chǎng)合。（2)本發(fā)明是一種偽差分輸出的結(jié)構(gòu)，它不需 要像普通的差分結(jié)構(gòu)那樣具有完全一樣的兩個(gè)存儲(chǔ)端，節(jié)省了結(jié)構(gòu)中所示的面積最大的一 個(gè)控制管，因此，它占用更小的面積，可以實(shí)現(xiàn)更高密度的存儲(chǔ)單元的集成。（3)本發(fā)明結(jié)構(gòu) 的編程和擦除操作均采用FN隧穿效應(yīng)，避免了采用熱電子注入效應(yīng)導(dǎo)致的功耗過(guò)高的缺 點(diǎn)。（4)本發(fā)明只使用了一個(gè)控制管，因此在較大容量的非易失存儲(chǔ)器中由于電壓的切換造 成的電荷的浪費(fèi)會(huì)比完全差分結(jié)構(gòu)的存儲(chǔ)單元節(jié)省一半。（5)本發(fā)明在編程和擦除的過(guò)程 中避免了在端口 102處偏置高電壓，從而不需要考慮第一隧穿管M102、第二隧穿管M103的 耐高壓性能，避免了高壓對(duì)讀取路徑上的晶體管造成高壓應(yīng)力退化的弊端，同時(shí)也避免了 高電壓造成靜態(tài)功耗增加的情況。（6)本發(fā)明利用反相器的功能使第七端口 114能夠偏置 在電源或者地電壓，使第一轉(zhuǎn)換管M104、第二轉(zhuǎn)換管M105在每次讀取時(shí)能夠輸出比較穩(wěn)定 的差分電流信號(hào)，所以穩(wěn)定性好，讀取速度也穩(wěn)定。（7)本發(fā)明的存儲(chǔ)單元輸出差分信號(hào)，并 且輸出的差分信號(hào)的差別非常大，所以單元的讀取速度比較快，可靠性高。（8)本發(fā)明提出 了一種帶有源漏注入的新型N阱電容結(jié)構(gòu)，此結(jié)構(gòu)電容在偏置高壓的情況下可以迅速的達(dá) 到穩(wěn)定，有利于提1?擦與速度。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0022] 圖1是本發(fā)明提出的單個(gè)存儲(chǔ)單元的結(jié)構(gòu)圖；
[0023] 圖2是本發(fā)明提出的存儲(chǔ)單元的橫截面結(jié)構(gòu)圖；
[0024] 圖3是控制管M101、第三隧穿管M108為M0S電容結(jié)構(gòu)的器件截面示意圖和俯視示 意圖；
[0025] 圖4是控制管M101、第三隧穿管M108為N阱電容結(jié)構(gòu)的器件截面示意圖和俯視示 意圖；
[0026] 圖5是控制管M101、第三隧穿管M108為帶有源漏注入的N阱電容結(jié)構(gòu)的器件截面 不意圖和俯視不意圖；
[0027] 圖6是本發(fā)明提出的整體結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0028] 下面，結(jié)合附圖和【具體實(shí)施方式】，對(duì)本發(fā)明作進(jìn)一步說(shuō)明。
[0029] 參照?qǐng)D6,本發(fā)明由完全相同的存儲(chǔ)單元組成，本實(shí)例的存儲(chǔ)單元為16個(gè)，即存儲(chǔ) 器容量為16比特，但是并不限于16比特，實(shí)際的存儲(chǔ)容量可以根據(jù)需求增加，并且可以利 用塊存儲(chǔ)陣列來(lái)增加存儲(chǔ)容量。從圖6中可以看出，每一行中，所有存儲(chǔ)單元的第一端口 101互相連接在一起；所有的第四端口 104連接在一起；每一列中，所有的第二端口 102連 接在一起；所有的第三端口 103連接在一起，這樣就構(gòu)成了整個(gè)存儲(chǔ)器的結(jié)構(gòu)。
[0030] 參照?qǐng)D1，每個(gè)存儲(chǔ)單元包括三個(gè)小模塊：數(shù)據(jù)存儲(chǔ)模塊B101、信號(hào)轉(zhuǎn)換模塊 B102、開(kāi)關(guān)控制模塊B103。每個(gè)存儲(chǔ)單元包括控制管、第一隧穿管、第二隧穿管、第三隧穿 管、第一轉(zhuǎn)換管、第二轉(zhuǎn)換管、第一選擇管和第二選擇管共8個(gè)晶體管，所有的晶體管均為 單多晶硅柵結(jié)構(gòu)和相同厚度的柵氧化層，因此該存儲(chǔ)單元與標(biāo)準(zhǔn)CMOS工藝兼容。
[0031] 數(shù)據(jù)存儲(chǔ)模塊B101是整個(gè)存儲(chǔ)單元的核心，負(fù)責(zé)存儲(chǔ)數(shù)據(jù)。數(shù)據(jù)存儲(chǔ)模塊B101包 括控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108,四個(gè)器件的柵極互相 連接構(gòu)成對(duì)外封閉的浮柵107 ;控制管M101的源極108和漏極109與第一 N阱NT1相連接 構(gòu)成第一端口 101，第一隧穿管M102的源極與第二N阱NT2相連接構(gòu)成第二端口 102,第二 隧穿管M103的漏極111與第一 P阱PT1連接接地端110,第三隧穿管M108的源極、漏極與 第三N阱NT3三端相連構(gòu)成第三端口 103。在寫(xiě)入數(shù)據(jù)時(shí)，第一端口 101、第三端口 103和 接地端110由電容的耦合作用，將耦合之后的電勢(shì)疊加形成浮柵107上的電勢(shì)，根據(jù)浮柵上 的電勢(shì)與隧穿管端的電勢(shì)差建立起來(lái)的強(qiáng)電場(chǎng)實(shí)現(xiàn)電子隧穿效應(yīng)，改變浮柵上的電荷數(shù)量 從而達(dá)到改變存儲(chǔ)信息的功能。因此，第一隧穿管和第二隧穿管在讀取狀態(tài)下也充當(dāng)讀取 管，第二端口 102也稱(chēng)為讀取端口。
[0032] 信號(hào)轉(zhuǎn)換模塊B102包括第一轉(zhuǎn)換管M104和第二轉(zhuǎn)換管M105,兩者的柵極互連構(gòu) 成第七端口 114,并與所述第一隧穿管M102的漏極113相連；第一轉(zhuǎn)換管M104的漏極115 與第二轉(zhuǎn)換管M105的源極122連接至第二端口 102 ;所述第二轉(zhuǎn)換管M105的源極122與 阱121相連；第一轉(zhuǎn)換管M104的源極和第二轉(zhuǎn)換管M105的漏極120用于輸出信號(hào)轉(zhuǎn)換模 塊B102產(chǎn)生的信號(hào)；
[0033] 開(kāi)關(guān)控制模塊B103包括第一選擇管M106和第二選擇管M107,兩者的的柵極互連 構(gòu)成第四端口 104,第一選擇管M106的源極123與第一轉(zhuǎn)換管M104的源極117相連；第二 選擇管M107的源極125與第二轉(zhuǎn)換管M105的漏極120相連；第一選擇管M106的漏極105 與第二選擇管M107的漏極106為存儲(chǔ)單元的數(shù)據(jù)輸出端口。
[0034] 信號(hào)轉(zhuǎn)換模塊B102和開(kāi)關(guān)控制模塊B103是在讀取存儲(chǔ)單元中信息的狀態(tài)時(shí)工作 的。
[0035] 在讀取狀態(tài)時(shí)，信號(hào)轉(zhuǎn)換模塊B102將數(shù)據(jù)存儲(chǔ)模塊B101輸出的單端電壓信號(hào)轉(zhuǎn) 換成雙端輸出的偽差分電流信號(hào)。本模塊由第一轉(zhuǎn)換管M104和第二轉(zhuǎn)換管M105柵極互連 為第七端口 114,然后與數(shù)據(jù)存儲(chǔ)模塊B101的輸出端由113與112連接處相連；第一轉(zhuǎn)換 管M104的漏極115與第二轉(zhuǎn)換管M105的源極122連接至102端口；第一轉(zhuǎn)換管M104與第 二隧穿管M103在共同的第一 P阱PT1中；第二轉(zhuǎn)換管M105的阱121與源極122相連；信 號(hào)轉(zhuǎn)換模塊B102的產(chǎn)生的信號(hào)由第一轉(zhuǎn)換管M104的源極117和第二轉(zhuǎn)換管M105的漏極 120兩個(gè)端口輸出。
[0036] 在讀取狀態(tài)下開(kāi)關(guān)控制模塊B103中的第一選擇管M106、第二選擇管M107的柵極 由第四端口 104控制，決定由信號(hào)轉(zhuǎn)換模塊B102產(chǎn)生的信號(hào)是否傳送到位線(xiàn)BL0和BL1上， 即是否讀取該存儲(chǔ)單元的數(shù)據(jù)。開(kāi)關(guān)控制模塊B103由共同做在第二N阱中的第一選擇管 M106和第二選擇管M107構(gòu)成；第一選擇管M106與第二選擇管M107的柵極互連構(gòu)成第四端 口 104 ;第一選擇管M106的源極123與第一轉(zhuǎn)換管M104的源極117相連；第二選擇管M107 的源極125與第二轉(zhuǎn)換管M105的漏極120相連；第一選擇管M106的漏極105與第二選擇 管M107的漏極106為開(kāi)關(guān)控制模塊B103的輸出端口，也作為存儲(chǔ)單元的數(shù)據(jù)輸出端口。
[0037] 控制管M101、第一隧穿管M102、第三隧穿管M108為PM0S晶體管，第二隧穿管M103 為NM0S晶體管，第二隧穿管M103與第一隧穿管M102互連呈類(lèi)反相器的結(jié)構(gòu)。
[0038] 本發(fā)明的存儲(chǔ)單元橫截面結(jié)構(gòu)圖如圖2所示。從圖2中可以看到，控制管M101 作在第一 N阱NT1中；第一隧穿管M102、第二轉(zhuǎn)換管M105、第一選擇管M106和第二選擇管 M107作在第二N阱NT2中；第三隧穿管M108作在第三N阱NT3中；第二隧穿管M103與第一 轉(zhuǎn)換管M104作在第一 P阱PT1中。在擦除和編程的過(guò)程中需要偏置高電壓，在本發(fā)明中， 這種高電壓只偏置在控制管M101和第三隧穿管M108的兩個(gè)晶體管的第一端口 101、第三端 口 103上，而第二端口 102的最高偏置電壓為讀取狀態(tài)時(shí)的電源電壓，阱與襯底的擊穿電壓 比源漏端的PN結(jié)擊穿電壓高的多，因此本結(jié)構(gòu)的可靠性高，不容易被高壓擊穿。從圖2中 還可以看出控制管的柵極面積要比所有的隧穿晶體管的面積大許多，這樣可以增大第一端 口 101對(duì)浮柵電勢(shì)的耦合系數(shù)，大大降低將編程和擦除時(shí)所需要的高壓。各個(gè)晶體管具體 的尺寸比例根據(jù)應(yīng)用的工藝的不同設(shè)計(jì)者合理調(diào)整。
[0039] 所述的數(shù)據(jù)存儲(chǔ)模塊B101中浮柵107為N型雜質(zhì)摻雜。
[0040] 所述的數(shù)據(jù)存儲(chǔ)模塊B101中的控制管M101、第三隧穿管M108均可以有三種類(lèi) 型：
[0041] 類(lèi)型一：如圖3所示為標(biāo)準(zhǔn)的PM0S晶體管的源極、漏極和阱接觸三端互連構(gòu)成的 M0S電容結(jié)構(gòu)，圖中源極、漏極和阱接觸連接成端口 A，柵極作為另外一個(gè)端口 B，這種結(jié)構(gòu) 需要單獨(dú)的做出阱接觸并需要相應(yīng)的接觸孔和金屬連線(xiàn)；類(lèi)型二：如圖4所示的N阱電容 結(jié)構(gòu)，圖中N阱接觸作為端口 C，柵極作為另外一個(gè)端口 D，這種結(jié)構(gòu)可以免去類(lèi)型一中的接 觸孔和金屬連線(xiàn)，占用的面積更??；類(lèi)型三：如圖5所示的帶有源漏注入的N阱電容結(jié)構(gòu)， 圖中N阱接觸作為端口 F，柵極作為另外一個(gè)端口 E，這種結(jié)構(gòu)由于在多晶硅柵極周?chē)O(shè)有 源漏注入，所以在硅襯底中具有足夠的電子和空穴供柵氧層電容使用，可以在偏置電壓的 情況下迅速形成穩(wěn)定狀態(tài)，從而能夠提高擦寫(xiě)速度。
[0042] 存儲(chǔ)單元的導(dǎo)電互連部件為金屬材料。
[0043] 表1中列出了本發(fā)明所述的存儲(chǔ)單元在寫(xiě)"0"、寫(xiě)"1"和讀取操作時(shí)各個(gè)端口偏置 的電壓情況。其中第一端口 101為控制端口，第二端口 102為讀取端口，第三端口 103為隧 穿端口，第四端口 104為選擇端口，VDD為電路工作的電源電壓，其大小由設(shè)計(jì)者在設(shè)計(jì)芯片 是根據(jù)所采用的工藝庫(kù)要求選擇，本實(shí)施例中的電源電壓V DD = 1. 5V，VeND為電路工作的地 電壓〇V，VPE為擦除和編程時(shí)需要的高于V DD的高電壓，本實(shí)施例中采用的VPE = 10V。本發(fā) 明中規(guī)定：電子隧穿進(jìn)入浮柵代表寫(xiě)入數(shù)據(jù)" 1"，電子隧穿離開(kāi)浮柵代表寫(xiě)入數(shù)據(jù)"0"。 [0044] 表1存儲(chǔ)單元操作電壓
[0045]

【權(quán)利要求】
1. 一種兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，包括多個(gè)存儲(chǔ)單元，其特征 在于：每個(gè)存儲(chǔ)單元包括數(shù)據(jù)存儲(chǔ)模塊B101、信號(hào)轉(zhuǎn)換模塊B102、開(kāi)關(guān)控制模塊B103 ;所 述數(shù)據(jù)存儲(chǔ)模塊B101包括控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管 M108 ;控制管M101、第一隧穿管M102、第二隧穿管M103和第三隧穿管M108四管的柵極連接 構(gòu)成的浮柵107 ;控制管M101的源極108和漏極109與第一 N阱NT1相連接構(gòu)成第一端口 101，第一隧穿管M102的源極與其第二N阱NT2相連接構(gòu)成第二端口 102,第二隧穿管M103 的漏極111與第一 P阱PT1連接接地端110,第三隧穿管M108的源極、漏極、第三N阱NT3 三端相連構(gòu)成第三端口 103 ;第一隧穿管M102的漏極113與第二隧穿管M103的漏極112相 連接； 所述信號(hào)轉(zhuǎn)換模塊B102包括第一轉(zhuǎn)換管M104和第二轉(zhuǎn)換管M105,兩者的柵極互連構(gòu) 成第七端口 114,并與所述第一隧穿管M102的漏極113相連；第一轉(zhuǎn)換管M104的漏極115 與第二轉(zhuǎn)換管M105的源極122連接至第二端口 102 ;所述第二轉(zhuǎn)換管M105的源極122與 阱121相連；第一轉(zhuǎn)換管M104的源極117和第二轉(zhuǎn)換管M105的漏極120用于輸出信號(hào)轉(zhuǎn) 換模塊B102產(chǎn)生的信號(hào)； 所述開(kāi)關(guān)控制模塊B103包括第一選擇管M106和第二選擇管M107,兩者的柵極互連構(gòu) 成第四端口 104,第一選擇管M106的源極123與第一轉(zhuǎn)換管M104的源極117相連；第二選 擇管M107的源極125與第二轉(zhuǎn)換管的漏極120相連；第一選擇管M106的漏極105與第一 選擇管M107的漏極106為存儲(chǔ)單元的數(shù)據(jù)輸出端口。
2. 如權(quán)利要求1所述的兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，其特征在 于：所述控制管M101的柵極面積大于第一隧穿管M102、第二隧穿管M103、第三隧穿管M108 的柵極面積。
3. 如權(quán)利要求1所述的兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，其特征在 于：所述控制管M101、第一隧穿管M102、第三隧穿管M108為PM0S晶體管，第二隧穿管M103 為NM0S晶體管，第二隧穿管M103與第一隧穿管M102互連呈類(lèi)反相器的結(jié)構(gòu)。
4. 如權(quán)利要求1所述的兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，其特征在 于：所述控制管M101駐留在第一 N阱NT1中；第一隧穿管M102、第二轉(zhuǎn)換管M105、第一選 擇管M106和第二選擇管M107駐留在第二N阱NT2中和第三隧穿管M108駐留在第三N阱 NT3中；第二隧穿管M103和第一轉(zhuǎn)換管M104駐留在第一 P阱PT1中。
5. 如權(quán)利要求1所述的兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，其特征在 于：所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一轉(zhuǎn)換管 M104、第二轉(zhuǎn)換管M105、第一選擇管M106和第二選擇管M107的柵氧化層的厚度均相同。
6. 如權(quán)利要求1所述的兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，其特征在 于：所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一轉(zhuǎn)換管 M104、第二轉(zhuǎn)換管M105、第一選擇管M106和第二選擇管M107均為單多晶硅柵結(jié)構(gòu)。
7. 如權(quán)利要求1所述的兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，其特征在 于：所述第一端口 101、第三端口 103和接地端110三端容性耦合的電勢(shì)，疊加形成浮柵107 上的電勢(shì)。
8. 如權(quán)利要求3所述的兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，其特征在 于：所述控制管M101和第三隧穿管M108采用的PM0S晶體管為源極、漏極和阱三端互連構(gòu) 成的MOS電容結(jié)構(gòu)。
9. 如權(quán)利要求1所述的兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，其特征在 于：所述控制管M101和第三隧穿管M108采用帶有源漏注入的N阱電容結(jié)構(gòu)。
10. 如權(quán)利要求1所述的兼容標(biāo)準(zhǔn)CMOS工藝的偽差分結(jié)構(gòu)非易失性存儲(chǔ)器，其特征在 于：所述的存儲(chǔ)單元中的第一端口 101、第二端口 102、第三端口 103和第四端口 104,在進(jìn) 行不同的操作時(shí)施加不同的電壓組合。
【文檔編號(hào)】G11C16/26GK104157308SQ201410348957
【公開(kāi)日】2014年11月19日 申請(qǐng)日期:2014年7月22日 優(yōu)先權(quán)日:2014年7月22日
【發(fā)明者】李文曉, 李建成, 李聰, 尚靖, 王震, 吳建飛, 王宏義, 谷曉忱, 李 浩 申請(qǐng)人:中國(guó)人民解放軍國(guó)防科學(xué)技術(shù)大學(xué), 湖南晟芯源微電子科技有限公司