半導(dǎo)體存儲裝置制造方法
【專利摘要】本發(fā)明提供能正常工作的半導(dǎo)體存儲裝置。半導(dǎo)體存儲裝置包括串聯(lián)連接的存儲器單元晶體管列。第一選擇晶體管連接于存儲器單元晶體管列的第一端與源線及位線中的一個之間。第一線有選擇地與第一選擇晶體管的柵電極連接、與驅(qū)動器連接，或與供給非選擇電壓的第一節(jié)點連接，或者浮置。
【專利說明】半導(dǎo)體存儲裝置
[0001]相關(guān)申請
[0002]本申請以日本特許出愿2013-40741號(申請日:2013年3月I日)為在先申請而享受其優(yōu)先權(quán)。本申請通過參照該在先申請而包含其全部內(nèi)容。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明的實施方式涉及半導(dǎo)體存儲裝置【背景技術(shù)】
[0004]已知有使用BiCS技術(shù)的制造工藝制造出的三維結(jié)構(gòu)的NAND型閃存。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供能正常工作的半導(dǎo)體存儲裝置。
[0006]一個實施方式涉及的半導(dǎo)體存儲裝置包括串聯(lián)連接的存儲器單元晶體管列。第一選擇晶體管連接于存儲器單元晶體管列的第一端與源線及位線中的一個之間。第一線有選擇地與第一選擇晶體管的柵電極連接、與驅(qū)動器連接，或與供給非選擇電壓的第一節(jié)點連接，或者浮置。
【專利附圖】

【附圖說明】
[0007]圖1是第一實施方式涉及的半導(dǎo)體存儲裝置的方框圖。
[0008]圖2是第一實施方式涉及的存儲器單元陣列的一部分的立體圖。
[0009]圖3是第一實施方式涉及的存儲器單元陣列的一部分的電路圖。
[0010]圖4是第一實施方式涉及的存儲器單元晶體管的剖視圖。
[0011]圖5是表示第一實施方式涉及的單元晶體管的狀態(tài)和對應(yīng)的數(shù)據(jù)之間關(guān)系的圖。
[0012]圖6是表示第一實施方式涉及的讀出時的偏壓狀態(tài)的圖。
[0013]圖7是參考用的半導(dǎo)體存儲裝置的電路圖。
[0014]圖8是參考用的塊解碼器的電路圖。
[0015]圖9是第一實施方式涉及的半導(dǎo)體存儲裝置的電路圖。
[0016]圖10是表示第一實施方式涉及的半導(dǎo)體存儲裝置的一個狀態(tài)的圖。
[0017]圖11是第一實施方式涉及的塊解碼器的電路圖。
[0018]圖12是第一實施方式涉及的鎖存器的復(fù)位用的定時圖。
[0019]圖13是第一實施方式涉及的鎖存器的置位(設(shè)置)用的定時圖。
[0020]圖14是第一實施方式涉及的塊解碼器的一個狀態(tài)的圖。
[0021]圖15是第一實施方式涉及的塊解碼器的一個狀態(tài)的圖。
[0022]圖16是第一實施方式涉及的塊解碼器的一個狀態(tài)的圖。
[0023]圖17是表示第一實施方式涉及的半導(dǎo)體存儲裝置的一個狀態(tài)的圖。
[0024]圖18是第一實施方式的第二例涉及的塊解碼器的電路圖。[0025]圖19是第一實施方式的第二例涉及的塊解碼器的一個狀態(tài)的圖。
[0026]圖20是第一實施方式的第二例涉及的塊解碼器的一個狀態(tài)的圖。
[0027]圖21是第二實施方式涉及的塊解碼器的電路圖。
[0028]圖22是第二實施方式涉及的塊解碼器的一個狀態(tài)的圖。
[0029]圖23是第二實施方式涉及的塊解碼器的一個狀態(tài)的圖。
[0030]圖24是第二實施方式涉及的塊解碼器的一個狀態(tài)的圖。
[0031]圖25是第二實施方式涉及的塊解碼器的一個狀態(tài)的圖。
[0032]圖26是第三實施方式涉及的塊解碼器的電路圖。
[0033]圖27是表示第三實施方式涉及的信號的組合的圖。
[0034]圖28是第三實施方式涉及的鎖存器的復(fù)位用的定時圖。
[0035]圖29是第三實施方式涉及的鎖存器的置位用的定時圖。
[0036]圖30是第四實施方式涉及的塊解碼器的電路圖。
[0037]圖31是表示第四實施方式涉及的信號的組合的圖。
[0038]圖32是表示第四實施方式涉及的漏電流檢測的方法的圖。
[0039]附圖標(biāo)記說明:
[0040]I存儲器單元陣列；2行解碼器；3數(shù)據(jù)電路?頁緩沖；
[0041]4列解碼器；5控制電路；6輸入輸出電路；
[0042]7地址.指令寄存器； 8電壓發(fā)生電路； 9磁芯驅(qū)動器；
[0043]10半導(dǎo)體存儲裝置； 11漏電檢測電路；3a讀出放大器；
[0044]3b數(shù)據(jù)緩存；BL位線；WL字線； SL源線；
[0045]MB塊；MU存儲器單元；MS存儲器字符串；
[0046]SDTr, SSTr選擇柵晶體管；MTr存儲器單元晶體管；
[0047]S⑶L、SGSL選擇柵線；2a塊解碼器；
[0048]2b傳輸晶體管組；WDTr~WL傳輸晶體管；
[0049]SDDTr~S⑶L傳輸晶體管；SSDTr~SGSL 傳輸晶體管；
[0050]UDTr、USTr 晶體管；S⑶線 S⑶； SGS 線 SGS。
【具體實施方式】
[0051](第一實施方式)
[0052]圖1是第一實施方式涉及的半導(dǎo)體存儲裝置的方框圖。各功能塊能由硬件、計算機軟件中的任一個或兩者的組合來實現(xiàn)。因此，為了明確各塊是這些內(nèi)容中的任一個，下面大致從這些功能的角度進(jìn)行說明。此外，各功能塊不必一定如下面例子那樣加以區(qū)分。例如，一部分功能也可由與例示的功能塊不同的其他功能塊來執(zhí)行。再有，例示的功能塊也可分割為更細(xì)的子功能塊。
[0053]如圖1所示，半導(dǎo)體存儲裝置10包含:存儲器單元陣列I ;行解碼器2 ;數(shù)據(jù)電路.頁緩沖3 ;列解碼器4 ;控制電路5 ;輸入輸出電路6 ;地址.指令寄存器7 ；電壓發(fā)生電路8 ;磁芯驅(qū)動器9 ;及漏電檢測電路11。
[0054]半導(dǎo)體存儲裝置10包含多個存儲器單元陣列(例示了兩個存儲器單元陣列)1。存儲器單元陣列I有時被稱為平板(plain)。存儲器單元陣列I包含多個塊(存儲塊)。各塊包含多個存儲器單元、字線WL和位線BL等。多個存儲器單元的存儲空間構(gòu)成一頁或多個頁。數(shù)據(jù)以頁為單位被讀出或被寫入。存儲器單元陣列I的詳情在后面描述。
[0055]行解碼器2、數(shù)據(jù)電路.頁緩沖3、列解碼器4的組相對于每個存儲器單元陣列I而設(shè)置。行解碼器2從地址.指令寄存器7接收塊地址信號等，并從磁芯驅(qū)動器9接收字線控制信號和/或選擇柵線控制信號。行解碼器2基于接收的塊地址信號、字線控制信號及選擇柵線控制信號來選擇塊、字線等。
[0056]數(shù)據(jù)電路.頁緩沖3臨時保存從存儲器單元陣列I讀出的數(shù)據(jù)，并從半導(dǎo)體存儲裝置10的外部接收寫入數(shù)據(jù)，并向所選擇的存儲器單元寫入接收的數(shù)據(jù)。數(shù)據(jù)電路?頁緩沖3包含讀出放大器3a。讀出放大器3a包含分別與多條位線BL連接的多個讀出放大器，并對位線BL上的電位進(jìn)行放大。半導(dǎo)體存儲裝置10能在一個存儲器單元中保存2位以上的數(shù)據(jù)。因此，數(shù)據(jù)電路.頁緩沖3包含例如三個數(shù)據(jù)緩存3b。第一數(shù)據(jù)緩存3b保存下級(lower)頁數(shù)據(jù)和上級(upper)頁數(shù)據(jù)中的一個，第二數(shù)據(jù)緩存3b保存下級頁數(shù)據(jù)和上級頁數(shù)據(jù)中的另一個。下級頁數(shù)據(jù)包含關(guān)聯(lián)的多個存儲器單元的各2位數(shù)據(jù)中的下級位的組。上級頁數(shù)據(jù)包含關(guān)聯(lián)的多個存儲器單元的各2位數(shù)據(jù)中的上級位的組。第三數(shù)據(jù)緩存3b保存例如基于校驗讀出的結(jié)果而向存儲器單元再次寫入的臨時數(shù)據(jù)。
[0057]列解碼器4從地址.指令寄存器7接收列地址信號，并對接收的列地址信號進(jìn)行解碼?；诹薪獯a器4解碼后的地址信號，來控制數(shù)據(jù)電路.頁緩沖3的數(shù)據(jù)的輸入輸出。
[0058]控制電路5從地址?指令寄存器7接收指示讀出、寫入、刪除等的指令?？刂齐娐?基于指令的指示 按照預(yù)定時序?qū)﹄妷喊l(fā)生電路8及磁芯驅(qū)動器9進(jìn)行控制。電壓發(fā)生電路8根據(jù)控制電路5的指示發(fā)生各種電壓。磁芯驅(qū)動器9根據(jù)控制電路5的指示為了控制字線WL及位線BL而控制行解碼器2及數(shù)據(jù)電路.頁緩沖3。輸入輸出電路6控制對從半導(dǎo)體存儲裝置10外部輸入指令、地址、數(shù)據(jù)或向半導(dǎo)體存儲裝置10外部輸出指令、地址、數(shù)據(jù)進(jìn)行控制。漏電檢測電路11檢測存儲器單元陣列I中的某一部位有無漏電，關(guān)于詳情在后面敘述。
[0059]存儲器單元陣列I具有圖2、圖3所示的結(jié)構(gòu)。圖2是第一實施方式涉及的存儲器單元陣列的一部分的立體圖。圖3是第一實施方式涉及的存儲器單元陣列的一部分的電路圖。如圖2、圖3所示，存儲器單元陣列I具有多條位線BL、多條源(單元源)線SL和多個塊MB。源線SL在行方向上延伸。位線BL在列方向上延伸。列方向與行方向垂直。多個塊MB隔著預(yù)定間距沿列方向排列。各塊MB具有沿行方向及列方向按矩陣狀配置的多個存儲器MU0在各塊MB中，在一條位線BL上連接有多個存儲器單元MU0
[0060]存儲器單元MU具有存儲器字符串MS、源側(cè)選擇柵晶體管SSTr及漏側(cè)選擇柵晶體管SDTr。存儲器字符串MS沿基板sub的層疊方向位于上方。存儲器字符串MS包含串聯(lián)連接的η + I個(η例如為15)存儲器單元晶體管MTrO~MTrl5及反向柵晶體管BTr。在不需要將末尾帶有數(shù)字的附圖標(biāo)記(例如單元晶體管MTr)互相區(qū)別開的情況下，使用省略了末尾數(shù)字的記載，該記載指所有帶數(shù)字的參照標(biāo)記。單元晶體管MTrO~MTr7以該順序沿層疊方向在接近基板sub的方向上排列。單元晶體管MTr8~MTrl5以該順序沿層疊方向在從基板sub遠(yuǎn)離的方向上排列。單元晶體管MTr如后述那樣分別包含半導(dǎo)體柱SP、半導(dǎo)體柱SP表面的絕緣膜和字線(控制柵)WL。反向柵晶體管BTr連接于最靠下的單元晶體管MTr7與MTr8之間。[0061]選擇柵晶體管SSTr、SDTr分別位于最上的單元晶體管MTrO、MTrl5的沿層疊方向的上方。晶體管SSTr的漏與單元晶體管MTrO的源連接。晶體管SDTr的源與單元晶體管MTr15的漏連接。晶體管SSTr的源與源線SL連接。晶體管SDTr的漏與位線BL連接。
[0062]各塊MB中的沿行方向排列的多個存儲器單元MU的各單元晶體管MTrO的柵共同與字線WLO連接。同樣地，各塊MB中的沿行方向排列的多個存儲器單元MU的各單元晶體管MTrl?MTrl5的各柵分別共同與字線WLl?WL15連接。字線WL在行方向上延伸。反向柵晶體管BTr的柵共同與反向柵線BG連接。
[0063]各塊MB中的沿行方向排列的多個存儲器單元MU的各晶體管SDTr的柵共同與漏側(cè)選擇柵線SGDL連接。沿列方向排列的多個存儲器單元MU的各晶體管SDTr的柵與相一位線BL連接。選擇柵線SGDL在行方向上延伸。
[0064]各塊MB中的沿行方向排列的多個存儲器單元MU的各晶體管SSTr的柵共同與源側(cè)選擇柵線SGSL連接。沿列方向排列的兩個存儲器單元MU的晶體管SSTr的源與同一源線SL連接。一個塊MB中的沿列方向排列的多個存儲器單元MU的各晶體管SSTr的源與同一源線SL連接。選擇柵線SGSL及源線SL在行方向上延伸。
[0065]單元晶體管MTr具有圖4所示的結(jié)構(gòu)。圖4是第一實施方式涉及的單元晶體管的剖視圖。字線(柵)WL由例如多晶娃(polysilicon)或多晶娃娃化物(polycide)制成。形成了貫穿多條字線WL及該多條字線之間的絕緣膜的孔。在孔的表面形成有絕緣膜IN2，在孔中形成有半導(dǎo)體柱SP。半導(dǎo)體柱SP在層疊方向上延伸，并包含沿含行方向及列方向的平面矩陣狀地排列且導(dǎo)入了例如雜質(zhì)的半導(dǎo)體(例如硅)。
[0066]絕緣膜IN2包含溝道絕緣膜IN2a、電荷積蓄膜IN2b和電極間絕緣膜IN2c。溝道絕緣膜IN2a包含例如氧化硅(Si02)。電荷積蓄膜IN2b形成于溝道絕緣膜IN2a上。電荷積蓄膜IN2b積蓄電荷，且包含例如氮化硅(SiN)。電極間絕緣膜IN2c形成于電荷積蓄膜IN2b上。電極間絕緣膜IN2c包含例如氧化硅。在半導(dǎo)體柱SP流動的單元電流根據(jù)字線WL的電位及電荷積蓄膜IN2b中的載流子的個數(shù)而變化，單元晶體管MTr利用該變化非易失地存儲數(shù)據(jù)。
[0067]沿行方向排列且共有字線WL、選擇柵線S⑶L、SGSL的多個存儲器單元MU (存儲器字符串MS和選擇柵晶體管SSTr、SDTr)構(gòu)成一個單位，并將該單位稱為字符串。
[0068]圖5是表示第一實施方式涉及的單元晶體管的狀態(tài)與相對應(yīng)的數(shù)據(jù)之間關(guān)系的圖。特別地，圖5表示一個單元晶體管MTr保存2位數(shù)據(jù)的例子。為了存儲2位/單元的數(shù)據(jù)，單元晶體管MTr可具有四個可變的閾值電壓。通過對單元晶體管MTr的電荷積蓄膜IN2b中的載流子的量的控制，使單元晶體管MTr具有期望的閾值電壓Vt。實際上，由于單元晶體管MTr相互間的特性的偏差，即使是被施加了相同閾值電壓Vt的多個單元晶體管MTr，其閾值電壓Vt也會有偏差會具有圖5所示那樣的分布。最低的電壓的分布E能通過對于單元晶體管MTr的刪除而得到。分布A?C能通過對于單元晶體管MTr的寫入而得到。
[0069]為了存儲2位/單元的數(shù)據(jù)，而使2位分別與兩個頁地址相對應(yīng)。即、下級頁的數(shù)據(jù)和上級頁的數(shù)據(jù)由一個存儲器單元保存。如圖5所示，例如，下級頁的數(shù)據(jù)“I”與分布E和分布A相對應(yīng)，下級頁的數(shù)據(jù)“O”與分布B和分布C相對應(yīng)。上級頁的數(shù)據(jù)“ I ”與分布E和分布C相對應(yīng)，上級頁的數(shù)據(jù)“O”與分布A和分布B相對應(yīng)。
[0070]通過該對應(yīng)，對于下級頁的位，通過將電壓VBR向字線WL施加所進(jìn)行的讀出，能判斷出所保存的是“ I”及“O”中的哪一個數(shù)據(jù)。即、具有分布E或分布A所含的閾值電壓的單元晶體管MTr若在字線WL中取得電壓VBR則導(dǎo)通。其結(jié)果，單元電流經(jīng)單元晶體管MTr從位線BL流向源線SL。另一方面，具有分布B或分布C所含的閾值電壓的單元晶體管MTr即使在字線WL中取得電壓VBR也不會導(dǎo)通、沒有單元電流流動。該單元電流的差異由讀出放大器3a檢測，讀出對象的單元晶體管MTr判斷在下級位中保存“O”數(shù)據(jù)還是保存“ I”數(shù)據(jù)。
[0071]對于上級頁的位，通過在數(shù)據(jù)電路.頁緩沖3中對通過將電壓VAR和VCR向字線WL施加而流動的單元電流進(jìn)行預(yù)定的運算，來識別數(shù)據(jù)。即、具有電壓VAR和VCR之間的閾值電壓的單元晶體管MTr被判斷為在上級位中保存數(shù)據(jù)“0”，具有比電壓VAR低或比電壓VCR高的閾值電壓的單元晶體管MTr被判斷為在上級頁中保存數(shù)據(jù)“I”。電壓VREAD是不管單元晶體管MTr保存的數(shù)據(jù)如何都使其導(dǎo)通的電壓。
[0072]其次，對半導(dǎo)體存儲裝置10的讀出時的偏壓進(jìn)行說明。在讀出時，產(chǎn)生圖6所示的3種偏壓狀態(tài)。第一欄表示包含被選擇的存儲器單元(選擇單元)的字符串、即被選擇的塊(選擇塊)中的被選擇的字符串(選擇字符串)上的偏壓。向被選擇的字線(選擇字線)WL施加讀出電壓VCGRV，并向選擇字線以外的字線(非選擇字線)施加讀出通路(path)電壓VREAD。讀出電壓VCGRV是根據(jù)被讀出圖5的VAR、VBR及VCR的單元晶體管所保存數(shù)據(jù)而確定的任一電壓。對選擇柵線S⑶L、SGSL施加使晶體管SDTr、SSTr充分導(dǎo)通的電壓VSG。對位線BL及源線SL分別施加讀出用的電壓VBL及VSL (例如分別為1.5V及IV)。
[0073]第二欄表示選擇塊中的選擇字符串以外的字符串(非選擇字符串)中的偏壓。在一個塊中共用字線WL，因此即使是在非選擇字符串中，字線WL也為電壓VCGRV或VREAD。另一方面，向選擇柵線S⑶L、SGSL施加例如0V，晶體管SDTr、SSTr截止(off)。
[0074]第三欄表示非選擇塊中的偏壓。一個塊中的一個選擇塊以外的全部塊皆為該狀態(tài)。字線WL沒有被施加偏壓而成為浮置。此外，對選擇柵線S⑶L、SGSL施加使晶體管SDTr、SSTr充分地切斷(cut off)的電壓、例如0V。這是為了使從位線BL不流出漏電流。
[0075]其次，對用于實現(xiàn)具有圖1~圖6的性質(zhì)的半導(dǎo)體存儲裝置10的電路進(jìn)行說明。首先，為了參考，參照圖7來說明能實現(xiàn)半導(dǎo)體存儲裝置10的電路。
[0076]各存儲器單元陣列包含k個塊MB。在圖中，表示了兩個塊。位線BLO~BLm(m為例如64K -1)遍及相一平面中的全部塊MB。各位線BL與數(shù)據(jù)電路.頁緩沖3、特別是其中的相對應(yīng)的一個讀出放大器3a連接。
[0077]如上所述，在各塊MB中，與位線BLO~BLm連接的(沿行方向排列的)多個存儲器字符串MS共用字線WLO~WLn。在各塊MB中設(shè)有i + I個字符串。在圖中表示了兩個字符串。供字符串O~字符串使用，分別設(shè)有漏側(cè)選擇柵線SGDLO~SGDLi，并分別設(shè)有源側(cè)選擇柵線SGSLO~SGSLi。在沿行方向排列且與位線BLO~BLm分別連接的字符串中的單元晶體管MTr中共用字線的單元晶體管MTr的存儲空間構(gòu)成一個或多個頁。頁也可以是在沿行方向排列且與位線BLO~BLm分別連接的字符串中的單元晶體管MTr中的共用字線的單元晶體管MTr的一部分存儲空間。
[0078]行解碼器2包含多個塊解碼器2a及多個傳輸晶體管組2b。對于各塊MB，設(shè)有一個塊解碼器2a及一個傳輸晶體管組2b。傳輸晶體管組2b包含η個WL傳輸晶體管WDTr、i +I個S⑶L傳輸晶體管SDDTr和i + I個SGSL傳輸晶體管SSDTr。字線WLO~WLn分別經(jīng)相對應(yīng)的一個晶體管WDTr而與CG線CGO~CGn。字符串X (X為O~i的整數(shù))用的選擇柵線S⑶LX、SGSLX，分別經(jīng)相對應(yīng)的晶體管SDDTr和SSDTr而與S⑶線S⑶X及SGS線SGSX連接。塊MBY (Y為O~k的整數(shù))中的全部晶體管WDTr、SDDTr、SSDTr的柵均從塊Y用的塊解碼器2aY接收塊選擇信號BLKSELY。分別將來自磁芯驅(qū)動器9的電壓經(jīng)晶體管SDDTr、SSDTr、WDTr傳輸?shù)奖贿x擇的塊MB的選擇柵線S⑶L、SGSL、字線WL。CG線、SG線S⑶、SGS從磁芯驅(qū)動器9接收電壓。字符串的選擇、非選擇的區(qū)別，如上述那樣通過使用向選擇字符串中的選擇柵線SGDL、SGSL施加的電壓VSG和向非選擇字符串中的選擇柵線SGDL、SGSL施加的電壓VSS (=OV)來進(jìn)行。因此，磁芯驅(qū)動器9構(gòu)成為能向各字符串施加獨立的電壓。
[0079]選擇柵線S⑶L經(jīng)各個晶體管UDTr接收非選擇電壓S⑶S (例如VSS)。選擇柵線S⑶L經(jīng)各個晶體管SUTr接收電壓S⑶S。塊MBY中的全部晶體管UTr的柵均從塊解碼器2aY接收塊選擇信號/BLKSELY。記號“/”意指“或”。
[0080]塊解碼器2a從地址.指令寄存器7接收塊地址信號?；趬K地址信號而選擇的塊解碼器2a輸出信號BLKSEL，并選擇接收了信號BLKSEL的塊MB。選擇塊MB中的晶體管UDTr, USTr為截止。另一方面，在非選擇塊MB中，晶體管UDTr、USTr接收信號/BLKSEL而導(dǎo)通，并向選擇柵線S⑶L、SGSL、字線WL施加電壓S⑶S。非選擇電壓傳輸用的晶體管UDTr、USTr可獨立地被控制。
[0081]圖8中表示參考用的塊解碼器2。如圖8所示，P型的MOSFET晶體管(金屬氧化物半導(dǎo)體場效晶體管)Tl、N型的MOSFET T2~T7在電源電位(VDD)與接地電位(VSS)之間串聯(lián)連接。晶體管T1、T2的連接節(jié)點引用為節(jié)點η0。晶體管Τ1、Τ7在柵處接收信號RDEC。信號RDEC是塊地址解碼器的啟用(enable)信號，從例如控制電路5、磁芯驅(qū)動器9被供給。信號RDEC在將塊解碼器2a設(shè)為禁用(disable)期間為低電平，在啟用塊解碼器2a時設(shè)定為高電平(有效)。
[0082]晶體管T2~T6分別在柵處從地址.指令寄存器7接收塊地址信號ARA~ARE。在圖中，晶體管T2~T6實際上連接成若這些晶體管是被選擇的塊中的晶體管則全部為導(dǎo)通狀態(tài)。晶體管T8在柵處接收信號FLGDIS。信號FLGDIS通常是低電平，因此晶體管T8通常為截止。從例如控制電路5、磁芯驅(qū)動器9供給信號FLGDIS。信號FLGDIS在能與關(guān)于后述不良塊(bad block)的控制無關(guān)地選擇解碼器時設(shè)定為高電平。
[0083]晶體管T9如后述那樣根據(jù)與該塊解碼器2a相對應(yīng)的塊MB是否是不良塊或?qū)ɑ蚪刂?。晶體管T9的柵用作節(jié)點/BBF、接收信號/BBF并與時鐘控制式倒相器(inverter)11的輸入及時鐘控制式倒相器12的輸出連接。時鐘控制式倒相器11、12交叉連接并構(gòu)成不良塊鎖存器(第一鎖存器)。在節(jié)點/BBF與接地電位之間，串聯(lián)連接有η型MOSFET Τ10、Tll0在倒相器12的輸入(節(jié)點/BBF)與接地電位之間，串聯(lián)連接有η型MOSFET Τ12、Τ13。晶體管Τ10、Τ12的柵與節(jié)點nl連接。晶體管T11、T13分別在柵處接收信號BBSET、BBRST。信號BBSET和BBRST分別置位和復(fù)位不良塊鎖存器。置位、復(fù)位了的不良塊鎖存器(第一鎖存器)在節(jié)點/BBF處分別保持低電平、高電平。若節(jié)點nl為高電平且信號BBSET為高電平，則節(jié)點BBF為低電平，第一鎖存器被復(fù)位(節(jié)點/BBF為高電平)，晶體管T9導(dǎo)通。另一方面，若節(jié)點nl為高電平且信號BBRST為高電平，則第一鎖存器被復(fù)位(節(jié)點/BBF為低電平)，晶體管T9截止。在選擇塊中，在解碼時，在晶體管TI~T6、T9的路徑中流動電流。
[0084]節(jié)點nO經(jīng)晶體管T15而與電源電位連接,并經(jīng)倒相器13而與節(jié)點nl連接。節(jié)點nl與晶體管T15的柵連接，且與電平轉(zhuǎn)換器LS連接。電平轉(zhuǎn)換器LS轉(zhuǎn)換節(jié)點nl的電平而生成信號BBRST。再有，節(jié)點nl經(jīng)倒相器14提供信號/BLKSEL。向相對應(yīng)的塊中的全部晶體管SDDTr、SSDTr輸入信號BLKSEL。向相對應(yīng)的塊中的全部晶體管UDTr、USTr輸入信號/BLKSEL。在圖中，僅示出了與一個選擇柵線S⑶L連接的一對晶體管SDDTr、UDTr。
[0085]通常，信號RDEC是低電平，因此，晶體管Tl、T2分別導(dǎo)通、截止。因而，將節(jié)點nO預(yù)充電到電源電位。晶體管T15也由于節(jié)點nO的高電平及節(jié)點nl的低電平而導(dǎo)通。
[0086]在進(jìn)行解碼時，首先，施加預(yù)定的塊地址信號ARA~ARE。然后，信號RDEC變?yōu)楦唠娖?。信號RDEC在解碼期間維持高電平，從而晶體管T6在此間維持導(dǎo)通。
[0087]在塊地址命中(hit)的解碼器(選擇解碼器)2a中，晶體管ARA~ARE全部導(dǎo)通。此外，在正常(不是不良塊)的塊中晶體管T9也導(dǎo)通。因此，節(jié)點nO的電位經(jīng)晶體管T2~T6、T9而被放電。晶體管Τ15設(shè)計成具有不妨礙該放電的尺寸，因此節(jié)點nO的電位充分下降，成了高電平的節(jié)點nl使晶體管T15截止。即、節(jié)點nO為低電平且節(jié)點nl為高電平是塊地址匹配而選擇了塊的狀態(tài)。
[0088]另一方面，在沒有置位不良塊鎖存器(倒相器11、12)的情況下，晶體管T9維持截止。因此，即使塊地址匹配，節(jié)點nO也維持高電平。即、塊維持非選擇狀態(tài)。再有，在例如半導(dǎo)體存儲裝置10的電源接通時置位不良塊鎖存器。
[0089]在非選擇塊中，節(jié)點nl為低電平。因此，信號BLKSEL、/BLKSEL分別為低電平、高電平，晶體管SDDTr、SSDTr分別截止、導(dǎo)通。如上所述，在讀出時，信號S⑶S為例如VSS，因此選擇柵線S⑶L被放電而變?yōu)閂SS。
[0090]在選擇塊中，信號/BLKSEL為低電平，晶體管UDTr截止。另一方面，信號BLKSEL成為由電平轉(zhuǎn)換器LS轉(zhuǎn)換為預(yù)定電壓的高電平，使晶體管SDDTr導(dǎo)通。其結(jié)果，選擇柵線S⑶L接收S⑶線S⑶的電壓。
[0091]隨著半導(dǎo)體存儲裝置的微型化的發(fā)展，各元件密集，可產(chǎn)生短路。在各種部位會能夠產(chǎn)生短路。例如，字線WL間的短路、字線WL和選擇柵線SGDL、SGSL的短路、存儲器字符串MS和位線BL的非導(dǎo)通、位線BL間的短路、選擇柵線SGDL和位線BL的短路、選擇柵線SGSL和源線SL的短路。其中，對于例如字線WL間的短路，進(jìn)行控制使得不選擇包含其的塊MB，或者由備用塊來替換。位線BL間的短路通常以包含其的預(yù)定位線組(例如列)為單位來由備用列替換。
[0092]對于選擇柵線S⑶L和位線BL的短路、選擇柵線SGSL和源線SL的短路，也將包含其的塊MB作為不良塊來處理。這是因為，由該選擇柵線SGDL、SGSL選擇的存儲器單元晶體管MTrMC不正常工作。對于這點，使用圖7來說明。
[0093]圖7中，表示了位線BLl和塊MBO的選擇柵線S⑶LO的短路及源線SL和塊MBl的選擇柵線SGSLi的短路。將包含選擇柵線SGDL和位線BL的短路的塊作為不良塊來處理。SP、該塊不總是被選擇，與非選擇塊同樣地受控制。具體地，經(jīng)晶體管UDTr向選擇柵線SGDLO施加非選擇電壓S⑶S (VSS)0因此，若選擇柵線S⑶L和位線BL短路，則該位線BL經(jīng)短路部位而被放電到0V。并不知道位線BL和選擇柵線S⑶L的短路地點是在在位線BL的某處產(chǎn)生還是在選擇柵線S⑶L的某處產(chǎn)生。此外，與位線BL和選擇柵線S⑶L的短路相比，源線SL和選擇柵線SGSL的短路的估算漏電流值較大。因此，源線SL和選擇柵線SGSL的短路有可能 由于源線SL的電位下降而對其他正常塊中的工作產(chǎn)生影響，危害較大。此外，對于與位線BL相關(guān)的短路，通過讀出放大器3a的控制能消除短路的位線BL對于存儲器單元陣列I的影響，但是，源線SL在存儲器單元陣列I內(nèi)共用，因此對不良部位不能采取獨立的對策。因此，需要尋求對源線SL和選擇柵線SGSL的短路的對策。
[0094]下面，參照圖9來說明第一實施方式涉及的半導(dǎo)體存儲裝置10的電路。圖9是第一實施方式涉及的半導(dǎo)體存儲裝置的電路圖。如圖9所示，各塊解碼器2a分別向具有作為解碼器而該塊解碼器2a的塊MB中的晶體管UDTr、USTr的柵供給信號/BLKSEL、/BLKSELS。
[0095]作為檢測選擇柵線SGSL和源線SL的短路的方法，最可靠的是直接對從選擇柵線SGSL泄漏的電流進(jìn)行檢測的方法。在存在短路的情況下，由于其周圍電壓的相互關(guān)系，應(yīng)該有漏電流流動。因此，漏電檢測電路11構(gòu)成為能經(jīng)磁芯驅(qū)動器9施加預(yù)定的電壓，并對漏電流進(jìn)行檢測。漏電檢測電路11向磁芯驅(qū)動器指示施加用于漏電流檢測用的預(yù)定電壓，并對漏電流進(jìn)行檢測。漏電流的檢測通過例如選擇任意塊MB及字符串來進(jìn)行。在對全部的塊MB的選擇柵線SGSL進(jìn)行測試的情況下，一邊依次改變塊地址及字符串地址一邊進(jìn)行。
[0096]圖10表示在第一實施方式中塊MBl的選擇柵線SGSLi成為評價對象的狀態(tài)。對選擇柵線SGSLi施加例如1.5V來作為漏電檢測用的電壓，對同一塊MBl中的全部字線WL和/或其他全部選擇柵線S⑶L、SGSL也施加1.5V。若該電壓比1.5V低，則能夠發(fā)現(xiàn)從評價對象的選擇柵線SGSLi流向同一塊中的字線WL及選擇柵線SGSL的漏電。因此，同一塊中的字線WL及選擇柵線SGDL、SGSL的電壓需要與選擇柵線SGSLi相同。
[0097]另一方面，對源線SL施加比對選擇柵線SGSLi施加的1.5V低的電壓、例如IV。如果在選擇柵線SGSLi和源線SL之間存在短路，則電流從選擇柵線SGSLi流向源線SL。漏電檢測電路11將設(shè)定的任意值例如0.5μ A以上的電流作為閾值來檢測有無漏電流。
[0098]漏電檢測電路11，若判斷為在選擇柵線SGSLi和源線SL之間存在短路則將包含該選擇柵線SGSL的塊MB的地址信息存儲于檢測器(tester)或半導(dǎo)體存儲裝置10中的存儲器20。該存儲器20能由非易失地存儲地址信息且在例如存儲器單元陣列內(nèi)準(zhǔn)備的ROM區(qū)域來實現(xiàn)。ROM保存半導(dǎo)體存儲裝置10的控制用的數(shù)據(jù)、參數(shù)等。
[0099]圖11是第一實施方式涉及的塊解碼器的電路圖。如圖11所示，塊解碼器2a除了圖8中的元件及連接外還包含時鐘控制式倒相器111、112、η型MOSFET Τ21~Τ24和或非門(NOR gate) NRl。在圖8的例子中，晶體管SDDTr、晶體管SSDTr皆由信號BLKSEL控制，晶體管UDTr、USTr皆由信號/BLKSEL控制。另一方面，在圖11中，晶體管UDTr、USTr分別由信號/BLKSELD、信號/BLKSELS控制。晶體管SDDTr、SSDTr由信號BLKSEL控制。
[0100]倒相器IVl 1、IV12交叉連接，并構(gòu)成浮置控制鎖存器(第二鎖存器)。在由包含該鎖存器的解碼器2a解碼的塊MB的后述節(jié)點必需是浮置的的情況下，置位浮置控制鎖存器。在被置位了浮置控制鎖存器的倒相器IVll的輸入與接地電位之間，串聯(lián)連接有晶體管T21、T22。在倒相器IV12的輸入節(jié)點FLTF與接地電位之間，串聯(lián)連接有晶體管T23、T24。晶體管Τ21、Τ23的柵與節(jié)點nl連接。晶體管T22、T24分別在柵處接收信號FLTSET、FLTRST。信號FLTSET和FLTRST分別置位和復(fù)位浮置控制鎖存器(第二鎖存器)。被置位和復(fù)位了的浮置控制鎖存器(第二鎖存器)分別在節(jié)點FLTF處保持高電平、低電平。節(jié)點nl還與或非門NRl的第一輸入連接?；蚍情TNRl的第二輸入與節(jié)點FLTF連接。或非門NRl輸出信號/BLKSELS。圖11中僅代表性地描繪了由解碼器2a解碼的塊MB中的i + I條選擇柵線S⑶L中的一條以及i + I條選擇柵線SGSL中的一條。與此相呼應(yīng)地，僅表示了對于一條選擇柵線S⑶L的一對晶體管SDDTr、UDTr及對于一條選擇柵線SSDL的一對晶體管SSDTr、USTr0實際上，信號BLKSEL被供給到塊MB中的全部晶體管SDDTr、SSDTr,信號/BLKSELD被供給到塊MB中的全部晶體管UDTr，信號/BLKSELS被供給到塊MB中的全部晶體管USTr。而且，基于信號BLKSEL的電平，全部的晶體管SDDTr、SSDTr同樣地工作(振舞^ )，基于信號/BLKSELD的電平，全部的晶體管UDTr同樣地工作，基于信號/BLKSELS的電平，晶體管USTr同樣地工作。
[0101]其次，參照圖12、圖13來說明不良塊鎖存器及浮置控制鎖存器的控制。圖12是第一實施方式涉及的不良塊鎖存器及浮置控制鎖存器的復(fù)位用的定時圖。圖13是第一實施方式涉及的不良塊鎖存器及浮置控制鎖存器的置位用的定時圖。如圖12所示，例如控制電路5經(jīng)磁芯驅(qū)動器9在時刻t0將包含被復(fù)位的鎖存器在內(nèi)的塊MB的地址信號ARA~ARE(AR)供給到解碼器2a。在要將全部塊MB的鎖存器復(fù)位的情況下，控制電路5進(jìn)行控制使得在全部塊MB中地址信號ARA~ARE為高電平。圖12表示了全部塊MB中的復(fù)位的例子。接著，控制電路5在時刻tl使信號RDEC為高電平而將解碼器2a啟動。接著，控制電路5在從時刻t2到時刻T3的期間為了將不良塊鎖存器復(fù)位而使信號BBRST為高電平，并且為了將浮置控制鎖存器復(fù)位而使FLTRST為高電平。在期望兩個鎖存器中僅一個復(fù)位的情況下，僅使對應(yīng)方的信號BBRST或FLTRST為高電平。接著，控制電路5在時刻t4使信號RDEC為低電平而使解碼器2a禁用(disable)，接著，地址信號AR為低電平。圖12那樣的鎖存器的復(fù)位，在預(yù)定的定時例如半導(dǎo)體存儲裝置10能使用前的初始設(shè)定動作(通電讀出(poweron lead)時)前后等時間進(jìn)行。
[0102]如圖13所示，在要置位鎖存器的情況下，控制電路5在從時刻t2到t3的期間使與被置位的鎖存器相 對應(yīng)的信號BBSET或(和)FLTSET為高電平以代替圖12中的信號BBRST及FLTRST。兩個鎖存器根據(jù)塊MB的狀態(tài)而被置位或復(fù)位。即、控制電路5取得各塊MB是否是不良塊以及是否期望選擇柵線SGSL是浮置的的信息。這些信息在存儲器20中非易失地存儲。對于正常的塊MB，控制電路5使信號BBSET、FLTSET皆為低電平。對于雖然是不良塊但卻不是浮置的對象的塊MB，控制電路5使信號BBSET、FLTSET分為高電平、低電平。對于既是不良塊又是浮置的對象的塊MB，控制電路5使信號BBSET、FLTSET皆為高電平。這樣，不良塊鎖存器在由包含其的解碼器2a所解碼的塊MB是不良塊的情況下保持高電平，在不是的情況下保持低電平。此外，浮置控制鎖存器，在由包含其的解碼器2a所解碼的塊MB是浮置對象的情況下保持高電平，在不是的情況下保持低電平。如上所述，浮置控制鎖存器，在其鎖存器處于包含由漏電檢測電路11檢測到的源線SL和選擇柵線SGSL的短路的塊MB用的解碼器2a的情況下，被置位。圖13那樣的鎖存器的置位在預(yù)定的定時例如通電讀出時進(jìn)行。
[0103]接下來，參照圖14~圖16來說明圖11的電路的工作。圖14表示第一實施方式涉及的、正常的塊的選擇時的解碼器的狀態(tài)。此外，如上所述，圖14中所示，在正常塊中，不良塊鎖存器和浮置控制鎖存器皆被復(fù)位。即、節(jié)點/BBF、FLTF分別是高電平、低電平。由于節(jié)點/BBF是高電平，能進(jìn)行地址解碼。因此，當(dāng)供給命中(hit)的行地址信號ARA~ARE時，節(jié)點nO為低電平。其結(jié)果，信號BLKSEL為高電平，信號/BLKSELD為低電平，向選擇柵線S⑶L傳輸經(jīng)晶體管SDDTr連接的S⑶線S⑶的電位。此外，除了信號BLKSEL為高電平之外，信號/BLKSELD為低電平，向選擇柵線SGSL傳輸經(jīng)晶體管SSDTr連接的SGS線SGS的電位。
[0104]圖15表示第一實施方式涉及的、是不良塊但不是浮置對象的塊的選擇時的解碼器的狀態(tài)。如圖15所示，在此類塊中，不良塊鎖存器和浮置控制鎖存器分別被置位和復(fù)位。SP、節(jié)點/BBF、FLTF皆為低電平。由于節(jié)點/BBF為低電平，使節(jié)點nO維持高電平，且不能進(jìn)行地址解碼。因此，信號BLKSEL維持低電平，信號/BLKSELD、/BLKSELS維持高電平，向選擇柵線S⑶L、SGSL傳輸選擇電壓S⑶S。
[0105]圖16表示第一實施方式涉及的、既是不良塊也是浮置對象的塊的選擇時的解碼器的狀態(tài)。如圖16所示，在此類塊中，不良塊鎖存器和浮置控制鎖存器皆被置位。即、節(jié)點/BBF, FLTF分別是低電平、高電平。由于節(jié)點/BBF是低電平，使節(jié)點nO維持高電平，且不能進(jìn)行地址解碼。因此，信號BLKSEL維持低電平，信號/BLKSELD維持高電平，向選擇柵線S⑶L傳輸非選擇電壓S⑶S。另一方面，除了信號BLKSEL為低電平之外，信號/BLKSELS為低電平，從而選擇柵線SGSL浮置。該狀態(tài)在圖17中對塊MBl進(jìn)行表示。這樣，在包含源線SL和選擇柵線SGSL的短路的塊MB中，選擇柵線SGSL浮置。因此，可防止源線SL經(jīng)與其短路的選擇柵線SGSL而被非選擇電壓(VSS)吸住。
[0106]包含源線SL和選擇柵線SGSL的短路的塊MB原則上為不良塊。然而，某一塊也可雖然為浮置對象但卻沒有被分類為不良塊。在此類塊中，不良塊鎖存器和浮置控制鎖存器分別被復(fù)位和置位。即、節(jié)點/BBF、FLTF皆為高電平。在此類塊中，各存儲器字符串MS處于僅在源線側(cè)及位線側(cè)中的位線側(cè)切斷(cut off)的狀態(tài)。此類設(shè)定在例如由源線SL和選擇柵線SGSL的短路所導(dǎo)致的漏電流小且不需要被分類為不良塊的塊的補救中有效。
[0107]塊解碼器2a也可以是圖18那樣。圖18是第一實施方式的第二例涉及的塊解碼器的電路圖。如圖18所示，塊解碼器2a包含或非門NR2以代替圖11的倒相器111、112、晶體管T21~T24?；蚍情TNR2接收信號BBBIAS、/BBF。將或非門NR2的輸出向或非門NRl供給。從例如磁芯驅(qū)動器9供給信號BBBIAS。信號BBBIAS在使不良塊中的選擇柵線SGSL與通常的非選擇塊同樣地偏壓的情況下被設(shè)定為高電平，且在使不良塊的選擇柵線SGSL為浮置的情況下被設(shè)定為低電平。例如，在使不良塊的選擇柵線SGSL在讀出和寫入中浮置、在刪除中不浮置這一實施方式中使用。
[0108]圖18也表示正常塊的選擇時的解碼器的狀態(tài)。在正常塊中，節(jié)點nl為高電平。因此，與信號BBBIAS、/BBF的邏輯無關(guān)地，信號/BLKSELS為低電平。其結(jié)果，其他節(jié)點的電位與圖14相同，并向選擇柵線SGSL傳輸經(jīng)晶體管SSDT而連接的SGS線SGS的電位。
[0109]圖19表示第一實施方式的第二例涉及的、是不良塊但卻不是浮置對象的塊的選擇時的解碼器的狀態(tài)。如上所述，在此類塊中，信號BBBIAS為高電平。因此，或非門NR2的輸出為低電平。因而，或非門NRl的兩個輸入皆為低電平，或非門NRl的輸出為高電平。其結(jié)果，其他的節(jié)點與圖15相同，向選擇柵線SGSL傳輸非選擇電壓SGDS。
[0110]圖20表示第一實施方式的第二例涉及的、既是不良塊也是浮置對象的塊的選擇時的解碼器的狀態(tài)。如上所述，在此類塊中，信號BBBIAS為低電平。因此，或非門NRl的兩個輸入皆為低電平，或非門NRl輸出高電平。因而或非門NRl的輸出為低電平。其結(jié)果，其他的節(jié)點與圖16相同，選擇柵線SGSL為浮置。
[0111]如上所述，根據(jù)第一實施方式涉及的半導(dǎo)體存儲裝置，在包含源線SL和選擇柵線SGSL的短路的塊中，選擇柵線SGSL浮置。因此，可防止源線SL經(jīng)與其短路的選擇柵線SGSL而被非選擇電壓SGDS吸引。其結(jié)果，可提供能進(jìn)行正常工作的半導(dǎo)體存儲裝置。
[0112]至此，作為對于選擇柵線SGSL短路的對策，對能夠使選擇柵線SGSL浮置的例子進(jìn)行了說明。但是，第一實施方式也可以構(gòu)成為能使選擇柵線SGDL浮置以代替使選擇柵線SGSL浮置。這在例如選擇柵線S⑶L的短路在很多部位發(fā)生的情況下有用。因此，將倒相器14的輸出作為信號/BLKSELS向晶體管USTr的柵供給以代替向晶體管UDTr的柵供給。再有，將或非門NRl的輸出作為信號/BLKSELD向晶體管UDTr的柵供給以代替向晶體管USTr的柵供給。
[0113](第二實施方式)
[0114]第二實施方式的塊解碼器的結(jié)構(gòu)與第一實施方式的塊解碼器不同。圖21是第二實施方式涉及的塊解碼器的電路圖。第二實施方式涉及的半導(dǎo)體存儲裝置中，關(guān)于除了以下記述的點之外的要素、連接、特征，都與第一實施方式相同。
[0115]如圖21所示，晶體管T9的源經(jīng)η型MOSFET Τ31接地以代替第一實施方式(圖11)的接地。晶體管Τ31的柵(稱為節(jié)點/SSF)與倒相器111的輸入及倒相器112的輸出連接。在第二實施方式中，倒相器111的輸出作為SSF被引用以代替第一實施方式中的FLTF。
[0116]圖22表示第二實施方式涉及的、正常的塊的選擇時的解碼器的狀態(tài)。在正常的塊中，不良塊鎖存器、浮置控制鎖存器皆被復(fù)位了。即、節(jié)點/BBF、/SSF皆為高電平。因此，晶體管T9、T31導(dǎo)通、能進(jìn)行地址解碼。其結(jié)果，信號BLKSEL、/BLKSELD、/BLKSELS與第一實施方式(圖14)相同，分別為高電平、低電平、低電平。
[0117]圖23表示第二 實施方式涉及的、是不良塊但卻不是浮置對象的塊的選擇時的解碼器的狀態(tài)。在此類塊中，不良塊鎖存器和浮置控制鎖存器分別被置位和復(fù)位。即、節(jié)點/BBF、/SSF分別為低電平、高電平。由于節(jié)點/BBF為低電平且晶體管T9截止，所以即使晶體管T31導(dǎo)通也不能進(jìn)行地址解碼。其結(jié)果，信號BLKSEL、/BLKSELD、/BLKSELS與第一實施方式(圖15)相同，分別為低電平、高電平、高電平。
[0118]圖24表示第二實施方式涉及的、是不良塊也是浮置對象的塊的選擇時的解碼器的狀態(tài)。在此類塊中，不良塊鎖存器和浮置控制鎖存器皆被置位。即、節(jié)點/BBF、/SSF皆為低電平。因此，晶體管T9、T31截止，且不能進(jìn)行地址解碼。其結(jié)果，信號BLKSEL、/BLKSELD、/BLKSELS與第一實施方式(圖16)相同，分別為低電平、高電平、低電平。
[0119]圖25表示第二實施方式涉及的、不是不良塊但卻進(jìn)行浮置控制的塊選擇時的解碼器的狀態(tài)。在第二實施方式中，由于晶體管T31的添加，而在以下方面與第一實施方式不同。在半導(dǎo)體存儲裝置10的測試工序中，可考慮以下面那樣的步驟進(jìn)行評價。首先，如關(guān)于第一實施方式說明那樣，進(jìn)行對選擇柵線SGSL和源線SL之間的短路所形成的漏電流的檢測。當(dāng)檢測到漏電流時，包含該短路的塊MB的地址被保存于存儲器20中。而且，在預(yù)定的定時例如通電讀出時，基于存儲器20的信息來置位特定的塊MB用的塊解碼器2a中的浮置控制鎖存器。接著，進(jìn)行刪除測試或?qū)懭霚y試，且不良塊的地址同樣被保存于存儲器20中。接著，在預(yù)定的定時，基于該地址來置位特定的塊MB用的塊解碼器2a中的不良塊鎖存器。
[0120]在第一實施方式(圖11)中，當(dāng)僅置位浮置控制鎖存器時，塊地址的解碼不被禁止、能夠進(jìn)行。因此，在期望禁止作為浮置對象的塊的解碼的情況下，需要將該塊作為不良塊進(jìn)行登記。因為這樣一來塊地址的解碼變?yōu)椴荒苓M(jìn)行。如與第一實施方式相關(guān)的說明那樣，在雖然作為浮置對象但卻不期望作為不良塊被處理的形式中也有優(yōu)點。但是，在不期望此類控制的情況下，根據(jù)第二實施方式，如圖25所示，僅進(jìn)行浮置控制鎖存器的置位，而不能進(jìn)行包含該被置位了的鎖存器的塊解碼器2a中的地址解碼。圖25表示第二實施方式涉及的、不是不良塊但卻是浮置對象的塊的選擇時的解碼器的狀態(tài)。在此類塊中，節(jié)點/BBF、/SSF分別為高電平、低電平。由于節(jié)點/SSF為低電平且晶體管T31截止，所有即使晶體管T9導(dǎo)通，也不能進(jìn)行地址解碼。其結(jié)果，信號BLKSEL、/BLKSELD、/BLKSELS與圖24同樣地分別為低電平、高電平、低電平。
[0121]如上所述，根據(jù)第二實施方式涉及的半導(dǎo)體存儲裝置，與第一實施方式同樣地，在包含源線SL和選擇柵線SGSL的短路的塊中，選擇柵線SGSL浮置。因此，可得到與第一實施方式相同的優(yōu)點。此外，根據(jù)第二實施方式，僅進(jìn)行浮置控制鎖存器的置位，而不能進(jìn)行包含該鎖存器的塊解碼器2a中的地址解碼。因此，不需要不良塊鎖存器的置位，能以更少的步驟與作為不良塊登記的情況同樣地禁止浮置控制對象的塊中的地址解碼。
[0122]第二實施方式也與第一實施方式同樣地，可構(gòu)成為能使選擇柵線SGDL浮置以代替使選擇柵線SGSL浮置。
[0123](第三實施方式)
[0124]第三實施方式的塊解碼器的結(jié)構(gòu)與第一實施方式的塊解碼器不同。圖26是第三實施方式涉及的塊解碼器的電路圖。在第三實施方式涉及的半導(dǎo)體存儲裝置中，關(guān)于除了以下記述的點之外的要素、連接、特征，都與第一實施方式相同。
[0125]如圖26所示，在第三實施方式中，第一實施方式的節(jié)點BBF、/BBF、FLTF分別被引用為節(jié)點L0、/L0、LI。此外，第一實施方式的信號BBSET、BBRST, FLTSET, FLTRST分別替換為 LOSET、LORST、LlSET、LlRST。
[0126]晶體管T9的柵和倒相器12的輸出與第一實施方式不同，被分離。晶體管T9的柵與或非門NR3的輸出連接?；蚍情TNR3接收節(jié)點L0、L1上的信號(信號L0、L1)。信號L0、LI取得基于對于相對應(yīng)的塊的控制而確定的電平，這在后面描述。此外，將信號L0、L1向與非門NDl輸入。將與非門NDl的輸出向倒相器21輸入。倒相器121輸出信號S⑶FLT。設(shè)有或非門NR4來代替第一實施方式的倒相器14?；蚍情TNR4與節(jié)點nl連接，且接收信號S⑶FLT?；蚍情TNR4輸出信號/BLKSELD。
[0127]信號L0、L1取得圖27所示的電平的組合。圖27表示第三實施方式涉及的信號的組合。在塊是正常的情況下，信號L0、LI皆為低電平。在雖然是不良塊但卻不是浮置對象的塊中，信號L0、LI分別為高電平、低電平。在是不良塊且選擇柵線SGSL也是浮置對象的塊中，信號L0、L1分別為低電平、高電平。在是不良塊且選擇柵線SGSL、SGDL兩者也都是浮置對象的塊中，信號L0、L1皆為高電平。
[0128]信號L0、LI的電平根據(jù)圖28、圖29所示的定時圖來控制。圖28是第三實施方式涉及的鎖存器的復(fù)位用的定時圖。圖29是第三實施方式涉及的鎖存器的置位用的定時圖。圖 28 除了信號 BBSET、BBRST, FLTSET, FLTRST 分別替換為信號 LOSET、LORST, LlSET,LlRST之外都與圖12相同。同樣地，圖29除了信號BBSET、BBRST, FLTSET, FLTRST分別替換為LOSET、LORST, L1SET、LlRST之外都與圖13相同。例如，控制電路5基于某一塊是否是不良塊以及僅選擇柵線SGSL應(yīng)為浮置還是選擇柵線SGSL、S⑶L兩者都應(yīng)為浮置來設(shè)定節(jié)點LOSET、LORST, L1SET、LlRST的電平。關(guān)于某一塊是否是不良塊以及僅選擇柵線SGSL為浮置還是選擇柵線SGSL、S⑶L兩者都為浮置的信息由存儲器20非易失性地保存。
[0129]回到圖26。在正常塊中，第一、第二鎖存器皆被復(fù)位了。即、節(jié)點L0、L1皆為低電平。因此，晶體管T9導(dǎo)通，能進(jìn)行地址解碼。此外，雖然節(jié)點nl為高電平，但是，由于信號S⑶FLT是低電平，因此信號/BLKSELD是低電平。其結(jié)果，信號BLKSEL為高電平，信號/BLKSELD為低電平，向選擇柵線S⑶L傳輸經(jīng)晶體管SDDTr連接的S⑶線S⑶的電位。此外，除了信號BLKSEL為高電平之外，信號/BLKSELS為低電平，向選擇柵線SGSL傳輸經(jīng)晶體管SSDTr連接的SGS線SGS的電位。
[0130]在不良塊中，第一和第二鎖存器分別被置位和復(fù)位。節(jié)點L0、L1分別為高電平、低電平。因此，晶體管T9截止，不能進(jìn)行地址解碼。此外，節(jié)點nl、信號S⑶FLT皆為低電平，因此信號BLKSEL、/BLKSELD、/BLKSELS分別為低電平、高電平、高電平。其結(jié)果，向選擇柵線S⑶L、SGSL傳輸非選擇電壓S⑶S。
[0131]在為不良塊且僅選擇柵線SGSL為浮置對象的塊中，第一和第二鎖存器分別被置位和復(fù)位。即、節(jié)點L0、LI分別為低電平、高電平。因此，晶體管T9截止，不能進(jìn)行地址解碼。此外，節(jié)點nl、信號S⑶FLT皆為低電平，因此信號BLKSEL、/BLKSELD分別為低電平、高電平。其結(jié)果，向選擇柵線SGDL傳輸非選擇電壓SGDS。另一方面，除了信號BLKSEL為低電平之外，信號/BLKSELS為低電平，因此選擇柵線SGSL浮置。
[0132]在為不良塊且選擇柵線SGSL、S⑶L兩者都為浮置對象的塊中，第一和第二鎖存器都被置位。即、節(jié)點L0、LI皆為高電平。因此，晶體管T9截止，不能進(jìn)行地址解碼。此外，節(jié)點nl、信號S⑶FLT分別為低電平、高電平，因此信號BLKSEL、/BLKSELD、/BLKSELS皆為低電平。因此，選擇柵線SGSL、S⑶L皆浮置。
[0133]如上所述，根據(jù)第三實施方式涉及的半導(dǎo)體存儲裝置，與第一實施方式同樣地，在包含源線SL和選擇柵線SGSL的短路的塊中，選擇柵線SGSL浮置。因此，可得到與第一實施方式相同的優(yōu)點。此外，根據(jù)第三實施方式，在選擇的塊中，除了選擇柵線SGSL之外，選擇柵線S⑶L也能浮置。
[0134]第三實施方式也與第一實施方式同樣地，可構(gòu)成為使選擇柵線SGDL浮置以代替使選擇柵線SGSL浮置的作法。因此，首先，將圖26的或非門4的輸出作為信號/BLKSELS向晶體管USTr的柵供給以代替向晶體管UDTr的柵供給。再有，將或非門NRl的輸出作為信號/BLKSELD向晶體管UDTr的柵供給以代替向晶體管USTr的柵供給。通過該改變，在第三實施方式中，在節(jié)點L0、L1分別為低電平、高電平時，對象的塊為不良塊且其選擇柵線SGDL浮置。
[0135](第四實施方式)
[0136]第四實施方式的塊解碼器的結(jié)構(gòu)與第一實施方式的塊解碼器不同。圖30是第四實施方式涉及的塊解碼器的電路圖。關(guān)于第四實施方式涉及的半導(dǎo)體存儲裝置中的塊解碼器之外的要素、連接、特征，都與第一實施方式相同。
[0137]如圖30所示，塊解碼器2a除了第三實施方式的要素和連接之外還包括或非門NR6?；蚍情TNR6接收信號L0、/L1，并輸出信號SGSFLT。信號SGSFLT被變?yōu)榈谌龑嵤┓绞街械墓?jié)點nl上的信號并向或非門NRl輸入。
[0138]信號L0、L1取得圖31所示的電平的組合。圖31表示第四實施方式涉及的信號的組合。在塊為正常的情況下，信號L0、LI皆為低電平。在雖然塊是不良塊但卻不是浮置對象的情況下，信號L0、LI分別為高電平、低電平。在塊是不良塊且選擇柵線SGSL也是浮置對象的情況下，信號L0、LI分別為低電平、高電平。在塊是不良塊且選擇柵線SGDL也是浮置對象的情況下，信號L0、L1皆為高電平。
[0139]在正常塊中，第一和第二鎖存器皆被復(fù)位。即、節(jié)點L0、LI皆為低電平。因此，晶體管T9導(dǎo)通，能進(jìn)行地址解碼。此外，節(jié)點nl、信號S⑶FLT分別為高電平、低電平，因此信號BLKSEL、/BLKSELD分別為高電平、低電平。其結(jié)果，向選擇柵線S⑶L傳輸經(jīng)晶體管SDDTr連接的S⑶線S⑶的電位。此外，節(jié)點nl、信號S⑶FLT分別為高電平、低電平，因此信號/BLKSELS為低電平。其結(jié)果，向選擇柵線SGSL傳輸經(jīng)晶體管SSDTr連接的SGS線SGS的電位。
[0140]在不良塊中，第一和第二鎖存器分別被置位和復(fù)位。即、節(jié)點L0、LI分別為高電平、低電平。因此，晶體管T9截止，不能進(jìn)行地址解碼。此外，節(jié)點nl、信號S⑶FLT、SGSFLT皆為低電平，因此信號BLKSE L、/BLKSELD、/BLKSELS分別為低電平、高電平、高電平。其結(jié)果，向選擇柵線S⑶L、SGSL傳輸非選擇電壓SGDS。
[0141]在為不良塊且僅選擇柵線SGSL為浮置對象的塊中，第一和第二鎖存器分別被置位和復(fù)位。即、節(jié)點L0、LI分別為低電平、高電平。因此，晶體管T9截止，不能進(jìn)行地址解碼。此外，節(jié)點nl、信號S⑶FLT皆為低電平，因此信號BLKSEL、/BLKSELD分別為低電平、高電平。其結(jié)果，向選擇柵線S⑶L傳輸非選擇電壓S⑶S。另一方面，節(jié)點nl、信號S⑶FLT分別為低電平、高電平，因此信號BLKSEL、/BLKSELD皆為低電平。其結(jié)果，選擇柵線SGSL浮置。
[0142]在為不良塊且僅選擇柵線S⑶L為浮置對象的塊中，第一和第二鎖存器都被置位了。即、節(jié)點L0、L1皆為高電平。因此，晶體管T9截止，不能進(jìn)行地址解碼。此外，節(jié)點nl、信號S⑶FLT分別為低電平、高電平，因此信號BLKSEL、/BLKSELD皆為低電平。其結(jié)果，選擇柵線S⑶L浮置。另一方面，由于節(jié)點nl、信號S⑶FLT皆為低電平，因此信號BLKSEL、/BLKSELS分別為低電平、高電平。其結(jié)果，向選擇柵線SGDL傳輸非選擇電壓SGDS。
[0143]在日本特許公開公報2013-4139號中，記載了通過在位線為浮置后使非選擇塊的漏側(cè)選擇柵線按預(yù)定的電位上升從而使位線的電位稱合(coupling)地上升的構(gòu)思。此時，在位線和漏側(cè)選擇柵線短路時，有可能出現(xiàn)位線電位下降或者抬起位線的能力不足的情況。同樣地，即使在與漏側(cè)選擇柵線相鄰的字線短路的情況下，該位線升壓(boost)也能變得不充分。于是，在圖32所示的方法中，進(jìn)行經(jīng)漏側(cè)選擇柵線SGDL的漏電流的檢測。圖32表示第四實施方式涉及的漏電流檢測的方法。特別地，圖32表示了用于檢測選擇塊MBl中的選擇柵線SGDL (例如SGDLO)和其周圍的元件之間的短路的狀態(tài)。漏電檢測電路11構(gòu)成為與圖32所示一同進(jìn)行以下描述的工作。
[0144]首先，漏電檢測電路11經(jīng)磁芯驅(qū)動器9向評價對象的選擇柵線SGDLO施加例如
1.5V，并向選擇塊MBl中的剩余的選擇柵線S⑶L、SGSL及全部的字線WL施加電壓VSS。通過該電壓的施加，能由漏電檢測電路11來檢測有無經(jīng)評價對象的選擇柵線SGDLO的漏電流(短路)。
[0145]在這樣檢測出的包含與其他元件短路的選擇柵線S⑶L的塊MB用的塊解碼器2a中，節(jié)點L0、L1皆被置位為高電平。其結(jié)果，首先，塊作為不良塊來工作，不能進(jìn)行解碼。此外，位線升壓時，選擇柵線S⑶L浮置，能為了位線升壓而從與非選擇塊的選擇柵線S⑶L連接的布線及驅(qū)動器電分離。這樣，能執(zhí)行期望的位線升壓。
[0146]如上所述，根據(jù)第四實施方式涉及的半導(dǎo)體存儲裝置，與第一實施方式同樣地，在包含源線SL和選擇柵線SGSL的短路(short)的塊中，選擇柵線SGSL浮置。因此，能得到與第一實施方式相同的優(yōu)點。此外，根據(jù)第四實施方式，在包含與其他元件短路的選擇柵線S⑶L的塊中，選擇柵線S⑶L浮置。因此，能執(zhí)行期望的位線升壓。
[0147]此外，各實施方式不限于內(nèi)容，在實施階段在不脫離其主旨的范圍內(nèi)能進(jìn)行各種變形。再有，上述實施方式包含各種階段，通過公開的多個構(gòu)成元件的適當(dāng)組合能得到各種實施方式。例如，即使從上述各實施方式所示的全部構(gòu)成要素中刪除幾個構(gòu)成要素，該刪除了構(gòu)成要素的構(gòu)成也能作為實施方式而被提出。
【權(quán)利要求】
1.一種半導(dǎo)體存儲裝置，其特征在于，具備: 串聯(lián)連接的存儲器單元晶體管列； 第一選擇晶體管，其連接于所述存儲器單元晶體管列的第一端與源線及位線中的一個之間； 第一線，其與所述第一選擇晶體管的柵電極連接，并經(jīng)第一傳輸晶體管與驅(qū)動器連接，且經(jīng)第二傳輸晶體管與供給非選擇電壓的第一節(jié)點連接； 第一鎖存器，當(dāng)其被置位時即使輸入選擇所述第一線的地址也保存指示所述第一線的非選擇的信息； 第二節(jié)點，當(dāng)所述第一鎖存器被置位及復(fù)位了時，該第二節(jié)點分別為第一及第二邏輯且與所述第一傳輸晶體管的柵電極連接； 第一或非門，其接收第一信號和所述第一鎖存器的輸出；和 第二或非門，其接收所述第二節(jié)點及所述第一或非門的輸出，并將輸出與所述第二傳輸晶體管的柵電極連接， 所述第一線有選擇地與所述驅(qū)動器連接或與所述第一節(jié)點連接，或者浮置， 當(dāng)所述第一鎖存器被置位了且所述第一信號為第一邏輯時，所述第一線與所述第一節(jié)點連接， 當(dāng)所述第一鎖存器被置位了且所述第一信號為第二邏輯時，通過將所述第一及第二傳輸晶體管截止，從而使所述第一線浮置。
2.—種半導(dǎo)體存儲裝置，其特征在于，具備: 串聯(lián)連接的存儲器單元晶體管列； 第一選擇晶體管，其連接于所述存儲器單元晶體管列的第一端與源線及位線中的一個之間；和 第一線，其與所述第一選擇晶體管的柵電極連接， 所述第一線有選擇地與驅(qū)動器連接或與供給非選擇電壓的第一節(jié)點連接，或者浮置。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于， 所述第一線經(jīng)第一傳輸晶體管與所述驅(qū)動器連接，并經(jīng)第二傳輸晶體管與所述第一節(jié)點連接， 通過將所述第一及第二傳輸晶體管截止，從而使所述第一線浮置。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于， 還具備第一鎖存器，當(dāng)被置位了時該第一鎖存器保存指示使所述第一線浮置的信息， 當(dāng)所述第一鎖存器被置位了時，所述第一及第二傳輸晶體管截止。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于， 還具備第二鎖存器，當(dāng)其被置位了時，即使輸入選擇所述第一線的地址也保存指示所述第一線的非選擇的信息， 當(dāng)所述第二鎖存器被置位了時，與所述第一鎖存器無關(guān)地，所述第一線從所述驅(qū)動器斷開而與所述第一節(jié)點連接。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征在于， 當(dāng)所述第一鎖存器被置位了時，與所述第二鎖存器無關(guān)地，所述第一線浮置。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲裝置，其特征在于，還具備:第二選擇晶體管，其連接于所述存儲器單元晶體管列的第二端與源線及位線中的另一個之間；和第二線，其與所述第二選擇晶體管的柵電極連接并有選擇地與第二驅(qū)動器連接， 當(dāng)所述第二鎖存器被置位了時，所述第二線與所述第一節(jié)點連接， 當(dāng)所述第一及第二鎖存器都被置位了時，所述第一及第二線浮置、或者所述第一線不浮置地與所述第一節(jié)點連接且所述第二線浮置。
8.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于， 還具備第一鎖存器，當(dāng)該第一鎖存器被置位了時即使輸入選擇所述第一線的地址也保存指示所述第一線的非選擇的信息， 所述第一線有選擇地與所述驅(qū)動器連接或與所述第一節(jié)點連接，或者浮置， 當(dāng)所述第一鎖存器被置位了且所述第一信號為第一邏輯時，所述第一線與所述第一節(jié)點連接， 當(dāng)所述第一鎖存器被置位了且所述第一信號為第二邏輯時，通過將所述第一及第二傳輸晶體管截止，從而使所述第一線浮置。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲裝置，其特征在于，還具備: 第二節(jié)點，當(dāng)所述第一鎖存器被置位了及復(fù)位了時，該第二節(jié)點分別為第一及第二邏輯且與所述第一傳輸晶體管 的柵電極連接； 第一或非門，其接收第一信號和所述第一鎖存器的輸出；和 第二或非門，其接收所述第二節(jié)點及所述第一或非門的輸出，并將輸出與所述第二傳輸晶體管的柵電極連接。
【文檔編號】G11C16/06GK104021814SQ201410046771
【公開日】2014年9月3日 申請日期:2014年2月10日 優(yōu)先權(quán)日:2013年3月1日
【發(fā)明者】細(xì)野浩司 申請人:株式會社 東芝