用于降低存儲器的寫入最低供電電壓的設(shè)備的制作方法
【專利摘要】描述了一種用于存儲器元件的寫入最低供電電壓的自感降低的設(shè)備。該設(shè)備包括：耦合至第一供電節(jié)點(diǎn)的具有交叉耦合的反相器的存儲器元件；耦合至所述第一供電節(jié)點(diǎn)和第二供電節(jié)點(diǎn)的功率器件，所述第二供電節(jié)點(diǎn)耦合至電源；以及具有耦合至字線的柵極端子、耦合至存儲器元件的第一端子以及耦合至位線的第二端子的存取器件，所述位線用于在寫入操作之前被預(yù)放電至邏輯低電平。
【專利說明】用于降低存儲器的寫入最低供電電壓的設(shè)備

【背景技術(shù)】
[0001]高性能微處理器和芯片上系統(tǒng)(SoC)包括被用作寄存器堆、低級高速緩存等的多個(gè)嵌入式存儲器陣列，它們通常與微處理器的芯電路共享相同的電源電壓。文中的術(shù)語“芯”一般是指用于運(yùn)行機(jī)器代碼的非外圍電路(即，非I/o電路)。例如，浮點(diǎn)單元、運(yùn)行單元、算術(shù)邏輯單元等都是芯的部分。
[0002]隨著更低的功耗正在變?yōu)槲⑻幚砥骱蚐oC的性能基準(zhǔn)，嵌入式存儲器陣列被設(shè)計(jì)為以包括最低工作電壓(Vmin)在內(nèi)的寬電源范圍工作。例如，所述寬電源范圍的高端允許嵌入式存儲器陣列以更高的功耗為代價(jià)更快地工作，而所述寬電源范圍的低端則允許嵌入式存儲器陣列以更低的功耗工作。
[0003]文中的術(shù)語“最低工作電壓(Vmin) ”通常指存儲器位單元能夠針對既定性能規(guī)格成功地進(jìn)行操作的最低工作電源水平。文中的術(shù)語“寫入Vmin(WVmin) ”通常指存儲器位單元能夠在預(yù)定義時(shí)間周期內(nèi)成功地完成寫入操作的最低工作電源水平。
[0004]可以通過提高形成存儲器單元的晶體管的尺寸，S卩，通過增大存儲器位單元的寫入存取/上拉器件的W/L而降低WVmin。但是，這樣的尺寸提高增大了存儲器陣列的總體尺寸。

【專利附圖】

【附圖說明】
[0005]通過下文給出的詳細(xì)說明以及本公開內(nèi)容的各種實(shí)施例的附圖，本公開的實(shí)施例將得到更加充分的理解，但是不應(yīng)將所述說明和附圖看作使本公開內(nèi)容局限于具體實(shí)施例，具體實(shí)施例只用于說明和理解。
[0006]圖1是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的用于降低存儲器單元的寫入最低供電電壓(Vmin)的高級設(shè)備。
[0007]圖2是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的具有用于寫入Vmin(WVmin)的自感降低的功率器件的存儲器位單元。
[0008]圖3是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的另一具有用于WVmin的自感降低的功率器件的存儲器位單元。
[0009]圖4是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的用于生成能夠?qū)崿F(xiàn)WVmin的自感降低的控制信號的邏輯單元的高級架構(gòu)。
[0010]圖5是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的例示W(wǎng)Vmin的自感降低的所述存儲器位單元的各個(gè)節(jié)點(diǎn)處的波形。
[0011]圖6是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的包括用于降低存儲器單元的WVmin的設(shè)備的智能裝置的系統(tǒng)級圖示。

【具體實(shí)施方式】
[0012]WVmin受到存儲器位單元寫入存取與(位單元的交叉耦合的反相器的)上拉器件之間的爭用和/或?qū)懭胪瓿刹僮鞯南拗啤Ｒ环N克服針對WVmin的限制方式，即降低WVmin的方式是提高寫入存取/上拉器件的尺寸。但是，這樣的技術(shù)提高了位單元的總面積和功耗，因而提高了具有位單元的嵌入式存儲器陣列的面積。
[0013]克服WVmin限制的另一種方法是使位單元的電源(Vcc)動態(tài)地塌落。將這樣的方法稱為“寫入輔助技術(shù)”，其中，故意使存儲器單元列的電源(CVcc)瞬間塌落(即，從Vcc電平降至邏輯低電平，例如，Vss)以克服各個(gè)位單元中的寫入爭用。但是，在較低的供電電壓上，寫入輔助技術(shù)中的CVcc塌落的幅度/持續(xù)時(shí)間因共享相同CVcc的同一列上的未被選擇的單元的滯持而受到限制。此外，常規(guī)的“被迫” Vcc塌落對于每一寫入操作在各個(gè)存儲器單元上引發(fā)一致的Vcc下降，并假定最壞情況寫入受限位單元。
[0014]至少部分或全部實(shí)施例可以解決本文中所討論的問題。在一個(gè)實(shí)施例中，采用P器件或者P器件的組向一列共享CVcc的存儲器單元提供電源。在一個(gè)實(shí)施例中，耦合于電源Vcc (芯電源)和CVcc (通往位單元的電源)之間的P器件為位單元提供了通往電源Vcc的弱電源連接，因而允許在節(jié)點(diǎn)CVcc上存在較高的電源下降。CVcc上的較高的電源下降有助于克服位單元中的上拉器件的爭用。
[0015]在一個(gè)實(shí)施例中，在寫入操作之前將寫入位線(WBL)預(yù)先放電至邏輯低電平(例如，地或Vss)。在這樣的實(shí)施例中，在斷言(assert)寫入字線(WffL)時(shí)，即，位單元的存取晶體管導(dǎo)通時(shí)，將耦合至上拉器件和存取晶體管的位單元節(jié)點(diǎn)朝向邏輯低電平(例如，Vss)預(yù)放電。在這樣的實(shí)施例中，通過位單元的上拉器件來自動地實(shí)現(xiàn)CVcc上的電源電壓下降，即，發(fā)生CVcc的自感塌落或降低，從而得到更低的WVmin。
[0016]在一個(gè)實(shí)施例中，在短時(shí)間間隔之后，在所述位線之一(根據(jù)數(shù)據(jù)極性)從其預(yù)放電電平Vss轉(zhuǎn)變?yōu)閂cc時(shí)，CVcc節(jié)點(diǎn)從自感塌落恢復(fù)，并朝向Vcc (芯電源)升高，從而允許位單元完成寫入操作。在這一實(shí)施例中，位單元在高增益(亞穩(wěn))區(qū)域內(nèi)工作，直到位線從它們的預(yù)放電電平朝向Vcc轉(zhuǎn)變?yōu)橹埂Ｔ谝粋€(gè)實(shí)施例中，通過在存儲器處于非活動狀態(tài)時(shí)，例如，在存儲器未被使用或者處理器處于睡眠模式時(shí)使WBL從Vcc預(yù)放電至Nss而實(shí)現(xiàn)進(jìn)一步的電量節(jié)約。在一個(gè)實(shí)施例中，通過使WBL相對于WffL延遲而進(jìn)一步降低WVmin。例如，通過使WBL與WffL之間具有30%的延遲而增大CVcc上的電壓降。
[0017]文中的實(shí)施例描述了作為八晶體管(8T)靜態(tài)隨機(jī)存取存儲器(SRAM)的存儲器單元。但是，所述實(shí)施例不限于8T SRAM。文中公開的實(shí)施例適于任何具有交叉耦合的反相器件的存儲器單元，所述反相器件存儲可受到一個(gè)或多個(gè)存取晶體管訪問的位值。例如，文中的實(shí)施例適用于NT SRAM，其中，“N”是大于等于4的整數(shù)，還適用于內(nèi)容可尋址存儲器(CAM)等。
[0018]具有文中的各實(shí)施例中所討論的引起CVcc上的電源電平的自感塌落或降低的設(shè)備的一種技術(shù)效果在于通過位單元器件的強(qiáng)度來確定CVcc下降。如文中所討論的，位單元中的交叉耦合單元的上拉P器件越強(qiáng)，所引發(fā)的爭用就越大，因而可能產(chǎn)生最壞情況的寫入受限單元。
[0019]但是，借助CVcc上的電源的自感塌落或降低，位單元中的交叉耦合單元的上拉P器件越強(qiáng)，所提供的(自感)電壓下降就越高，從而緩和了更強(qiáng)爭用的影響。因而，在一些實(shí)施例中，不同的位單元將在CVcc上引發(fā)不同的下降量，其取決于該位單元的上拉器件強(qiáng)度。在這樣的實(shí)施例中，位單元根據(jù)交叉耦合單元中的上拉器件的強(qiáng)度來取得CVcc上的自裁量下降。
[0020]與由最壞情況滯持控制的被迫Vcc塌落技術(shù)相比，文中的各實(shí)施例中所討論的引起CVcc上的電源電平的自感塌落或降低的設(shè)備容許較高的CVcc下降。被迫Vcc塌落技術(shù)將在CVcc上引起作為故意行為的大幅下降，其可以降低針對同一 CVcc節(jié)點(diǎn)上的未選擇存儲器單元的滯持的裕量。相反，CVcc上的電源的自感塌落或降低允許較高的滯持裕量。
[0021]在下述說明中，將討論很多細(xì)節(jié)以提供對本公開內(nèi)容的實(shí)施例的更加透徹的解釋。但是，顯然，對于本領(lǐng)域技術(shù)人員而言，能夠在不需要這些具體的細(xì)節(jié)的情況下實(shí)踐本公開的實(shí)施例。在其他情況下，通過方框圖的形式而未詳細(xì)地示出了公知的結(jié)構(gòu)和器件，以避免對本公開的實(shí)施例造成混淆。
[0022]注意，在所述實(shí)施例的對應(yīng)附圖中，采用線表示信號。某些線較粗，其表示具有更多的構(gòu)成信號通路，和/或在一個(gè)或多個(gè)末端具有箭頭，其指示原始信息流向。這樣的指示并非旨在構(gòu)成限制。相反，聯(lián)系一個(gè)或多個(gè)示范性實(shí)施例使用所述線能夠促進(jìn)對電路或邏輯單元的更容易的理解。任何所代表的根據(jù)設(shè)計(jì)需要或偏好指定的信號都可以實(shí)際包括一個(gè)或多個(gè)可以沿任一方向傳播并且可以采用任何類型的信號方案實(shí)施的信號。
[0023]在說明書中通篇采用的以及在權(quán)利要求中采用的“連接”一詞是指被連接的東西之間的直接電連接，而沒有任何中間裝置?！榜詈稀币辉~要么是指所連接的東西之間的直接電連接，要么是指通過一個(gè)或多個(gè)無源或有源中間器件的間接連接?！半娐贰?一詞是指一個(gè)或多個(gè)被布置為相互協(xié)作以提供預(yù)期功能的無源和/或有源部件。“信號” 一詞是指至少一個(gè)電流信號、電壓信號或數(shù)據(jù)/時(shí)鐘信號。單數(shù)冠詞的含義包括復(fù)數(shù)個(gè)指代物?！霸凇瓋?nèi)’，的含義包括“在……內(nèi)”和“在……上”。
[0024]除非另行說明，否則就文中的使用而言，采用次序形容詞“第一”、“第二”、“第三”等描述共同的對象只是為了表明正在引述類似對象的不同實(shí)例，而不是意在暗示如此描述的對象必須在時(shí)間、空間、等級或者任何其他方面具有既定的順序。文中的“換算”一詞大體上是指將電路設(shè)計(jì)和布局從一種加工技術(shù)轉(zhuǎn)移至另一種加工技術(shù)。文中的詞語“基本上”、“大約”、“大致”是指處于目標(biāo)值的+/-10-20%之內(nèi)。
[0025]出于文中描述的實(shí)施例的目的，晶體管是包括漏極端子、源極端子、柵極端子和體塊(bulk)端子的金屬氧化物半導(dǎo)體(MOS)晶體管。源極和漏極端子可以是等同的端子，在文中可互換使用。本領(lǐng)域技術(shù)人員將認(rèn)識到，在不背離本公開的范圍的情況下可以采用其他晶體管，例如，雙極結(jié)型晶體管——BJT PNP/NPN、BiCMOS、CMOS、eFET等。文中的詞語“MN”指示η型晶體管(例如，NMOS、NPN、BJT等)，詞語“ΜΡ”指示ρ型晶體管(例如，PM0S、
[0026]圖1是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的用于降低存儲器單元的WVmin的高級設(shè)備100。在一個(gè)實(shí)施例中，所述設(shè)備包括存儲器單元101、功率器件102、邏輯單元103和延遲單元104。在一個(gè)實(shí)施例中，存儲器單元101包括一個(gè)或多個(gè)具有交叉耦合器件的位單元。在一個(gè)實(shí)施例中，存儲器單元101是6Τ SRAM。在另一實(shí)施例中，存儲器單元101是8T SRAM。
[0027]在一個(gè)實(shí)施例中，功率器件102耦合至存儲器單元101。在這一實(shí)施例中，功率器件102提供Vcc到CVcc節(jié)點(diǎn)的弱連接，其中，CVcc節(jié)點(diǎn)向存儲器單元供電，而Vcc則是主電源(或芯電源)。
[0028]在一個(gè)實(shí)施例中，功率器件102包括一個(gè)或多個(gè)耦合于Vcc與CVcc之間的ρ型器件。在一個(gè)實(shí)施例中，所述一個(gè)或多個(gè)P型器件總是出于導(dǎo)通狀態(tài)。在其他實(shí)施例中，根據(jù)邏輯單元103生成的pctrl信號控制(即導(dǎo)通或截止)所述一個(gè)或多個(gè)P型器件。
[0029]在一個(gè)實(shí)施例中，在WBL被預(yù)放電至邏輯低電平(例如，Vss)時(shí)，邏輯單元103生成用以開啟功率器件102的pctrl信號。在這一實(shí)施例中，寫入字線(WffL)受到斷言，即導(dǎo)通。在一個(gè)實(shí)施例中，當(dāng)WBL在寫入操作期間被預(yù)放電至邏輯低電平時(shí)，邏輯單元103生成用以關(guān)閉功率器件102的pctrl信號。
[0030]在一個(gè)實(shí)施例中，只有在寫入操作期間(WffL導(dǎo)通時(shí))并且在將兩條WBL (WBL和WBLx)都被預(yù)放電至邏輯低電平(例如，Vss)時(shí)，pctrl才使功率器件102關(guān)閉。在一個(gè)實(shí)施例中，在待機(jī)模式下，pctrl信號使功率器件102開啟，以保持位單元內(nèi)的數(shù)據(jù)。
[0031]在一個(gè)實(shí)施例中，邏輯單元103包括邏輯NOR柵極，其對寫入位線(WBL和WBLx)施加邏輯NOR運(yùn)算，使其輸出與寫入字線(WffL)進(jìn)行邏輯AND運(yùn)算。在一個(gè)實(shí)施例中，邏輯單元102是脈沖發(fā)生邏輯，其中，pctrl信號是脈沖信號。
[0032]在一個(gè)實(shí)施例中，延遲單元104用于在寫入操作期間使WBL相對于WffL延遲。在一個(gè)實(shí)施例中，可通過軟件或硬件對WBL和WffL之間的延遲編程。在一個(gè)實(shí)施例中，將所述延遲設(shè)為時(shí)鐘相位(例如，圖4的WR CLK)的20-30%。在其他實(shí)施例中，將所述延遲設(shè)置為時(shí)鐘相位的不同百分比。
[0033]圖2是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的電路200，其具有耦合至用于WVmin的自感降低的功率器件102的存儲器位單元101/201。在這一實(shí)施例中，將6T SRAM單元耦合至功率器件102。6T SRAM單元101/201是公知的，將不再對其詳細(xì)描述。6T SRAM單元101/201包括交叉耦合器件，即背對背反相器MPl、麗1、MP2和麗2 ；以及至少兩個(gè)存取器件麗3和麗4。存取器件麗3受到WffL控制，其將WBLx耦合至Bitx節(jié)點(diǎn)。存取器件MN4受到WffL控制，并將WBL耦合至Bit節(jié)點(diǎn)。
[0034]功率器件102的各個(gè)實(shí)施例被示為102a、102b和102c。在一個(gè)實(shí)施例中，功率器件102a包括ρ型器件MPPl，該器件的源極和漏極端子分別Vcc和CVcc之間，其柵極端子受到pctrl信號控制。在另一實(shí)施例中，如圖所示，功率器件102b包括兩個(gè)相互串聯(lián)耦合的P型器件MPPl和MPP2。在另一實(shí)施例中，如圖所示，功率器件102c包括三個(gè)相互串聯(lián)耦合的P型器件MPPl、MPP2和MPP3。在其他實(shí)施例中，可以在Vcc和CVcc之間采用更多的ρ型晶體管。在一些實(shí)施例中，所述P器件具有可編程強(qiáng)度。在一個(gè)實(shí)施例中，能夠通過使多個(gè)器件相互并聯(lián)而對所述P器件的強(qiáng)度編程。
[0035]在一個(gè)實(shí)施例中，處于列中的一組位單元共享相同的CVcc節(jié)點(diǎn)。在一個(gè)實(shí)施例中，該組位單元的尺寸是4、8、16之一。在其他實(shí)施例中，通過其他數(shù)量的位單元形成具有公共節(jié)點(diǎn)CVcc的組。形成該組的位單元的數(shù)量取決于CVcc上的下降量以及完成寫入操作的時(shí)間。
[0036]盡管文中的實(shí)施例描述了串聯(lián)耦合的ρ器件，但是可以采用串聯(lián)和并聯(lián)晶體管(P型和/或η型器件)的組合提供適當(dāng)?shù)碾娮?，從而在功率器?02開啟時(shí)使得CVcc上產(chǎn)生充分的下降。在一些實(shí)施例中，所述串聯(lián)和并聯(lián)晶體管的組合可以具有一些具有可編程強(qiáng)度的晶體管。
[0037]在一個(gè)實(shí)施例中，在寫入操作之前，將WBL預(yù)放電至邏輯低電平(例如，地或Vss)。在這樣的實(shí)施例中，在斷言WWL時(shí)，S卩，位單元的存取晶體管導(dǎo)通時(shí)，將耦合至上拉器件和存取晶體管的位單元節(jié)點(diǎn)朝向邏輯低電平(例如，Vss)預(yù)放電。在這樣的實(shí)施例中，通過6T SRAM位單元101/201的上拉器件MPl和ΜΡ2自動實(shí)現(xiàn)CVcc上的電源電壓下降，S卩，發(fā)生CVcc的自感塌落或降低。
[0038]在一個(gè)實(shí)施例中，在寫入操作之前，將WBL預(yù)放電至邏輯低電平(例如，地或Vss)。在這樣的實(shí)施例中，在斷言WWL時(shí)，S卩，6T SRAM位單元101/201的存取晶體管麗3和MN4導(dǎo)通時(shí)，將耦合至上拉器件MPl和MP2以及存取晶體管麗3和MN4的節(jié)點(diǎn)Bitx和Bit分別朝向邏輯低電平(例如，Vss)放電。在這樣的實(shí)施例中，功率器件102通過6T SRAM位單元101/201的上拉器件MPl和MP2自動實(shí)現(xiàn)CVcc上的電源電壓下降，S卩，發(fā)生CVcc的自感塌落或降低。
[0039]在一個(gè)實(shí)施例中，在短時(shí)間間隔之后，在所述位線之一(根據(jù)數(shù)據(jù)極性)從其預(yù)放電電平Vss轉(zhuǎn)變?yōu)閂cc時(shí)，CVcc節(jié)點(diǎn)通過功率器件102從自感塌落中恢復(fù)，并朝向Vcc (芯電源)升高，從而允許6T SRAM位單元101/201完成寫入操作。在這一實(shí)施例中，6T SRAM位單元101/201在高增益(亞穩(wěn))區(qū)域內(nèi)工作，直到位線從其預(yù)放電電平朝向Vcc轉(zhuǎn)變?yōu)橹埂?br> [0040]圖3是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的具有耦合至用于寫入Vmin的自感降低的功率器件的另一種存儲器位單元的電路300。在這一實(shí)施例中，存儲器位單元是8T SRAM位單元101/301。8T SRAM位單元101/301是公知的，因而不再對其詳細(xì)討論。處于圖2的6TSRAM 101/201之上的兩個(gè)額外晶體管是串聯(lián)的麗5和MN6。將麗5的柵極端子耦合至節(jié)點(diǎn)Bit0將麗5的源極端子耦合至邏輯低電平(例如，地或Vss)。將麗5的漏極端子耦合至MN6的源極端子。MN6的柵極端子受到讀取字線信號(RWL)的控制。將MN6的漏極端子耦合至本地讀取位線(LBL)。
[0041]8T SRAM位單元101/301具有解耦的讀取和寫入端口，所述端口可用于采用一般低于圖2的6T SRAM單元101/201的WVmin的WVmin來提供快速讀取和寫入操作。重新參考圖3，在一個(gè)實(shí)施例中，如參考圖2討論的，采用功率器件102向節(jié)點(diǎn)CVcc提供弱電源。
[0042]在一個(gè)實(shí)施例中，在寫入操作之前，將WBL預(yù)放電至邏輯低電平(例如，地或Vss)。在這樣的實(shí)施例中，在斷言WWL時(shí)，S卩，位單元的存取晶體管導(dǎo)通時(shí)，使耦合至上拉器件和存取晶體管的位單元節(jié)點(diǎn)朝向邏輯低電平(例如，Vss)放電。在這樣的實(shí)施例中，通過8TSRAM位單元101/301的上拉器件MPl和MP2來自動地實(shí)現(xiàn)CVcc上的電源電壓下降，即，發(fā)生CVcc的自感塌落或降低。
[0043]在一個(gè)實(shí)施例中，在寫入操作之前，將WBL預(yù)放電至邏輯低電平(例如，地或Vss)。在這樣的實(shí)施例中，在斷言WWL時(shí)，S卩，8T SRAM位單元101/301的存取晶體管麗3和MN4導(dǎo)通時(shí)，將耦合至上拉器件MPl和MP2以及存取晶體管麗3和MN4的節(jié)點(diǎn)Bitx和Bit分別朝向邏輯低電平(例如，Vss)放電。在該時(shí)間期間，RWL為邏輯低。
[0044]在這樣的實(shí)施例中，功率器件102通過8T SRAM位單元101/301的上拉器件MPl和MP2來自動地實(shí)現(xiàn)CVcc上的電源電壓下降，即，發(fā)生CVcc的自感塌落或降低。
[0045]在一個(gè)實(shí)施例中，在短時(shí)間間隔之后，在所述位線之一(根據(jù)數(shù)據(jù)極性)從其預(yù)放電電平Vss轉(zhuǎn)變?yōu)閂cc時(shí)，CVcc節(jié)點(diǎn)通過功率器件102從自感塌落中恢復(fù)，并朝向Vcc (芯電源)升高，從而允許8T SRAM位單元101/301完成寫入操作。在這一實(shí)施例中，8T SRAM位單元101/301在高增益(亞穩(wěn))區(qū)域內(nèi)工作，直到位線從其預(yù)放電電平朝向Vcc轉(zhuǎn)變?yōu)橹埂?br> [0046]在一個(gè)實(shí)施例中，通過在存儲器處于非活動狀態(tài)期間，例如，在存儲器未被使用或者處理器處于睡眠模式時(shí)使WBL從Vcc預(yù)放電至Nss來實(shí)現(xiàn)進(jìn)一步的電量節(jié)約。在一個(gè)實(shí)施例中，通過使WBL相對于WffL延遲而進(jìn)一步降低WVmin。例如，通過使WBL和WffL之間具有30%的延遲來增大CVcc上的電壓降。
[0047]圖4是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的用于生成用以實(shí)現(xiàn)WVmin的自感降低的控制信號的邏輯單元的高級架構(gòu)400。在一個(gè)實(shí)施例中，架構(gòu)400包括WffL解碼器401、WffL驅(qū)動器402、WffL復(fù)制解碼器403、可編程延遲單元404和WBL驅(qū)動器405，從而向位單元101提供WBL和WBLx信號。在一個(gè)實(shí)施例中，WffL復(fù)制解碼器403跨越過程電壓和溫度(PVT)條件跟蹤從時(shí)鐘信號(CLK)的斷言/解除斷言到WffL的延遲。在一個(gè)實(shí)施例中，可編程延遲單元404調(diào)整WffL相對于WBL的延遲。
[0048]在一個(gè)實(shí)施例中，WffL解碼器401對字線解碼，以訪問適當(dāng)?shù)奈粏卧牧小８鶕?jù)地址輸入，字線解碼器輸出之一呈邏輯高，其將選擇特定行的位單元進(jìn)行寫入操作。在一個(gè)實(shí)施例中，WffL驅(qū)動器402接收WffL解碼器401的輸出WLIN，所述驅(qū)動器生成WffL信號，從而使得WffL信號在WBL信號之前發(fā)生轉(zhuǎn)變。在一個(gè)實(shí)施例中，WffL驅(qū)動器402是反相器。在一個(gè)實(shí)施例中，WBL驅(qū)動器405是用于將兩條位線都預(yù)放電至Vss的動態(tài)驅(qū)動器。
[0049]在一個(gè)實(shí)施例中，延遲元件404包括可編程反相器延遲鏈，其用于在寫入操作期間設(shè)定WffL相對于WBL的延遲。在一個(gè)實(shí)施例中，使數(shù)據(jù)輸入預(yù)位線啟用信號(WBL EN)進(jìn)行邏輯AND運(yùn)算，從而在時(shí)間間隔T2之后向WBL和WBLx上施加適當(dāng)?shù)倪壿嬛怠?br> [0050]圖5是根據(jù)本公開內(nèi)容的一個(gè)實(shí)施例的例示寫入Vmin的自感降低的存儲器位單元101/201/301的各個(gè)節(jié)點(diǎn)處的波形500。在這一圖示中，x軸是時(shí)間，y軸是電壓，水平虛線根據(jù)指示是Vcc或者Vss，而垂直虛線是時(shí)間點(diǎn)tl-t4。將參考圖1-4解釋所述波形。
[0051]使WBL相對于WLIN延遲可編程量T2。如文中所討論的，通過使WBL相對于WffL(或WLIN)延遲而觀察到了額外的WVmin下降。信號Bit和Bitx分別在t2上斷言和解除斷言。在t3處，WLIN從邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖剑浔砻鲗懭氩僮鞯慕Y(jié)束。在t4上，信號轉(zhuǎn)變至其穩(wěn)態(tài)電平，其指示寫入操作的結(jié)束。在t4上，能夠啟動下一寫入操作。
[0052]圖6是根據(jù)本公開的一個(gè)實(shí)施例的計(jì)算裝置1600(例如，智能裝置)的系統(tǒng)級圖示，所述計(jì)算設(shè)備所包括的處理器具有用于一個(gè)或多個(gè)存儲器單元內(nèi)的WVmin的自感降低的設(shè)備。圖6還示出了可以采用平直表面接口連接器的移動裝置的實(shí)施例的方框圖。在一個(gè)實(shí)施例中，計(jì)算裝置1600表示移動計(jì)算裝置，例如，計(jì)算平板電腦、移動電話或智能電話、支持無線的電子閱讀器或者其他無線移動裝置。應(yīng)當(dāng)理解，只是大致示出了所述部件中的某些部件，并未在裝置1600中示出這樣的裝置的所有部件。
[0053]在一個(gè)實(shí)施例中，計(jì)算設(shè)備1600包括具有用于一個(gè)或多個(gè)存儲器單元中的WVmin的自感降低的設(shè)備100的第一處理器1610以及具有用于一個(gè)或多個(gè)存儲器單元中的WVmin的自感降低的設(shè)備100的第二處理器1690。在一個(gè)實(shí)施例中，設(shè)備100還用于存儲器子系統(tǒng) 1660。
[0054]本公開的各種實(shí)施例還可以包含1670內(nèi)的諸如無線接口之類的網(wǎng)絡(luò)接口，從而可以將系統(tǒng)實(shí)施例結(jié)合到諸如蜂窩電話或個(gè)人數(shù)字助理的無線裝置內(nèi)。
[0055]在一個(gè)實(shí)施例中，處理器1610可以包括一個(gè)或多個(gè)物理裝置，例如，微處理器、應(yīng)用處理器、微控制器、可編程邏輯裝置或其他處理機(jī)構(gòu)。處理器1610執(zhí)行的處理操作包括可以在其上運(yùn)行應(yīng)用和/或裝置功能的操作平臺或操作系統(tǒng)的運(yùn)行。所述處理操作包括與和作為用戶的人或者和其他裝置之間的1/0(輸入/輸出)相關(guān)的操作、與功率管理相關(guān)的操作和/或與將計(jì)算機(jī)裝置1600連接至另一裝置相關(guān)的操作。所述處理操作還可以包括與音頻I/O和/或與顯示I/O相關(guān)的操作。
[0056]在一個(gè)實(shí)施例中，計(jì)算裝置1600包括音頻子系統(tǒng)1620，其表示與向所述計(jì)算裝置提供音頻功能相關(guān)的硬件(例如，音頻硬件和音頻電路)和軟件(例如，驅(qū)動程序、編碼譯碼器)部件。音頻功能可以包括揚(yáng)聲器和/或耳機(jī)輸出以及傳聲器輸入?？梢詫⒂糜谶@樣的功能的裝置集成到計(jì)算裝置1600內(nèi)，或者將其連接至計(jì)算裝置1600。在一個(gè)實(shí)施例中，用戶通過提供由處理器1610接收和處理的音頻命令而與計(jì)算裝置1600相互作用。
[0057]顯示子系統(tǒng)1630表示為用戶提供可視和/或觸感顯示，使其能夠與計(jì)算裝置1600交互的硬件(例如，顯示裝置)和軟件(例如，驅(qū)動程序)部件。顯示子系統(tǒng)1630包括顯示接口 1632，其包括用于向用戶提供顯示的具體屏幕或硬件裝置。在一個(gè)實(shí)施例中，顯示接口 1632包括與處理器1610分離的邏輯，其用于執(zhí)行至少某種與所述顯示相關(guān)的處理。在一個(gè)實(shí)施例中，顯示子系統(tǒng)1630包括為用戶既提供輸出又提供輸入的觸摸屏(或者觸控板)
>j-U ρ?α裝直。
[0058]I/O控制器1640表示與和用戶之間的交互相關(guān)的硬件裝置和軟件部件。I/O控制器1640可用于管理作為音頻子系統(tǒng)1620和/或顯示子系統(tǒng)1630的部分的硬件。此外，I/O控制器1640示出了面向連接至計(jì)算裝置1600的額外裝置的連接點(diǎn)，用戶可以通過其與所述系統(tǒng)交互。例如，能夠附著至計(jì)算裝置1600的裝置可以包括傳聲器裝置、揚(yáng)聲器或者立體聲系統(tǒng)、視頻系統(tǒng)或者其他顯示裝置、鍵盤或小鍵盤裝置或者其他供讀卡機(jī)或其他裝置等特定應(yīng)用使用的I/O裝置。
[0059]如上所述，I/O控制器1640可以與音頻子系統(tǒng)1620和/或顯示子系統(tǒng)1630相互作用。例如，通過傳聲器或其他音頻裝置的輸入能夠?yàn)橛?jì)算裝置1600的一個(gè)或多個(gè)應(yīng)用或功能提供輸入或命令。此外，能夠代替顯示輸出或者除顯示輸出之外提供音頻輸出。在另一個(gè)范例中，如果顯示子系統(tǒng)包括觸摸屏，那么所述顯示裝置還充當(dāng)輸入裝置，該裝置可以至少部分受到I/O控制器1640管理。在計(jì)算裝置1600上還可以有額外的按鈕或開關(guān)，以提供受到I/O控制器1640管理的I/O功能。
[0060]在一個(gè)實(shí)施例中，I/O控制器1640管理諸如加速度計(jì)、照相機(jī)、光傳感器或其他環(huán)境傳感器之類的裝置或者其他能夠包含到計(jì)算裝置1600中的硬件。所述輸入可以是直接用戶交互的部分，也可以是向所述系統(tǒng)提供環(huán)境輸入，以影響其操作(例如，對噪聲的過濾、調(diào)整顯示器以進(jìn)行亮度檢測、為照相機(jī)施加閃光或者其他特征)。
[0061]在一個(gè)實(shí)施例中，計(jì)算裝置1600包括功率管理1650，其管理電池功率使用、電池充電以及與節(jié)能操作相關(guān)的特征。存儲器子系統(tǒng)1660包括用于存儲裝置1600內(nèi)的信息的存儲裝置。存儲器可以包括非易失性(如果對存儲裝置的供電中斷那么狀態(tài)不發(fā)生變化)和/或易失性(如果對存儲裝置的供電中斷那么狀態(tài)不確定)存儲裝置。存儲器1660可以存儲應(yīng)用數(shù)據(jù)、用戶數(shù)據(jù)、音樂、照片、文檔或其他數(shù)據(jù)以及與計(jì)算裝置1600的應(yīng)用和功能的運(yùn)行相關(guān)的系統(tǒng)數(shù)據(jù)(不管是長期的還是暫時(shí)的)。
[0062]也可以將實(shí)施例的元件提供成用于存儲計(jì)算機(jī)可讀指令(例如，實(shí)施文中討論的任何其他過程的指令)的機(jī)器可讀介質(zhì)(例如，存儲器1660)。所述機(jī)器可讀介質(zhì)(例如，存儲器1660)可以包括但不限于閃速存儲器、光盤、CD-ROM、DVD、ROM、RAM、EPROM、EEPROM、磁或光卡或者其他類型的適于存儲電子或計(jì)算機(jī)可讀指令的機(jī)器可讀介質(zhì)。例如，可以將本公開的實(shí)施例作為計(jì)算機(jī)程序(例如，B1S)進(jìn)行下載，可以通過通信鏈路(例如，調(diào)制調(diào)解器或網(wǎng)絡(luò)連接)通過數(shù)據(jù)信號將其從遠(yuǎn)程計(jì)算機(jī)(例如，服務(wù)器)轉(zhuǎn)移至請求計(jì)算機(jī)(例如，客戶端)。
[0063]連接1670包括能夠使計(jì)算裝置1600與外部裝置通信的硬件裝置(例如，無線和/或有線連接器和通信硬件)和軟件部件(例如，驅(qū)動程序、協(xié)議組)。所述裝置可以是單獨(dú)的裝置，例如，其他計(jì)算裝置、無線接入點(diǎn)或基站以及外圍裝置，例如，耳機(jī)、打印機(jī)或其他裝置。
[0064]連接1670可以包括多種不同類型的連接。為了進(jìn)行概括，將計(jì)算裝置1600示為具有蜂窩連接1672和無線連接1674。蜂窩連接1672大體是指通過無線載波提供的，例如，通過GSM(全球移動通信系統(tǒng))或者其變型或衍生品、CDMA(碼分多址)或者其變型或衍生品、TDM(時(shí)分多路復(fù)用)或者其變型或衍生品或者其他蜂窩服務(wù)標(biāo)準(zhǔn)提供的蜂窩網(wǎng)絡(luò)連接。無線連接1674是指非蜂窩的無線連接，其可以包括個(gè)人區(qū)域網(wǎng)(例如，藍(lán)牙、近場等)、局域網(wǎng)(例如，W1-Fi)和/或廣域網(wǎng)(例如WiMax)或者其他無線通信。
[0065]外圍連接1680包括用于實(shí)施外圍連接的硬件接口和連接器以及軟件部件(例如，驅(qū)動程序、協(xié)議組)。應(yīng)當(dāng)理解，計(jì)算裝置1600既可以是其他計(jì)算裝置的外圍設(shè)備(“通往”1682)，也可以具有與之連接的外圍裝置(“來自”1684)。計(jì)算裝置1600通常具有連接至其他計(jì)算裝置的“對接”連接器，從而實(shí)現(xiàn)諸如對計(jì)算機(jī)裝置1600上的內(nèi)容進(jìn)行管理(例如，下載和/或上載、改變、同步)的目的。此外，對接連接器能夠允許計(jì)算裝置1600連接至某些外圍裝置，從而允許計(jì)算裝置1600控制對(例如)視聽系統(tǒng)或其他系統(tǒng)的內(nèi)容輸出。
[0066]除了專有對接連接器或其他專有連接硬件之外，計(jì)算裝置1600還能夠通過公共的或者基于標(biāo)準(zhǔn)的連接器實(shí)施外圍連接1680。常見類型可以包括通用串行總線(USB)連接器(其可以包括很多不同硬件接口中的任何一種)、包括迷你顯示端口(MDP)的顯示端口、高清晰度多媒體接口(HDMI)、Firewire或其他類型。
[0067]在說明書中提到“實(shí)施例”、“一個(gè)實(shí)施例”、“一些實(shí)施例”或者“其他實(shí)施例”是指在至少一些實(shí)施例中但是未必在所有實(shí)施例中包括聯(lián)系所述實(shí)施例描述的具體特征、結(jié)構(gòu)或特性?！皩?shí)施例”、“一個(gè)實(shí)施例”或者“一些實(shí)施例”的各種形式的出現(xiàn)未必全部都指同一實(shí)施例。如果說明書陳述“可以”、“或許”或者“可能”包括某一部件、特征、結(jié)構(gòu)或特性，那么就是說不要求包含該具體的部件、特征、結(jié)構(gòu)或特性。如果說明書或者權(quán)利要求以單數(shù)冠詞提及元件，那么其不表示只有一個(gè)所述元件。如果說明書或權(quán)利要求提到“額外的”元件，那么其不排除有不只一個(gè)額外元件。
[0068]此外，可以在一個(gè)或更多實(shí)施例中通過任何適當(dāng)?shù)姆绞浇Y(jié)合所述特定特征、結(jié)構(gòu)、功能或特點(diǎn)。例如，只要是在與第一和第二實(shí)施例相關(guān)的具體特征、結(jié)構(gòu)、功能或特點(diǎn)不相互排斥的地方，就可以使這兩個(gè)實(shí)施例相結(jié)合。
[0069]盡管已經(jīng)結(jié)合本公開的具體實(shí)施例描述了本公開，但是考慮到上述說明，本領(lǐng)域技術(shù)人員顯然可以認(rèn)識到這樣的實(shí)施例的很多替代方案、修改和變化。
[0070]例如，可以使“寫入輔助技術(shù)”與提供CVcc上的自感下降的功率器件102結(jié)合。在一個(gè)實(shí)施例中，將下拉器件(未示出)耦合至CVcc節(jié)點(diǎn)，從而將CVcc節(jié)點(diǎn)拉至低或邏輯低電平，由此使CVcc塌落以降低WVmin。在一個(gè)實(shí)施例中，在判斷功率器件102對CVcc造成的自感下降因未解決位單元內(nèi)的爭用而不足以引起WVmin的降低時(shí)使所述下拉器件能夠造成CVcc的塌落。在其他實(shí)施例中，所述下拉器件是作為備用WVmin降低技術(shù)啟用的。
[0071]本公開內(nèi)容的實(shí)施例旨在涵蓋所有這樣的替代方案、修改和變型，從而使它們落在所附權(quán)利要求的廣延范圍內(nèi)。
[0072]此外，在所給出的附圖當(dāng)中可能示出了，也可能沒有示出與集成電路(IC)芯片和其他部件的公知的電源/接地連接，其目的在于簡化圖示和討論，從而不對本公開內(nèi)容造成模糊。此外，布置可能是按照方框圖的形式示出的，其目的是為了避免對本公開內(nèi)容造成模糊，而且還鑒于這樣的事實(shí)，即關(guān)于這樣的方框圖的實(shí)現(xiàn)的細(xì)節(jié)高度依賴于要實(shí)施本公開的平臺(即，這樣的細(xì)節(jié)應(yīng)當(dāng)充分地處于本領(lǐng)域技術(shù)人員的能力范圍內(nèi))。在為了描述本公開內(nèi)容的示范性實(shí)施例而闡述了細(xì)節(jié)(例如，電路)的地方，本領(lǐng)域技術(shù)人員顯然應(yīng)當(dāng)認(rèn)識到，可以在無需這些細(xì)節(jié)的情況下或者可以采用這些細(xì)節(jié)的變型實(shí)踐本公開。因而，應(yīng)當(dāng)將說明書視為是示范性的，而非限制性的。
[0073]下面的例子屬于其他實(shí)施例。可以在一個(gè)或多個(gè)中的任何地方采用所述例子中的細(xì)節(jié)。文中描述的設(shè)備的所有任選特征都可以相對于方法或過程實(shí)施。
[0074]例如，在一個(gè)實(shí)施例中，所述設(shè)備包括:耦合至第一供電節(jié)點(diǎn)的具有交叉耦合的反相器的存儲器元件；耦合至第一供電節(jié)點(diǎn)和第二供電節(jié)點(diǎn)的功率器件，所述第二供電節(jié)點(diǎn)耦合至電源；以及具有耦合至字線的柵極端子、耦合至存儲器元件的第一端子和耦合至位線的第二端子的存取器件，所述位線用于在寫入操作之前被預(yù)放電至邏輯低電平。
[0075]在一個(gè)實(shí)施例中，所述設(shè)備還包括在寫入操作之前使位線預(yù)放電的邏輯單元。在一個(gè)實(shí)施例中，所述邏輯單元可用于在存儲器處于非活動狀態(tài)時(shí)對所述位線預(yù)放電。在一個(gè)實(shí)施例中，所述設(shè)備還包括延遲單元，其可用于使位線的斷言或解除斷言相對于字線延遲。
[0076]在一個(gè)實(shí)施例中，所述功率器件包括ρ型器件。在一個(gè)實(shí)施例中，所述功率器件包括在第一供電節(jié)點(diǎn)和第二供電節(jié)點(diǎn)之間串聯(lián)耦合到一起的P型器件的組。在一個(gè)實(shí)施例中，所述功率器件具有處于所述第一供電節(jié)點(diǎn)和所述第二供電節(jié)點(diǎn)之間的可編程電阻。在一個(gè)實(shí)施例中，所述功率器件用于當(dāng)在寫入操作期間將位線預(yù)放電至邏輯低電平時(shí)接收用以關(guān)閉所述功率器件的脈沖信號。在一個(gè)實(shí)施例中，所述功率器件用于當(dāng)在寫入操作期間使位線轉(zhuǎn)變?yōu)檫壿嫺唠娖街蟊婚_啟。
[0077]在一個(gè)實(shí)施例中，所述存儲器元件和存取器件是6T SRAM單元的部分。在一個(gè)實(shí)施例中，所述存儲器元件和所述存取器件是8T SRAM單元的部分。在一個(gè)實(shí)施例中，所述交叉耦合的反相器包括相對應(yīng)的P型器件，所述器件具有耦合至第一供電節(jié)點(diǎn)的第一端子和耦合至至少一個(gè)存取器件的第二端子。
[0078]在另一個(gè)范例中，在一個(gè)實(shí)施例中，所述設(shè)備包括:可用于向第一供電節(jié)點(diǎn)提供電源的具有P型晶體管的功率器件；以及耦合至所述第一供電節(jié)點(diǎn)的SRAM存儲器單元，所述SRAM存儲器單元具有至少兩個(gè)存取器件，所述存取器件使其相對應(yīng)的柵極端子耦合至字線，使其相對應(yīng)的第一端子耦合至SRAM存儲器單元的交叉耦合的反相器，使其相對應(yīng)的第二端子耦合至互補(bǔ)的位線，所述互補(bǔ)的位線用于在寫入操作之前被預(yù)放電至邏輯低電平。
[0079]在一個(gè)實(shí)施例中，所述設(shè)備還包括用于在寫入操作之前使所述互補(bǔ)的位線預(yù)放電的邏輯單元。在一個(gè)實(shí)施例中，所述邏輯單元可用于在存儲器處于非活動狀態(tài)期間對所述互補(bǔ)的位線預(yù)放電。
[0080]在一個(gè)實(shí)施例中，所述SRAM存儲器單元是6T SRAM存儲器單元。在一個(gè)實(shí)施例中，所述SRAM存儲器單元是8T SRAM存儲器單元。在一個(gè)實(shí)施例中，所述功率器件用于在寫入操作期間當(dāng)互補(bǔ)的位線被預(yù)放電至邏輯低電平時(shí)接收用于關(guān)閉所述功率器件的脈沖信號。在一個(gè)實(shí)施例中，所述功率器件用于在寫入操作期間使互補(bǔ)的位線之一轉(zhuǎn)變?yōu)檫壿嫺唠娖街箝_啟。在一個(gè)實(shí)施例中，所述設(shè)備還包括延遲單元，其可用于使所述互補(bǔ)的位線的斷言或解除斷言相對于字線延遲。
[0081]在另一個(gè)范例中，在一個(gè)實(shí)施例中，一種系統(tǒng)包括具有存儲器單元的處理器，所述處理器包括:耦合至第一供電節(jié)點(diǎn)的具有交叉耦合的反相器的存儲器單元；耦合至所述第一供電節(jié)點(diǎn)和第二供電節(jié)點(diǎn)的功率器件，所述第二供電節(jié)點(diǎn)耦合至電源；以及具有耦合至字線的柵極端子、耦合至存儲器元件的第一端子和耦合至位線的第二端子的存取器件，所述位線用于在寫入操作之前被預(yù)放電至邏輯低電平；以及通信耦合至所述處理器從而允許所述處理器與其他裝置通信的無線接口。
[0082]在另一個(gè)范例中，一個(gè)實(shí)施例中的系統(tǒng)包括:具有存儲器單元的處理器,其包括:可用于向第一供電節(jié)點(diǎn)提供電源的具有P型晶體管的功率器件；以及耦合至所述第一供電節(jié)點(diǎn)的SRAM存儲器單元，所述SRAM存儲器單元具有至少兩個(gè)使其相對應(yīng)的柵極端子耦合至字線的存取器件，其中，所述至少兩個(gè)存取器件使其相對應(yīng)的第一端子耦合至SRAM存儲器單元的交叉耦合的反相器，并且其中，所述至少兩個(gè)存取器件使其相對應(yīng)的第二端子耦合至互補(bǔ)的位線，所述互補(bǔ)的位線用于在寫入操作之前被預(yù)放電至低電平；以及通信耦合至所述處理器從而允許所述處理器與其他裝置通信的無線接口。在一個(gè)實(shí)施例中，所述存儲器單元是根據(jù)文中討論的設(shè)備所述的存儲器單元。在一個(gè)實(shí)施例中，所述系統(tǒng)還包括通信耦合至所述處理器的顯示單元。
[0083]提供了允許讀者確定本公開內(nèi)容的本質(zhì)和主旨的摘要。摘要應(yīng)當(dāng)服從于不可將其用于限制權(quán)利要求的范圍或含義這樣的理解。在此將下述權(quán)利要求結(jié)合到詳細(xì)說明當(dāng)中，每一項(xiàng)權(quán)利要求本身都代表一個(gè)獨(dú)立的實(shí)施例。
【權(quán)利要求】
1.一種設(shè)備，包括: 具有交叉耦合的反相器的存儲器元件，所述存儲器元件耦合至第一供電節(jié)點(diǎn)； 功率器件，所述功率器件耦合至所述第一供電節(jié)點(diǎn)和第二供電節(jié)點(diǎn)，所述第二供電節(jié)點(diǎn)耦合至電源；以及 存取器件，所述存取器件具有耦合至字線的柵極端子、耦合至所述存儲器元件的第一端子、以及耦合至位線的第二端子，所述位線用于在寫入操作之前被預(yù)放電至邏輯低電平。
2.根據(jù)權(quán)利要求1所述的設(shè)備，還包括邏輯單元，所述邏輯單元在寫入操作之前對所述位線預(yù)進(jìn)行放電。
3.根據(jù)權(quán)利要求2所述的設(shè)備，其中，所述邏輯單元用于在存儲器處于非活動狀態(tài)期間對所述位線進(jìn)行預(yù)放電。
4.根據(jù)權(quán)利要求1所述的設(shè)備，還包括延遲單元，所述延遲單元用于使所述位線的斷言或解除斷言相對于所述字線延遲。
5.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述功率器件包括P型器件。
6.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述功率器件包括在所述第一供電節(jié)點(diǎn)與所述第二供電節(jié)點(diǎn)之間串聯(lián)耦合到一起的P型器件的組。
7.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述功率器件具有位于所述第一供電節(jié)點(diǎn)與所述第二供電節(jié)點(diǎn)之間的可編程電阻。
8.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述功率器件用于當(dāng)在寫入操作期間所述位線被預(yù)放電至所述邏輯低電平時(shí)，接收用以關(guān)閉所述功率器件的脈沖信號。
9.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述功率器件用于當(dāng)所述位線在寫入操作期間轉(zhuǎn)變?yōu)檫壿嫺唠娖街箝_啟。
10.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述存儲器元件和所述存取器件是6TSRAM單元和8T SRAM單元的至少其中之一的部分。
11.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述交叉耦合的反相器包括相對應(yīng)的P型器件，其中，所述P型器件的第一端子與所述第一供電節(jié)點(diǎn)耦合，且所述P型器件的第二端子與至少一個(gè)存取器件耦合。
12.—種設(shè)備,包括: 具有P型晶體管的功率器件，所述功率器件用于向第一供電節(jié)點(diǎn)提供電源；以及 耦合至所述第一供電節(jié)點(diǎn)的SRAM存儲器單元，所述SRAM存儲器單元具有至少兩個(gè)存取器件，所述至少兩個(gè)存取器件的相對應(yīng)的柵極端子耦合至字線，所述至少兩個(gè)存取器件的相對應(yīng)的第一端子耦合至所述SRAM存儲器單元的交叉耦合的反相器，所述至少兩個(gè)存取器件的相對應(yīng)的第二端子耦合至互補(bǔ)的位線，所述互補(bǔ)的位線用于在寫入操作之前被預(yù)放電至邏輯低電平。
13.根據(jù)權(quán)利要求12所述的設(shè)備，還包括邏輯單元，所述邏輯單元在寫入操作之前對所述互補(bǔ)的位線進(jìn)行預(yù)放電。
14.根據(jù)權(quán)利要求13所述的設(shè)備，其中，所述邏輯單元用于在存儲器處于非活動狀態(tài)期間對所述互補(bǔ)的位線進(jìn)行預(yù)放電。
15.根據(jù)權(quán)利要求12所述的設(shè)備，其中，所述SRAM存儲器單元是6TSRAM存儲器單元或8T SRAM存儲器單元的至少其中之一。
16.根據(jù)權(quán)利要求12所述的設(shè)備，其中，所述功率器件用于當(dāng)在寫入操作期間所述互補(bǔ)的位線被預(yù)放電至所述邏輯低電平時(shí)，接收用以關(guān)閉所述功率器件的脈沖信號。
17.根據(jù)權(quán)利要求12所述的設(shè)備，其中，所述功率器件用于在所述互補(bǔ)的位線在寫入操作期間轉(zhuǎn)變?yōu)檫壿嫺唠娖街箝_啟。
18.根據(jù)權(quán)利要求12所述的設(shè)備，還包括延遲單元，所述延遲單元用于使所述互補(bǔ)的位線的斷言或解除斷言相對于所述字線延遲。
19.一種系統(tǒng),包括: 具有存儲器單元的處理器，所述處理器根據(jù)設(shè)備權(quán)利要求1至11中的任意一項(xiàng)或者根據(jù)設(shè)備權(quán)利要求12至18中的任意一項(xiàng)；以及 無線接口，所述無線接口通信耦合至所述處理器以允許所述處理器與其他裝置進(jìn)行通?目。
20.根據(jù)權(quán)利要求19所述的系統(tǒng)，還包括顯示單元，所述顯示單元通信耦合至所述處理器。
【文檔編號】G11C7/10GK104321818SQ201380028608
【公開日】2015年1月28日 申請日期:2013年6月5日 優(yōu)先權(quán)日:2012年6月28日
【發(fā)明者】J·P·庫爾卡尼, M·M·黑勒亞, J·W·查漢茨, B·M·戈伊什肯斯, V·K·德 申請人:英特爾公司