一種用于sram亞閾值地址解碼器的驅(qū)動(dòng)電路的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路，用于將地址解碼器解碼操作后的解碼信號(hào)經(jīng)過(guò)二次反向后傳輸至SRAM單元，包括兩個(gè)反相器，所述兩個(gè)反相器各包括一個(gè)PMOS晶體管和第一NMOS晶體管；本發(fā)明所設(shè)計(jì)的一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路較之傳統(tǒng)驅(qū)動(dòng)電路在上升時(shí)間方面有明顯減小，在下降時(shí)間方面相仿，本發(fā)明提出的驅(qū)動(dòng)電路有更好的驅(qū)動(dòng)效果。
【專(zhuān)利說(shuō)明】—種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及驅(qū)動(dòng)電路，更具體地涉及一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路。
【背景技術(shù)】
[0002]由于數(shù)字集成電路的功能越來(lái)越復(fù)雜，規(guī)模越來(lái)越大，片上集成的存儲(chǔ)器已經(jīng)成為數(shù)字電路系統(tǒng)中非常重要的一部分。近年來(lái)，靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)憑借著其供電即可保存數(shù)據(jù)，無(wú)需不斷進(jìn)行刷新的特點(diǎn)，成為片上存儲(chǔ)器中不可或缺的重要組成部分，被廣泛應(yīng)用于系統(tǒng)級(jí)芯片(SOC)中。據(jù)國(guó)際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)的預(yù)測(cè)，到2013年內(nèi)存將占到SOC面積的90%，這將導(dǎo)致芯片的功耗越來(lái)越取決于SRAM的功耗，而降低功耗最為明顯和有效的方式是盡可能降低電源電壓。
[0003]然而，當(dāng)系統(tǒng)電壓或Vcc降至近亞閾值區(qū)域時(shí)，電路的驅(qū)動(dòng)能力將會(huì)大大下降，勢(shì)必將影響下一級(jí)的工作狀態(tài)。對(duì)亞閾值SRAM設(shè)計(jì)而言，亞閾值SRAM對(duì)地址解碼器的驅(qū)動(dòng)能力要求很高，但是電壓過(guò)低會(huì)大大影響地址解碼器的驅(qū)動(dòng)能力，因而亞閾值地址解碼器的設(shè)計(jì)將是面臨的一大挑戰(zhàn)。
[0004]一般而言，解決此問(wèn)題的傳統(tǒng)方法是采用反相器級(jí)聯(lián)的方式增加驅(qū)動(dòng)能力，即將M(為偶數(shù))個(gè)反相器級(jí)聯(lián)構(gòu)成驅(qū)動(dòng)電路，其中，反相器級(jí)聯(lián)個(gè)數(shù)根據(jù)實(shí)際所要驅(qū)動(dòng)的負(fù)載大小而定，且后一級(jí)反相器W/L的值相對(duì)于前一級(jí)反相器W/L的值根據(jù)實(shí)際所要驅(qū)動(dòng)的負(fù)載大小進(jìn)行N倍增加。如圖1中所示，給出了 M=2，N=2的情況:INV1的PMOS晶體管源端與電源電壓Vcc相連接，PMOS晶體管漏端和NMOS晶體管的漏端相連接且接至輸出信號(hào)B，NMOS晶體管的源端和地Vss相連接，PMOS晶體管的柵極和NMOS晶體管的柵極與輸入信號(hào)A相連接；INV2的PMOS晶體管源端與電源電壓Vcc相連接，PMOS晶體管漏端和NMOS晶體管的漏端相連接且接至輸出信號(hào)C，NMOS晶體管的源端和地Vss相連接，PMOS晶體管的柵極和NMOS晶體管的柵極與前級(jí)反相器的輸出B信號(hào)相連接；且INV2中W/L值是INVl中w/L值的2倍。
[0005]但是，此傳統(tǒng)方法應(yīng)用在亞閾值電路中時(shí)，一方面，驅(qū)動(dòng)效果并不明顯，很難滿足亞閾值SRAM的設(shè)計(jì)；另一方面，采用較多反相器級(jí)聯(lián)會(huì)增加管子的數(shù)量，使版圖面積增加，反相器W/L值倍增也會(huì)帶來(lái)版圖面積的增加。
因此，本發(fā)明的目的在于，為了解決上述問(wèn)題，提供一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路。

【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問(wèn)題在于克服現(xiàn)有技術(shù)的不足，提供一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路。
[0007]本發(fā)明具體采用以下技術(shù)方案解決上述技術(shù)問(wèn)題:本發(fā)明設(shè)計(jì)了一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路，用于將地址解碼器解碼操作后的解碼信號(hào)經(jīng)過(guò)二次反向后傳輸至SRAM單元，包括兩個(gè)反相器，所述兩個(gè)反相器各包括一個(gè)PMOS晶體管和第一 NMOS晶體管，其中:
地址解碼器將解碼信號(hào)傳輸至第一反相器中的第一 PMOS晶體管的柵極和第一 NMOS晶體管的柵極，所述第一 PMOS晶體管的源端接第一電源電壓，所述第一NMOS晶體管的源端接地，所述第一 PMOS晶體管的漏端和第一 NMOS晶體管的漏端用于共同輸出第一邏輯電平反向信號(hào)；
所述第二反相器中第二 PMOS晶體管的柵極和第二 NMOS晶體管的柵極用于共同輸入上述第一邏輯電平反向信號(hào)，所述第二 PMOS晶體管的源端接第二電源電壓，所述第二電源電壓高于第一電源電壓，第二NMOS晶體管的源端接地，所述第二PMOS晶體管的漏端和第二NMOS晶體管的漏端用于共同輸出第二邏輯電平反向信號(hào)至SRAM單元的字線端；
所述SRAM單元根據(jù)接收到的第二邏輯電平反向信號(hào)進(jìn)行相應(yīng)的操作。
[0008]作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述第二電源電壓比第一電源電壓高出5%_50%。
[0009]作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述第一反相器和第二反相器具有相同的寬長(zhǎng)比。
[0010]本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn):
本發(fā)明所設(shè)計(jì)的一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路較之傳統(tǒng)驅(qū)動(dòng)電路在上升時(shí)間方面有明顯減小，在下降時(shí)間方面相仿，本發(fā)明提出的驅(qū)動(dòng)電路有更好的驅(qū)動(dòng)效果。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0011]圖1為一種傳統(tǒng)驅(qū)動(dòng)電路的結(jié)構(gòu)圖；
圖2為本發(fā)明所設(shè)計(jì)的一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路的結(jié)構(gòu)圖；
圖3為傳統(tǒng)驅(qū)動(dòng)電路和本發(fā)明所設(shè)計(jì)的驅(qū)動(dòng)電路結(jié)合外圍電路的仿真波形圖。
[0012]圖3中Cl表示傳統(tǒng)驅(qū)動(dòng)電路的仿真波形，C2為本發(fā)明所設(shè)計(jì)的驅(qū)動(dòng)電路的仿真波形；
圖1和圖2中Inc_Vcc定義為電源電壓，INV定義為反相器，W/L定義為反相器的寬長(zhǎng)比。
【具體實(shí)施方式】
[0013]下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明:
如圖2所示，本發(fā)明設(shè)計(jì)了一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路，用于將地址解碼器解碼操作后的解碼信號(hào)經(jīng)過(guò)二次反向后傳輸至SRAM單元，包括兩個(gè)反相器，所述兩個(gè)反相器各包括一個(gè)PMOS晶體管和第一 NMOS晶體管，其中:
地址解碼器將解碼信號(hào)傳輸至第一反相器中的第一 PMOS晶體管的柵極和第一 NMOS晶體管的柵極，所述第一PMOS晶體管的源端接第一電源電壓，所述第一NMOS晶體管的源端接地，所述第一 PMOS晶體管的漏端和第一 NMOS晶體管的漏端用于共同輸出第一邏輯電平反向信號(hào)；
所述第二反相器中第二 PMOS晶體管的柵極和第二 NMOS晶體管的柵極用于共同輸入上述第一邏輯電平反向信號(hào)，所述第二 PMOS晶體管的源端接第二電源電壓，所述第二電源電壓高于第一電源電壓，第二NMOS晶體管的源端接地，所述第二 PMOS晶體管的漏端和第二NMOS晶體管的漏端用于共同輸出第二邏輯電平反向信號(hào)至SRAM單元的字線端； 所述SRAM單元根據(jù)接收到的第二邏輯電平反向信號(hào)進(jìn)行相應(yīng)的操作。
[0014]作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述第二電源電壓比第一電源電壓高出5%_50%。
[0015]作為本發(fā)明的一種優(yōu)化結(jié)構(gòu):所述第一反相器和第二反相器具有相同的寬長(zhǎng)比。
[0016]再次結(jié)合圖2，下面給出詳細(xì)的驅(qū)動(dòng)過(guò)程:
O:A信號(hào)是經(jīng)過(guò)地址解碼器后的解碼信號(hào)，此信號(hào)的電壓峰值為Vcc，相對(duì)于亞閾值SRAM設(shè)計(jì)時(shí)，即為設(shè)計(jì)中所要求的設(shè)計(jì)電壓；
2):A信號(hào)經(jīng)過(guò)INVl后，其邏輯電平信號(hào)反向，得到信號(hào)B，此時(shí)信號(hào)B的電壓峰值仍為
Vcc ；
3):B信號(hào)經(jīng)過(guò)INV2后，由于INV2的電源電壓為Inc_Vcc，則得到的C信號(hào)的電壓峰值會(huì)增加20%，此時(shí)信號(hào)的驅(qū)動(dòng)能力增強(qiáng)；
4):增強(qiáng)后的C信號(hào)輸入SRAM單元的字線中，SRAM單元進(jìn)行相應(yīng)的操作。
[0017]圖3為傳統(tǒng)驅(qū)動(dòng)電路和本發(fā)明的驅(qū)動(dòng)電路結(jié)合外圍電路的仿真波形，其中兩種驅(qū)動(dòng)電路采用相同的外圍電路。本仿真中，記Cl表示傳統(tǒng)驅(qū)動(dòng)電路的仿真波形，C2為本發(fā)明驅(qū)動(dòng)電路的仿真波形，由波形顯示可知:本發(fā)明提出的驅(qū)動(dòng)電路較之傳統(tǒng)驅(qū)動(dòng)電路在上升時(shí)間方面有明顯減小，在下降時(shí)間方面相仿，本發(fā)明提出的驅(qū)動(dòng)電路有更好的驅(qū)動(dòng)效果。
[0018]以上所述提供了本發(fā)明的實(shí)施例及相應(yīng)的仿真結(jié)果，描述驅(qū)動(dòng)電路的特定實(shí)施例。當(dāng)然，這僅是實(shí)施例，并不是對(duì)權(quán)利要求中所描述的本發(fā)明的限制。
[0019]盡管本發(fā)明此處具體化一個(gè)特定的例子示出和描述，然而本發(fā)明不限制于所示出的細(xì)節(jié)，因?yàn)樵诓黄x本發(fā)明的精神以及在權(quán)利要求的范圍和等同范圍內(nèi)，可以作出多種改進(jìn)和結(jié)構(gòu)變化。因此，寬范圍地并且如權(quán)利要求中所闡明的在某種意義上與本發(fā)明的范圍一致地解釋附加的權(quán)利要求是適當(dāng)?shù)摹?br> 【權(quán)利要求】
1.一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路，用于將地址解碼器解碼操作后的解碼信號(hào)經(jīng)過(guò)二次反向后傳輸至SRAM單元，其特征在于，包括兩個(gè)反相器，所述兩個(gè)反相器各包括一個(gè)PMOS晶體管和第一 NMOS晶體管，其中: 地址解碼器將解碼信號(hào)傳輸至第一反相器中的第一 PMOS晶體管的柵極和第一 NMOS晶體管的柵極，所述第一PMOS晶體管的源端接第一電源電壓，所述第一NMOS晶體管的源端接地，所述第一 PMOS晶體管的漏端和第一 NMOS晶體管的漏端用于共同輸出第一邏輯電平反向信號(hào)； 所述第二反相器中第二 PMOS晶體管的柵極和第二 NMOS晶體管的柵極用于共同輸入上述第一邏輯電平反向信號(hào)，所述第二 PMOS晶體管的源端接第二電源電壓，所述第二電源電壓高于第一電源電壓，第二NMOS晶體管的源端接地，所述第二PMOS晶體管的漏端和第二NMOS晶體管的漏端用于共同輸出第二邏輯電平反向信號(hào)至SRAM單元的字線端； 所述SRAM單元根據(jù)接收到的第二邏輯電平反向信號(hào)進(jìn)行相應(yīng)的操作。
2.根據(jù)權(quán)利要求1所述的一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路，其特征在于，所述第二電源電壓比第一電源電壓高出5%_50%。
3.根據(jù)權(quán)利要求1或2所述的一種用于SRAM亞閾值地址解碼器的驅(qū)動(dòng)電路，其特征在于，所述第一反相器和第二反相器具有相同的寬長(zhǎng)比。
【文檔編號(hào)】G11C11/413GK103456353SQ201310395809
【公開(kāi)日】2013年12月18日 申請(qǐng)日期:2013年9月4日 優(yōu)先權(quán)日:2013年9月4日
【發(fā)明者】李冰, 尚壯壯, 趙霞, 王剛, 劉勇, 董乾 申請(qǐng)人:東南大學(xué)