非易失性半導(dǎo)體存儲(chǔ)裝置制造方法
【專利摘要】本發(fā)明提供在存儲(chǔ)串內(nèi)具有多個(gè)子塊，即使在子塊部分地被擦除了的情況下也可以防止相鄰子塊的存儲(chǔ)單元的閾值電壓分布的幅度擴(kuò)大的非易失性半導(dǎo)體存儲(chǔ)裝置。存儲(chǔ)單元陣列11具有包含與字線連接的多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)串，上述多個(gè)存儲(chǔ)串分為多個(gè)子塊，能夠按每子塊擦除數(shù)據(jù)?？刂撇?5在數(shù)據(jù)的寫入時(shí)，在非選擇的子塊被寫入的情況下與未被寫入的情況下，改變對(duì)所選擇的子塊所包含的選擇字線供給的校驗(yàn)電平。
【專利說明】非易失性半導(dǎo)體存儲(chǔ)裝置
[0001]相關(guān)申請(qǐng)
[0002]本申請(qǐng)享有以日本專利申請(qǐng)2013-40525號(hào)(申請(qǐng)日:2013年3月I日)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過參照該基礎(chǔ)申請(qǐng)而包含基礎(chǔ)申請(qǐng)的全部內(nèi)容。
【技術(shù)領(lǐng)域】
[0003]本實(shí)施方式涉及例如三維構(gòu)造的非易失性半導(dǎo)體存儲(chǔ)裝置。
【背景技術(shù)】
[0004]伴隨元件的微細(xì)化及存儲(chǔ)電容的增大，開發(fā)出了三維構(gòu)造的NAND型閃速存儲(chǔ)器。NAND型閃速存儲(chǔ)器在向存儲(chǔ)單元寫入數(shù)據(jù)后，先前被進(jìn)行寫入的存儲(chǔ)單元的閾值電壓會(huì)變化。

【發(fā)明內(nèi)容】

[0005]本實(shí)施方式提供在擦除了所選擇的子塊的情況下可以防止相鄰的子塊的存儲(chǔ)單元的閾值電壓分布的幅度擴(kuò)大的非易失性半導(dǎo)體存儲(chǔ)裝置。
[0006]本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置具備:存儲(chǔ)單元陣列，其具有包含與字線連接的多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)串，上述多個(gè)存儲(chǔ)串分為多個(gè)子塊，能夠按每子塊擦除數(shù)據(jù)；控制部，其在數(shù)據(jù)的寫入時(shí)，在非選擇的子塊被寫入的情況下與未被寫入的情況下，改變對(duì)所選擇的子塊中包含的選擇字線供給的校驗(yàn)電平；以及標(biāo)志單元，其分別設(shè)置于上述多個(gè)子塊，存儲(chǔ)表示上述子塊是否被寫入了的標(biāo)志數(shù)據(jù)，上述控制部在上述非選擇的子塊的標(biāo)志單元中存儲(chǔ)的標(biāo)志數(shù)據(jù)表示寫入的情況下，將對(duì)與上述選擇存儲(chǔ)單元連接的字線供給的校驗(yàn)電平設(shè)定得比在上述非選擇的子塊未被寫入的情況下對(duì)與上述選擇存儲(chǔ)單元連接的字線供給的校驗(yàn)電平高。
【專利附圖】

【附圖說明】
[0007]圖1是概略地表示實(shí)施方式所應(yīng)用的非易失性半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)圖。
[0008]圖2是圖1所示存儲(chǔ)單元陣列的一例的立體圖。
[0009]圖3是圖1所示存儲(chǔ)單元陣列的一例的電路圖。
[0010]圖4是圖2所示存儲(chǔ)單元的一例的剖面圖。
[0011]圖5是表示本實(shí)施方式所應(yīng)用的非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)的存儲(chǔ)方法的圖。
[0012]圖6A是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0013]圖6B是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0014]圖6C是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0015]圖6D是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0016]圖6E是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。[0017]圖6F是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0018]圖6G是表示與子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0019]圖7表示第I實(shí)施方式，是表示寫入校驗(yàn)電平的例子的圖。
[0020]圖8A是表示與第I實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0021]圖SB是表示與第I實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0022]圖SC是表示與第I實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0023]圖8D是表示與第I實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0024]圖SE是表示與第I實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0025]圖8F是表示與第I實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0026]圖SG是表示與第I實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0027]圖8H是表示與第I實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0028]圖81是表示與第I實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0029]圖8J是表示與第I實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0030]圖9是表示存儲(chǔ)單元與標(biāo)志單元的關(guān)系及與高速緩存的關(guān)系的一例的構(gòu)成圖。
[0031]圖10是表示第I實(shí)施方式涉及的寫入工作的一例的時(shí)序圖。
[0032]圖11是表示第I實(shí)施方式涉及的寫入工作的一例的流程圖。
[0033]圖12是表示第I實(shí)施方式涉及的寫入工作的一例的流程圖。
[0034]圖13表示第I實(shí)施方式涉及的寫入工作的一例，是表示按照標(biāo)志數(shù)據(jù)的校驗(yàn)電平的圖。
[0035]圖14是表示第2實(shí)施方式涉及的各狀態(tài)的閾值電壓分布與電壓Vread的關(guān)系的圖。
[0036]圖15A是表示與第2實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0037]圖15B是表示與第2實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0038]圖15C是表示與第2實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0039]圖1?是表示與第2實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。[0040]圖15E是表示與第2實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0041]圖15F是表示與第2實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0042]圖15G是表示與第2實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0043]圖15H是表示與第2實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0044]圖151是表示與第2實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0045]圖15J是表示與第2實(shí)施方式涉及的子塊的寫入工作相伴的閾值電壓分布的變化的圖。
[0046]圖16是表示第2實(shí)施方式涉及的寫入工作的一例的流程圖。
[0047]圖17是表示第2實(shí)施方式涉及的寫入工作的一例的流程圖。
[0048]圖18表示第I實(shí)施方式涉及的寫入工作的一例，是表示按照標(biāo)志數(shù)據(jù)的校驗(yàn)電平的圖。
[0049]圖19是概略地表示第3實(shí)施方式涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)圖。
[0050]符號(hào)說明
[0051]11...存儲(chǔ)單兀陣列，15...控制電路,18...內(nèi)部電壓發(fā)生電路,20...標(biāo)志寄存器。【具體實(shí)施方式】
[0052]三維構(gòu)造的NAND型閃速存儲(chǔ)器通過在層疊方向擴(kuò)展存儲(chǔ)陣列，來增大預(yù)定的區(qū)域所包含的字線的數(shù)量或位線的數(shù)量。例如，若要將全部字線與2維構(gòu)造的字線選擇晶體管連接，則由于布線間距的制約，難以連接全部字線。或者，增大字線選擇晶體管的數(shù)量，增大行解碼器的面積。因而，使用下述方法:通過由不同選通門控制的多個(gè)NAND串共用字線，來抑制與字線選擇晶體管連接的布線數(shù)的增大。結(jié)果，布線數(shù)和/或面積的增大的問題雖然解決，但由于字線被共用化，會(huì)發(fā)生擦除塊尺寸增大的問題。因而，作為減小擦除塊尺寸的方法，進(jìn)行了下述研究:在NAND型存儲(chǔ)串內(nèi)定義包括I條以上的字線的子塊，使以子塊為單位進(jìn)行擦除及寫入成為可能。
[0053]已知在NAND型閃速存儲(chǔ)器中，在向與某字線連接的存儲(chǔ)單元寫入數(shù)據(jù)的情況下，此后若向與同一存儲(chǔ)串內(nèi)所包含的字線連接的存儲(chǔ)器寫入數(shù)據(jù)，則先前被進(jìn)行寫入的存儲(chǔ)單元的閾值電壓會(huì)變化。
[0054]另外，在向某存儲(chǔ)單元寫入數(shù)據(jù)后，在擦除與該存儲(chǔ)單元包含于同一存儲(chǔ)串的其他存儲(chǔ)單元的情況下，閾值電壓會(huì)逆向變化。從而，在NAND型串內(nèi)設(shè)定子塊并進(jìn)行擦除和/或?qū)懭氲那闆r下，需要防止閾值電壓分布的變化、例如防止閾值電壓分布的幅度擴(kuò)大。
[0055]以下，參照【專利附圖】

【附圖說明】實(shí)施方式。在全部附圖中，對(duì)同一部分附加同一符號(hào)。
[0056](第I實(shí)施方式)
[0057][結(jié)構(gòu)]
[0058]首先，參照?qǐng)D1，說明第I實(shí)施方式所應(yīng)用的非易失性半導(dǎo)體存儲(chǔ)裝置的全體結(jié)構(gòu)。
[0059]如圖1所示，第I實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置具備:存儲(chǔ)單元陣列11、行解碼器12、數(shù)據(jù)電路.頁緩沖器13、列解碼器14、控制電路15、輸入輸出電路16、地址.命令寄存器17、內(nèi)部電壓發(fā)生電路18、核心驅(qū)動(dòng)器19及標(biāo)志寄存器20。
[0060]存儲(chǔ)單元陣列11如圖2所示，具有:在列方向延伸的多條位線BL ;在與位線BL交叉的行方向延伸的多條源線CELSRC ;可電改寫的多個(gè)存儲(chǔ)單元MTr串聯(lián)連接成的存儲(chǔ)串MS。在本實(shí)施方式中，說明在存儲(chǔ)器芯片內(nèi)具有2個(gè)存儲(chǔ)單元陣列11的情況，但是，本實(shí)施方式所記載的技術(shù)不限于存儲(chǔ)單元陣列為2個(gè)的情況，也可以應(yīng)用于在存儲(chǔ)器芯片內(nèi)僅存在I個(gè)存儲(chǔ)單元陣列11的裝置或者在一個(gè)存儲(chǔ)器芯片內(nèi)存在3個(gè)以上的存儲(chǔ)單元陣列11的裝置。
[0061]如圖2所示，存儲(chǔ)單元陣列11通過將電存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元MTr以3維矩陣狀排列而構(gòu)成。即，存儲(chǔ)單元MTr在層疊方向以矩陣狀排列，并且在與層疊方向正交的水平方向也以矩陣狀排列。在層疊方向排列的多個(gè)存儲(chǔ)單元MTr串聯(lián)連接，構(gòu)成存儲(chǔ)串MS。
[0062]在存儲(chǔ)串MS的兩端連接在選擇時(shí)被設(shè)為導(dǎo)通狀態(tài)的漏側(cè)選擇晶體管SDTr、源側(cè)選擇晶體管SSTr。該存儲(chǔ)串MS以層疊方向?yàn)殚L度方向而排列。漏側(cè)選擇晶體管SDTr的一端與位線BL連接。源側(cè)選擇晶體管SSTr的一端與源線CELSRC連接。
[0063]如圖1所示，行解碼器12對(duì)從地址.命令寄存器17輸入的塊地址信號(hào)等進(jìn)行解碼，并接受從核心驅(qū)動(dòng)器19輸出的字線控制信號(hào)和/或選通門控制信號(hào)，控制存儲(chǔ)單元陣列11。 [0064]數(shù)據(jù)電路?頁緩沖器13在讀出工作時(shí)，從存儲(chǔ)單元陣列11讀出數(shù)據(jù)，在頁緩沖器中暫時(shí)地保存數(shù)據(jù)。另外，在寫入工作時(shí)，寫入數(shù)據(jù)從芯片外部被加載到數(shù)據(jù)電路?頁緩沖器13，之后被寫入到所選擇的存儲(chǔ)單元。
[0065]在本實(shí)施方式中，數(shù)據(jù)電路?頁緩沖器13為了與在一個(gè)存儲(chǔ)單元保存2位的數(shù)據(jù)的2位/單元的存儲(chǔ)方式對(duì)應(yīng)，具備3個(gè)高速緩存CO~C2。高速緩存C1、C2分別保存2位的數(shù)據(jù)之中的低位頁數(shù)據(jù)LOWER或高位頁數(shù)據(jù)UPPER的某一個(gè)。另外，高速緩存CO為了例如在寫入工作中保存用于基于校驗(yàn)讀出工作的結(jié)果而按每位進(jìn)行寫入控制的暫時(shí)的數(shù)據(jù)而準(zhǔn)備。
[0066]列解碼器14對(duì)從地址.命令寄存器17輸入的列地址信號(hào)進(jìn)行解碼，進(jìn)行數(shù)據(jù)的輸入輸出控制?？刂齐娐?5從地址?命令寄存器17接受執(zhí)行讀出、寫入、擦除工作等的信號(hào)，按照預(yù)定的序列，對(duì)產(chǎn)生核心工作所需的各種電壓的內(nèi)部電壓發(fā)生電路18進(jìn)行控制，另外，對(duì)進(jìn)行字線和/或位線控制的核心驅(qū)動(dòng)器19進(jìn)行控制。
[0067]進(jìn)而，控制電路15識(shí)別后述的標(biāo)志，對(duì)字線的電壓進(jìn)行控制。標(biāo)志按每頁而設(shè)定，從頁讀出的標(biāo)志經(jīng)由高速緩存CO~C2保存于標(biāo)志寄存器20?？刂齐娐?5按照保存于標(biāo)志寄存器20的標(biāo)志，控制校驗(yàn)電平。關(guān)于標(biāo)志的寫入，后面描述。
[0068]輸入輸出電路16進(jìn)行命令、地址、數(shù)據(jù)的輸入輸出控制。
[0069]接著，參照?qǐng)D3，說明存儲(chǔ)單元陣列11的電路結(jié)構(gòu)。圖3是存儲(chǔ)單元陣列11的沿著列方向的剖面形成的存儲(chǔ)單元MTr、漏側(cè)選擇晶體管SDTr、源側(cè)選擇晶體管SSTr及其周邊電路的等價(jià)電路圖。
[0070]如圖3所示，存儲(chǔ)單元陣列11具有多條位線BL及多個(gè)存儲(chǔ)塊MB。位線BL以在行方向按預(yù)定間距、在列方向跨多個(gè)存儲(chǔ)塊MB的方式條紋狀延伸。存儲(chǔ)塊MB以預(yù)定間距在列方向反復(fù)配置。
[0071]如圖3所示，存儲(chǔ)塊MB具有在行方向及與行方向正交的列方向矩陣狀排列的多個(gè)存儲(chǔ)單位MU。在存儲(chǔ)塊MB中，對(duì)一條位線BL，設(shè)置共同連接的多個(gè)存儲(chǔ)單位MU。
[0072]存儲(chǔ)單位MU具有存儲(chǔ)串MS、源側(cè)選擇晶體管SSTr及漏側(cè)選擇晶體管SDTr。存儲(chǔ)單位MU在行方向及列方向以矩陣狀排列。
[0073]另外，在行方向排列的多個(gè)存儲(chǔ)單位MU(存儲(chǔ)串MS)中，與字線WLO?WL7連接的多個(gè)存儲(chǔ)單元如后所述，構(gòu)成一個(gè)子塊，與字線WL8?WL15連接的多個(gè)存儲(chǔ)單元構(gòu)成一個(gè)子塊。這些子塊構(gòu)成擦除單位，第I實(shí)施方式如后所述，按每子塊擦除數(shù)據(jù)。
[0074]另外，上述中，子塊構(gòu)成為存儲(chǔ)串的1/2，但是不限于此，也可以將存儲(chǔ)串分為1/4或1/8來構(gòu)成子塊。
[0075]存儲(chǔ)串MS包括串聯(lián)連接的多個(gè)存儲(chǔ)單元MTrO?MTrl5及背柵晶體管BTr。存儲(chǔ)單元MTrO?MTr7在層疊方向串聯(lián)連接。存儲(chǔ)單元MTr8?MTrl5也同樣在層疊方向串聯(lián)連接。存儲(chǔ)單元MTrO?MTr 15通過在電荷蓄積層蓄積電荷來存儲(chǔ)信息。
[0076]背柵晶體管BTr連接于最下層的存儲(chǔ)單元MTr7與存儲(chǔ)單元MTrS之間。從而，存儲(chǔ)單元MTrO?MTrl5及背柵晶體管BTr在沿列方向的剖面連接為U字形狀。源側(cè)選擇晶體管SSTr的漏與存儲(chǔ)串MS的另一端(存儲(chǔ)單元MTrO的源)連接。漏側(cè)選擇晶體管SDTr的源與存儲(chǔ)串MS的一端(存儲(chǔ)單元MTr 15的漏)連接。
[0077]在存儲(chǔ)單位MU中，一個(gè)存儲(chǔ)塊MB中的存儲(chǔ)單元MTrO的柵共同連接于字線WLO。同樣，一個(gè)存儲(chǔ)塊MB中的存儲(chǔ)單元MTrl?MTrl5各自的柵共同連接于對(duì)應(yīng)的字線WLl?WL15。另外，在行方向及列方向以矩陣狀排列的背柵晶體管BTr的柵共同連接于背柵線BG。
[0078]在存儲(chǔ)單位MU中，在行方向排列為一列的各漏側(cè)選擇晶體管SDTr的柵共同連接于在行方向延伸的漏側(cè)選通門線SGD。另外，在列方向排列為一列的漏側(cè)選擇晶體管SDTr的漏共同連接于位線BL。
[0079]在存儲(chǔ)單位MU中，在行方向排列為一列的各源側(cè)選擇晶體管SSTr的柵共同連接于在行方向延伸的源側(cè)選通門線SGS。另外，在列方向相鄰的一對(duì)存儲(chǔ)單位MU中，在行方向排列為一列的源側(cè)選擇晶體管SSTr的源共同連接于在行方向延伸的源線CELSRC。
[0080]圖4是圖2所示存儲(chǔ)單元的剖面圖。
[0081]字線導(dǎo)電層41具有在列方向以預(yù)定間距形成為在行方向延伸的條紋狀的部分。字線導(dǎo)電層41包含多晶硅(poly-Si)或者多晶硅化物。字線導(dǎo)電層41與存儲(chǔ)單元裝置的控制柵對(duì)應(yīng)。
[0082]在以貫通字線導(dǎo)電層41及絕緣層42的方式形成的存儲(chǔ)器孔43的內(nèi)側(cè)，具有存儲(chǔ)器柵絕緣層44及柱狀的半導(dǎo)體層45。
[0083]存儲(chǔ)器柵絕緣層44具有塊絕緣層44a、電荷蓄積層44b及隧道絕緣層44c。塊絕緣層44a包含氧化硅(SiO2)。電荷蓄積層44b在塊絕緣層44a上形成。電荷絕緣層44b用于蓄積電荷，保持存儲(chǔ)單元MTrO?MTrl5的數(shù)據(jù)。電荷蓄積層44b包含氮化硅(SiN)。隧道絕緣層44c在電荷蓄積層44b上形成。隧道絕緣層44c包含氧化硅(Si02)。柱狀的半導(dǎo)體層45包含多晶硅(poly-Si)。位于字線41上側(cè)及下側(cè)的半導(dǎo)體層45與存儲(chǔ)單元裝置的漏端子或源端子對(duì)應(yīng)，與位線或單元源線電連接。根據(jù)字線導(dǎo)電層的電位及電荷蓄積層的電荷蓄積狀態(tài)，在半導(dǎo)體層45中流動(dòng)的單元電流發(fā)生變化，因此利用其存儲(chǔ)數(shù)據(jù)。
[0084](數(shù)據(jù)的存儲(chǔ)方法)
[0085]接著，參照?qǐng)D5，說明該非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)的存儲(chǔ)方法。
[0086]這里，說明在一個(gè)存儲(chǔ)單元存儲(chǔ)2位的信息的2位/單元的情況。
[0087]圖5表示2位/單元所應(yīng)用的4個(gè)閾值分布和數(shù)據(jù)的分配。如前所述，本實(shí)施方式的存儲(chǔ)單元由于具有電荷蓄積層，所以通過控制其中保存的電荷量，能夠獲得期望的閾值電壓。最低的閾值分布E是通過擦除工作獲得的閾值電壓。比閾值分布E高的分布A~C是通過寫入工作獲得的閾值分布。
[0088]2位/單元將2位作為與2個(gè)頁地址對(duì)應(yīng)的數(shù)據(jù)而存儲(chǔ)。即，低位(lower)頁的數(shù)據(jù)和高位(Upper)頁的數(shù)據(jù)存儲(chǔ)于一個(gè)存儲(chǔ)單元。低位頁的數(shù)據(jù)“I”與E分布和A分布對(duì)應(yīng)，數(shù)據(jù)“O”與B分布和C分布對(duì)應(yīng)。高位頁的數(shù)據(jù)“ I”與E分布和C分布對(duì)應(yīng)，數(shù)據(jù)“O”與A分布和B分布對(duì)應(yīng)。
[0089]低位頁的數(shù)據(jù)通過用字線電&V_BR進(jìn)行讀出工作，能夠讀出“I”或“O”的數(shù)據(jù)。SP，在與E分布或A分布對(duì)應(yīng)的閾值存儲(chǔ)于存儲(chǔ)單元的情況下，在字線(控制柵)的電位比存儲(chǔ)單元的閾值高時(shí)，存儲(chǔ)單元成為導(dǎo)通狀態(tài)，單元電流從位線流向單元源線。反之，在與B分布或C分布對(duì)應(yīng)的閾值存儲(chǔ)于存儲(chǔ)單元的情況下，由于控制柵的電位比存儲(chǔ)單元的閾值低，所以存儲(chǔ)單元成為截止?fàn)顟B(tài)，不流動(dòng)單元電流。這樣的單元電流的差異由與位線連接的數(shù)據(jù)電路內(nèi)的讀出放大器檢出，能夠判定存儲(chǔ)單元的數(shù)據(jù)是“O”還是“I”。
[0090]在高位頁的情況下，通過用V_AR和V_CR作為字線電位進(jìn)行讀出工作，在數(shù)據(jù)電路中進(jìn)行預(yù)定的運(yùn)算，能夠識(shí)別數(shù)據(jù)。即，在判定為存儲(chǔ)單元的閾值電壓處于V_AR與V_CR之間時(shí)，存儲(chǔ)單元的數(shù)據(jù)判定為“ O ”，在判定存儲(chǔ)單元的閾值電壓比V_AR低時(shí)及比V_CR高時(shí)，數(shù)據(jù)判定為“I”。
[0091](一般的三維構(gòu)造的NAND閃速存儲(chǔ)器的閾值電壓的變化)
[0092]使用圖6，說明對(duì)上述圖3所示的多個(gè)存儲(chǔ)單元進(jìn)行讀出、寫入、擦除各工作的情況下的存儲(chǔ)單元的特性。
[0093]圖6A~圖6G表示進(jìn)行了擦除工作后的存儲(chǔ)串內(nèi)的4頁量的閾值分布。實(shí)際上，存儲(chǔ)串內(nèi)的全部頁都是對(duì)象，但是這里為了容易區(qū)分表示單元特性的表現(xiàn)，取出屬于存儲(chǔ)串內(nèi)的源側(cè)的一半的字線WLO和字線WL7和屬于漏側(cè)(位線側(cè))的一半的字線WL8和字線WL15進(jìn)行說明。另外，將字線WLO~WL7的組設(shè)為子塊SubB_A，將WL8~WL15的組設(shè)為子塊SubB_B。這里，子塊包含與例如字線WLO~WL7連接的全部存儲(chǔ)單位的存儲(chǔ)單元。
[0094]如圖6A所示，在理想地執(zhí)行了擦除工作的情況下，擦除后的各頁的閾值電壓分布成為最高閾值電壓在擦除校驗(yàn)電平EV附近的閾值分布。
[0095]接著，如圖6B所示，字線WLO的單元被寫入為A狀態(tài)。AV表示A狀態(tài)的寫入校驗(yàn)電平，若正常寫入，則呈現(xiàn)寫入校驗(yàn)電平AV以上的閾值分布。
[0096]然后，字線WLl到WL7為止的單元被依次寫入。
[0097] 圖6C表示字線WL7的寫入完成了的狀態(tài)。此時(shí)，字線WLO的閾值分布向閾值稍微高的一側(cè)移動(dòng)。該移動(dòng)在關(guān)注與字線WLO連接的存儲(chǔ)單元的情況下，是通過下述過程所產(chǎn)生的效果:通過對(duì)同一存儲(chǔ)串內(nèi)的字線WLl到WL7的存儲(chǔ)單元進(jìn)行寫入，使得對(duì)字線WLO剛剛進(jìn)行寫入后的單元電流減小。這里，將該移動(dòng)稱為后圖案噪音。[0098]該后圖案噪音的大小依在同一存儲(chǔ)串內(nèi)存儲(chǔ)了怎樣的寫入數(shù)據(jù)而變化，但是，這里，在任何情況下都設(shè)為平均大小的噪音。該狀態(tài)的噪音相當(dāng)于為了使例如寫入數(shù)據(jù)成為無顯著偏差的模式而有意施加隨機(jī)處理的狀態(tài)。
[0099]圖6D表示然后對(duì)與字線WL8?WL15連接的存儲(chǔ)單元也進(jìn)行同樣的寫入的狀態(tài)。若執(zhí)行這樣的寫入，則字線WLO的后圖案噪音由于字線WL8?15的寫入數(shù)據(jù)而更加變大。通常，NAND閃速存儲(chǔ)器由于從單元源側(cè)的存儲(chǔ)單元向漏側(cè)的存儲(chǔ)單元寫入，因此最初寫入的存儲(chǔ)單元的后圖案噪音最大。
[0100]這里，在各字線的分布中，由虛線表示的分布分別表示剛剛進(jìn)行寫入后的分布。如果沒有上述的隨機(jī)寫入，則意味著在其他單元的寫入結(jié)束的時(shí)刻，也維持剛剛寫入后的閾值狀態(tài)。
[0101]接著，圖6E表示從圖6D的狀態(tài)擦除了與構(gòu)成子塊SubB_A的字線WLO?WL7連接的存儲(chǔ)單元的情況。
[0102]通過該擦除工作，與字線WLO?WL7連接的單元恢復(fù)為以擦除校驗(yàn)電平EV為上限的閾值狀態(tài)，由于字線WLO?WL7的后圖案消失，與字線WL8?WL15連接的單元的閾值分布其閾值分布以預(yù)定量向低的一側(cè)移動(dòng)。
[0103]然后，如圖6F所示，在再次對(duì)與字線WLO連接的存儲(chǔ)單元進(jìn)行寫入的情況下，字線WL8?WL15的閾值分布幾乎不變化。即，在僅字線WLO的數(shù)據(jù)模式中，由于不產(chǎn)生非常大的后圖案噪音，因此字線WL8?WL15的閾值分布幾乎不變化。
[0104]然后，如圖6G所示，若對(duì)剩余的字線WLl?WL7進(jìn)行寫入，則字線WLO通過這些寫入而受到后圖案噪音，但是字線WL7由于是剛剛寫入后，因此成為以校驗(yàn)電平AV為下限的閾值分布。
[0105]如上所述，進(jìn)行了寫入和擦除的情況下的A狀態(tài)的閾值分布的移動(dòng)量成為從最低的圖6E到最高的圖6D的幅度。這里，為了將閾值電壓分布幅度定量化，若將通過每位的校驗(yàn)寫入的閾值電壓的分布幅度設(shè)為6.Vtw，將一個(gè)子塊內(nèi)的字線被寫入時(shí)的閾值電壓的變化量設(shè)為I.Vtw，則狀態(tài)A的閾值電壓分布的范圍成為9.Vtw0因而，在擦除了子塊的情況下，由于其后的寫入工作，存在全體的閾值電壓分布的移動(dòng)量增加，閾值電壓的分布范圍變廣的問題。
[0106](第I實(shí)施方式)
[0107]圖7表示第I實(shí)施方式，表示用于預(yù)定的寫入狀態(tài)的寫入校驗(yàn)電平的例子。
[0108]圖7表示在某閾值電壓分布中，以Vvfyjnin為下限，可以以一定的步進(jìn)電壓dv進(jìn)行例如8等級(jí)的電平設(shè)定的例子。該設(shè)定電平也適用于例如4值的閾值電壓分布A電平、B電平、C電平的任一個(gè)。
[0109]參照?qǐng)D8A至圖8J，說明例如與圖6同樣地對(duì)A電平的閾值電壓分布應(yīng)用了第I實(shí)施方式的情況下的工作。
[0110]圖8A表示擦除后的閾值電壓分布，圖8B表示與字線WLO連接并向存儲(chǔ)單元寫入了 A狀態(tài)的情況。圖8A、圖8B與圖6A、圖6B同樣。字線WLO的校驗(yàn)電平例如設(shè)定成Vvfymin。
[0111]然后，在對(duì)與字線WLl連接的存儲(chǔ)單元進(jìn)行寫入的情況下，校驗(yàn)電平例如設(shè)定為Vvfymin，在對(duì)與字線WL2、WL3連接的存儲(chǔ)單元進(jìn)行寫入的情況下，校驗(yàn)電平例如設(shè)定為Vvfymin+dvo在對(duì)與字線WL4、WL5連接的存儲(chǔ)單元進(jìn)行寫入的情況下,校驗(yàn)電平例如設(shè)定為Vvfymin+2dv，在對(duì)與字線WL6、WL7連接的存儲(chǔ)單元進(jìn)行寫入的情況下，校驗(yàn)電平例如設(shè)定為 Vvfymin+3dv。
[0112]校驗(yàn)電平的移動(dòng)量不限于如上所述每二個(gè)字線增加的方法，只要以關(guān)注單元的閾值分布的上限不超過與先前被進(jìn)行寫入的字線連接的存儲(chǔ)單元的閾值電壓的上限的方式進(jìn)行最佳設(shè)定即可。
[0113]圖SC表示對(duì)與字線WL7連接的存儲(chǔ)單元寫入數(shù)據(jù)的情況，表示校驗(yàn)電平設(shè)定為Vvfymin+3dv而執(zhí)行了寫入校驗(yàn)的情況。
[0114]圖8D表示在字線WLO~WL7被進(jìn)行了寫入的狀態(tài)下對(duì)字線WL8~WL15進(jìn)行寫入的情況，對(duì)字線WL8例如施加Vvfymin+4dv的校驗(yàn)電平，對(duì)字線WL15施加Vvfymin+7dv的校驗(yàn)電平，進(jìn)行寫 入。
[0115]接著，在圖8E中，若對(duì)字線WLO~WL7執(zhí)行擦除工作，則字線L8~WL15的閾值電壓伴隨字線WLO~WL7的后圖案的擦除，向閾值電壓低的一側(cè)移動(dòng)。
[0116]但是，在第I實(shí)施方式的情況下，由于校驗(yàn)電平預(yù)先設(shè)定得高一定電壓ndv(η為I~7)，因此能夠防止閾值電壓降低后的分布比字線WLO的Vvfymin低。
[0117]然后，在圖8F、圖8G中，與字線WLO~WL7連接的存儲(chǔ)單元被進(jìn)行寫入，但是即使相同WLO~WL7為寫入的對(duì)象，也應(yīng)用與圖8B、圖8C不同的控制。
[0118]在與字線WL8~WL15連接的存儲(chǔ)單元被進(jìn)行了寫入的狀態(tài)下對(duì)字線WLO~WL7進(jìn)行寫入的情況下，對(duì)字線WLO例如施加Vvfymin+4dv的校驗(yàn)電平，對(duì)字線WL15施加Vvfymin+7dv的校驗(yàn)電平。
[0119]這樣，在關(guān)注的存儲(chǔ)串內(nèi)，在其他子塊有與入狀態(tài)的情況下，對(duì)在其后進(jìn)行與入的子塊的字線應(yīng)用相對(duì)高的校驗(yàn)電平。
[0120]該狀態(tài)下，若將閾值電壓分布與圖6G所不閾值電壓量比較,貝U圖8G中，狀態(tài)A的閾值電壓分布的范圍是8Vtw，與圖6G比，閾值電壓分布的范圍變窄。
[0121]接著，如圖8H所示，將子塊SubB_A、SubB_B的全體擦除。
[0122]然后，如圖81所示，與字線WL8~WL15連接的存儲(chǔ)單元被進(jìn)行寫入。
[0123]這里，在對(duì)與字線WL8連接的存儲(chǔ)單元進(jìn)行寫入的情況下，在與字線WLO~WL7連接的存儲(chǔ)單元未被寫入時(shí)，重要的是字線WL8的校驗(yàn)電平成為Vvfymin。另外，對(duì)字線WL15施加Vvfymin+3dv。包含字線WLO~WL7的子塊SubB_A是否被進(jìn)行寫入根據(jù)標(biāo)志數(shù)據(jù)來判另Ij，來控制校驗(yàn)電平。
[0124]這里，標(biāo)志數(shù)據(jù)是指，與字線WLO連接的多個(gè)存儲(chǔ)單元中的一個(gè)或多個(gè)存儲(chǔ)單元作為標(biāo)志單元起作用，向該標(biāo)志單元寫入的數(shù)據(jù)。在子塊SubB_A的情況下，該標(biāo)志數(shù)據(jù)向與字線WLO連接的標(biāo)志單元寫入，在子塊SubB_B的情況下，向與字線WL8連接的標(biāo)志單元寫入。即，在向與字線WLO或WL8連接的存儲(chǔ)單元寫入數(shù)據(jù)時(shí)，向與這些存儲(chǔ)單元同時(shí)選擇的標(biāo)志單元寫入標(biāo)志數(shù)據(jù)。標(biāo)志數(shù)據(jù)的閾值電壓設(shè)定為例如LM電平(A電平和B電平的中間電平)。該標(biāo)志數(shù)據(jù)如前所述，由例如圖1所示芯片內(nèi)的控制電路15識(shí)別，執(zhí)行上述的校驗(yàn)電平的控制。
[0125]另外，校驗(yàn)電平的控制不限定于控制電路15，也可以由芯片外的控制器判別標(biāo)志數(shù)據(jù)，通過命令發(fā)布和/或參數(shù)的設(shè)定變更，來控制校驗(yàn)電平。
[0126]接著，如圖8J所示，從字線WLO到字線WL7依次執(zhí)行寫入。字線WLO到字線WL7的寫入由于在進(jìn)行了字線WL8~WL15的寫入后，因此校驗(yàn)電平與之相應(yīng)地變更。即，對(duì)字線WLO施加例如Vvfymin+4dv,對(duì)字線WL7施加例如Vvfymin+7dv。
[0127]通過這樣設(shè)定校驗(yàn)電平，在以子塊SubB_A和/或SubB_B為單位進(jìn)行了擦除工作后，即使進(jìn)行寫入，也能夠防止閾值分布幅度變廣。
[0128]圖9表示I頁內(nèi)的存儲(chǔ)單元與標(biāo)志單元的關(guān)系及與高速緩存的關(guān)系，對(duì)與圖1相同的部分附加同一符號(hào)。
[0129]如圖9所示，標(biāo)志單元FLC設(shè)置在頁內(nèi)。即，各頁包括多個(gè)存儲(chǔ)單元MC和標(biāo)志單元FLC。標(biāo)志單元的數(shù)量不限定于一個(gè)，也可以是多個(gè)。
[0130]數(shù)據(jù)電路.頁緩沖器13分別包括多個(gè)讀出放大器SA和高速緩存CO~C2。高速緩存C2與輸入輸出電路16連接，保存寫入數(shù)據(jù)或讀出數(shù)據(jù)及標(biāo)志數(shù)據(jù)。標(biāo)志數(shù)據(jù)經(jīng)由標(biāo)志寄存器20與控制電路15進(jìn)行傳輸。
[0131](寫入工作)
[0132]參照?qǐng)D10、圖11、圖12，進(jìn)一步說明上述寫入工作。
[0133]圖10表示數(shù)據(jù)寫入時(shí)的非易失性半導(dǎo)體存儲(chǔ)裝置的工作。未圖示的外部控制器激活寫使能信號(hào)/WE，發(fā)布表示數(shù)據(jù)加載的命令“80h”，輸出選擇頁的地址及數(shù)據(jù)。然后，若從控制器發(fā)布表示程序的執(zhí)行的命令“10h”，則控制電路15將等待.忙信號(hào)設(shè)為忙狀態(tài)(低電平)，執(zhí)行寫入工作。
[0134]在寫入工作中，期間Tl表示用于設(shè)置標(biāo)志的處理。在所選擇的頁地址為子塊SubB_A的字線WLO或子塊SubB_B的字線WL8的情況下，在高速緩存CO~C2的任一個(gè)中設(shè)置用于向標(biāo)志單元FLC寫入標(biāo)志數(shù)據(jù)的標(biāo)志數(shù)據(jù)，并與后述的通常的數(shù)據(jù)寫入同時(shí)進(jìn)行寫入。即，實(shí)際上，由于若僅向標(biāo)志單元FLC進(jìn)行寫入工作則寫入時(shí)間變長，因此這里僅進(jìn)行標(biāo)志寫入的數(shù)據(jù)設(shè)定?；蛘?，也可以向任一頁都寫入標(biāo)志數(shù)據(jù)。
[0135]然后，在期間T2中，為了判別與寫入對(duì)象的子塊成對(duì)的另一個(gè)子塊是否被進(jìn)行寫入，讀出另一個(gè)子塊的標(biāo)志數(shù)據(jù)。按照該讀出的標(biāo)志數(shù)據(jù)，設(shè)定校驗(yàn)電平。
[0136]接著，在期間T3中，向所選擇的頁寫入數(shù)據(jù)，利用所設(shè)定的校驗(yàn)電平執(zhí)行程序校驗(yàn)。
[0137](子塊SubB_A的編排工作)
[0138]圖11表示選擇頁的地址例如指定子塊SubB_A的字線WLO~WL7的情況下的期間Tl~T3的工作。
[0139]首先，判別選擇頁的地址是否表示字線WLO(STll)。其結(jié)果，在選擇頁的地址表示字線WLO的情況下，執(zhí)行用于設(shè)置標(biāo)志數(shù)據(jù)的處理(ST12)。即，在圖1所示的標(biāo)志寄存器20設(shè)定標(biāo)志數(shù)據(jù)，該標(biāo)志數(shù)據(jù)設(shè)置于與圖9所示高速緩存C2的標(biāo)志單元FLC對(duì)應(yīng)的部分。在該高速緩存C2的其他區(qū)域設(shè)置通過命令“80h”加載的數(shù)據(jù)。
[0140]另一方面，在選擇頁的地址例如指定子塊SubB_A的字線WLl~WL7的情況下，不執(zhí)行標(biāo)志數(shù)據(jù)的設(shè)置處理。
[0141]接著，為了得知是否向子塊SubB_B寫入了數(shù)據(jù)，讀出子塊SubB_B的標(biāo)志數(shù)據(jù)(ST13)。即，選擇子塊SubB_B的字線WL8，從標(biāo)志單元FLC讀出標(biāo)志數(shù)據(jù)。該數(shù)據(jù)經(jīng)由高速緩存CO~C2供給標(biāo)志寄存器20。
[0142]控制電路15基于標(biāo)志寄存器20中保存的標(biāo)志數(shù)據(jù)，判別是否向子塊SubB_B寫入了數(shù)據(jù)(ST14)。
[0143]在該判別的結(jié)果為未向子塊SubB_B寫入數(shù)據(jù)的情況下，由于是對(duì)于存儲(chǔ)串的最初的寫入，所以將Vvfyjnin設(shè)定為校驗(yàn)電平的初始值Vvfy_0，并執(zhí)行與字線WLO連接的存儲(chǔ)單元的編排及編排校驗(yàn)(ST15)。
[0144]在未向子塊SubB_B寫入數(shù)據(jù)的情況下，以后的字線WLl~WL7的校驗(yàn)電平Vvfy_i(i=l~7)按照所選擇的字線Wli,如前所述,例如每次增加k*dVvfy(k=l~3)。
[0145]另一方面，在上述步驟ST14中，在判別為向子塊SubB_B寫入了數(shù)據(jù)的情況下，將Vvfy_min+M*dVvfy (例如M=4)設(shè)定為校驗(yàn)電平的初始值Vvfy_0,并執(zhí)行編排及編排校驗(yàn)(ST16)。另外，M的值例如設(shè)定成使應(yīng)用同一校驗(yàn)電平的字線的條數(shù)成為2的乘方。
[0146]在向子塊SubB_B寫入了數(shù)據(jù)的情況下，以后的字線WLl~WL7的校驗(yàn)電平Vvfy_i (i=l~7)按照所選擇的字線WLi,如前所述,例如每次增加k*dVvfy(k=5~7)。
[0147](子塊SubB_B的編排工作)
[0148]圖12表示選擇頁的地址例如指定子塊SubB_B的字線WLO~WL7的情況下的期間Tl~T3的工作。
[0149]在情況下，首先，判別選擇頁的地址是否表示字線WL8(ST21)。其結(jié)果，在選擇頁的地址表示字線WL8的情況下，執(zhí)行用于設(shè)置標(biāo)志數(shù)據(jù)的處理(ST22)。即，在圖1所示的標(biāo)志寄存器20設(shè)定標(biāo)志數(shù)據(jù)，該標(biāo)志數(shù)據(jù)設(shè)置于與圖9所示高速緩存C2的標(biāo)志單元FLC對(duì)應(yīng)的部分。在該高速緩存 C2的其他區(qū)域設(shè)置通過命令“80h”加載的數(shù)據(jù)。
[0150]另一方面，在選擇頁的地址例如指定子塊SubB_B的字線WL9~WL15的情況下，不執(zhí)行標(biāo)志數(shù)據(jù)的設(shè)置處理。
[0151]接著，為了得知是否向子塊SubB_A寫入了數(shù)據(jù)，讀出子塊SubB_A的標(biāo)志數(shù)據(jù)(ST23)。即，選擇子塊SubB_A的字線WLO，從標(biāo)志單元FLC讀出標(biāo)志數(shù)據(jù)。該數(shù)據(jù)經(jīng)由高速緩存CO~C2供給標(biāo)志寄存器20。
[0152]控制電路15基于在標(biāo)志寄存器20中保存的標(biāo)志數(shù)據(jù)，判別是否向子塊SubB_A寫入了數(shù)據(jù)(ST24)。
[0153]在該判別的結(jié)果為未向子塊SubB_A寫入數(shù)據(jù)的情況下，由于是對(duì)于存儲(chǔ)串的最初的寫入，因此將Vvfyjnin設(shè)定為校驗(yàn)電平的初始值Vvfy_0，并執(zhí)行與字線WL8連接的存儲(chǔ)單元的編排及編排校驗(yàn)(ST25)。
[0154]在未向子塊SubB_A寫入數(shù)據(jù)的情況下，以后的字線WL91~WL157的校驗(yàn)電平Vvfy_i (i=9~15)按照所選擇的字線Wli,如前所述,例如每次增加k*dVvfy(k=l~3)。
[0155]另一方面，在上述步驟ST24中，在判別為向子塊SubB_A寫入了數(shù)據(jù)的情況下，將Vvfy_min+M*dVvfy (例如M=4)設(shè)定為校驗(yàn)電平的初始值Vvfy_0,并執(zhí)行編排及編排校驗(yàn)(ST26)。
[0156]在向子塊入了數(shù)據(jù)的情況下，以后的字線WL9~WL15的校驗(yàn)電平Vvfy_i (i=9~15)按照所選擇的字線Wli,如前所述,例如每次增加k*dVvfy (k=5~7)。這樣,在子塊為2個(gè)的情況下，校驗(yàn)電平的調(diào)整用的電壓范圍也分2個(gè)組使用。即，k*dVvfy(k=0~3)是低側(cè)的校驗(yàn)電平的調(diào)整用電壓的組，k*dVvfy(k=4~7)是高側(cè)的校驗(yàn)電平的調(diào)整用電壓的組。
[0157]另外，上述校驗(yàn)電平在例如子塊的數(shù)量為4個(gè)的情況下，校驗(yàn)電平例如分4組。從這4組根據(jù)進(jìn)行寫入的子塊，按照如下規(guī)則選擇校驗(yàn)電平。
[0158]O個(gè)子塊寫入完畢時(shí)，選擇最低的校驗(yàn)電平的組。
[0159]I個(gè)子塊寫入完畢時(shí)，選擇第2低的校驗(yàn)電平的組。
[0160]2個(gè)子塊寫入完畢時(shí)，選擇第3低的校驗(yàn)電平的組。
[0161]3個(gè)子塊寫入完畢時(shí)，選擇最高校驗(yàn)電平的組。
[0162]圖13總結(jié)了上述工作，表示按照標(biāo)志數(shù)據(jù)的校驗(yàn)電平。
[0163]例如，情況(Case) O表示子塊SubB_A的與字線WLO連接的存儲(chǔ)單元的寫入。在該情況下，由于標(biāo)志數(shù)據(jù)為“O”且子塊被進(jìn)行寫入，因此對(duì)字線WLO施加的校驗(yàn)電平的初始值設(shè)定為Vvfy_min。對(duì)其他字線WLl?WL15等供給電壓Vread(讀出通過電壓)。另外，子塊SubB_A的標(biāo)志數(shù)據(jù)表示從“O”寫入為“ I”。
[0164]例如，情況I表示在子塊SubB_A被進(jìn)行了寫入的狀態(tài)(標(biāo)志數(shù)據(jù)為“I”)下，對(duì)與字線WL2連接的存儲(chǔ)單元進(jìn)行寫入的情況。在該情況下，由于子塊SubB_B的標(biāo)志數(shù)據(jù)為“0”，子塊SubB_B未被進(jìn)行寫入，因此對(duì)字線WL2施加的校驗(yàn)電平的初始值設(shè)定為Vvfy_min+dVvfy (在圖13中，表示為dVvfy=dv)。對(duì)其他字線WLO、WLl?WL3、WL15等供給電壓Vread0
[0165]例如，情況2表示在子塊SubB_B被進(jìn)行了寫入的狀態(tài)(標(biāo)志數(shù)據(jù)為“I”)下，子塊SubB_A的與字線WLO連接的存儲(chǔ)單元的寫入。在該情況下，字線WLO的校驗(yàn)電平的初始值設(shè)定為Vvfy_min+M*dVvfy。對(duì)其他字線WLl?WL15等供給電壓Vread。另外，子塊SubB_A的標(biāo)志數(shù)據(jù)表示從“O”寫入為“ I”。
[0166]例如，情況3表示在子塊SubB_A及SubB_B雙方都被進(jìn)行了寫入的狀態(tài)(兩標(biāo)志數(shù)據(jù)為“I”)下，對(duì)子塊與字線WL2連接的存儲(chǔ)單元進(jìn)行寫入的情況。在該情況下，字線WL2的校驗(yàn)電平的初始值設(shè)定為Vvfyjnin+(M+l)*dVvfy。對(duì)其他字線WLO、WLl、WL3?WL15等供給電壓Vread。
[0167]例如，情況4表示子塊SubB_B的與字線WL8連接的存儲(chǔ)單元的寫入。在該情況下，由于子塊被寫入(標(biāo)志數(shù)據(jù)為“0”)，因此字線WL8的校驗(yàn)電平的初始值設(shè)定為Vvfy_min。對(duì)其他字線WLO?WL7、WL9?WL15等供給電壓Vread。另外，子塊
標(biāo)志數(shù)據(jù)表示從“O”寫入為“I”。
[0168]例如，情況5表示在子塊SubB_B被進(jìn)行了寫入的狀態(tài)(標(biāo)志數(shù)據(jù)為“I”)下，對(duì)與字線WLlO連接的存儲(chǔ)單元進(jìn)行寫入的情況。在該情況下，由于子塊SubB_A未被進(jìn)行寫入(標(biāo)志數(shù)據(jù)為“O”)，因此字線WL8的校驗(yàn)電平的初始值設(shè)定為Vvfy_min+dv。對(duì)其他字線WLO?WL9、WLll?WLl5等供給電壓Vread。
[0169]例如，情況6表示在子塊SubB_A被進(jìn)行了寫入的狀態(tài)(標(biāo)志數(shù)據(jù)為“I”)下，對(duì)子塊SubB_B的與字線WL8連接的存儲(chǔ)單元進(jìn)行寫入的情況。在該情況下，由于子塊SubB_A被進(jìn)行了寫入，因此校驗(yàn)電平的初始值設(shè)定為Vvf y_min+M*dVvf y (在圖13中，表示為dVvfy=dv)。對(duì)其他字線WLO?WL7、WL9?WL15等供給電壓Vread。另外，子塊SubB_B的標(biāo)志數(shù)據(jù)表示從“O”寫入為“ I”。
[0170]例如，情況7表示在子塊SubB_A及SubB_B的兩方都被進(jìn)行了寫入的狀態(tài)(兩標(biāo)志數(shù)據(jù)為“I”)下，對(duì)子塊與字線WLlO連接的存儲(chǔ)單元進(jìn)行寫入的情況。在該情況下，由于子塊SubB_A被進(jìn)行了寫入，因此校驗(yàn)電平的初始值設(shè)定為Vvfy_min+(M+l)*dVvfy (在圖 13 中，表示為 dVvfy=dv)。對(duì)其他字線 WLO ?WL9、WL11 ?WL15 等供給電壓Vread。
[0171]根據(jù)上述第I實(shí)施方式，是在行方向排列的多個(gè)存儲(chǔ)單位MU (存儲(chǔ)串MS)分割為多個(gè)子塊SubB_A、SubB_B并按每子塊來擦除數(shù)據(jù)的非易失性半導(dǎo)體存儲(chǔ)裝置，在數(shù)據(jù)寫入時(shí)，判別不包含選擇字線的非選擇的子塊的標(biāo)志數(shù)據(jù)，在非選擇的子塊被進(jìn)行了寫入的情況和未被進(jìn)行寫入的情況下，改變對(duì)選擇字線供給的校驗(yàn)電平。即，將非選擇子塊被進(jìn)行了寫入的情況下的校驗(yàn)電平設(shè)定得比非選擇子塊未被進(jìn)行寫入的情況下的校驗(yàn)電平高。因而，即使在存儲(chǔ)單位MU內(nèi)的子塊的數(shù)據(jù)被擦除了的情況下，也能夠防止存儲(chǔ)單元的閾值電壓的分布范圍變廣。
[0172]另外，在上述實(shí)施方式中，校驗(yàn)電平的控制由控制電路15進(jìn)行，但是并不限于此，也可以由外部的控制器進(jìn)行。
[0173]另外，第I實(shí)施方式說明了存儲(chǔ)單位MU (存儲(chǔ)串MS)分割為2個(gè)子塊的情況，但是如上所述，即使在存儲(chǔ)單位MU分割為4個(gè)或8個(gè)的情況下，通過讀出非選擇的子塊的標(biāo)志數(shù)據(jù)，判別非選擇的子塊是否被進(jìn)行寫入，設(shè)定選擇字線的校驗(yàn)電平，也可以獲得與第I實(shí)施方式同樣的效果。
[0174](第2實(shí)施方式)
[0175]圖14表示第2實(shí)施方式，是表示E、A、B、C的各狀態(tài)的閾值電壓分布與電壓Vread的關(guān)系的圖。
[0176]如前所述，在編排校驗(yàn)工作中，即使在對(duì)非選擇的存儲(chǔ)單元所連接的字線供給電壓Vread且存儲(chǔ)單元設(shè)定為狀態(tài)C的閾值電壓的情況下，也將單元設(shè)定為導(dǎo)通。
[0177]若將相對(duì)于電壓Vread的狀態(tài)E、A、B、C的導(dǎo)通余量相對(duì)于擦除分布E設(shè)為Vovd(e)，相對(duì)于A狀態(tài)設(shè)為Vovd(a)，相對(duì)于B狀態(tài)設(shè)為Vovd(b)，相對(duì)于C狀態(tài)設(shè)為Vovd (C)，則如圖14所示。
[0178]若以從源側(cè)的存儲(chǔ)單元按照順序進(jìn)行寫入作為基本順序，則在某選擇單元進(jìn)行寫入校驗(yàn)時(shí)，從選擇單元向位線側(cè)的非選擇單元施加的Vread的導(dǎo)通余量成為Vovd(e)。
[0179]另一方面，在讀出工作中，相對(duì)于Vread的導(dǎo)通余量依寫入的數(shù)據(jù)，成為Vovd(e)?Vovd(c)。若導(dǎo)通余量為Vovd(C)的存儲(chǔ)單元包含多個(gè),貝U與寫入校驗(yàn)的情況相t匕，成為在存儲(chǔ)串內(nèi)的非選擇單元中難以流動(dòng)單元電流的狀態(tài)，單元電流相對(duì)地減小，前述的后圖案噪音變大。
[0180]反之，若導(dǎo)通余量為Vovd(e)的存儲(chǔ)單元包含多個(gè)，則維持與寫入校驗(yàn)時(shí)同樣的狀態(tài)，單元電流的變化變小，后圖案噪音變小。
[0181]這里，若使寫入校驗(yàn)時(shí)的Vread降低到圖14所示電壓Vcv (例如Vovd(b)〈Vcv〈Vovd(C)),則非選擇單元部的導(dǎo)通余量成為Vovd(vfy),變得能夠設(shè)定成為讀出工作時(shí)的導(dǎo)通余量的Vovd(e)?Vovd(C)的中間狀態(tài)。這意味著后圖案噪音可成為正也可成為負(fù)。
[0182]第2實(shí)施方式是使用電壓Vread (第I讀出通過電壓)和比其低的電壓Vcv (第2讀出通過電壓)控制寫入校驗(yàn)的例子。
[0183]在從擦除狀態(tài)對(duì)字線WLO進(jìn)行寫入的情況下，在字線WLO所不屬于的子塊SubB_B為擦除狀態(tài)時(shí)，能夠?qū)ψ志€WLO以外的例如字線WL2?WL15施加比電壓Vread低的讀出通過電壓Vcv。
[0184]這里,讀出通過電壓Vcv在圖14中設(shè)為處于Vovd(vfy) N Vovd(c)這樣的關(guān)系的電壓。在該情況下，在校驗(yàn)讀出工作時(shí)，被施加電壓Vcv的非選擇單元的閾值電壓為擦除狀態(tài)(擦除分布E)。被施加電壓Vcv的單元成為導(dǎo)通狀態(tài)，但是單元電流比施加電壓Vread的情況小。
[0185]另一方面，在讀出工作時(shí)，由于對(duì)非選擇單元施加電壓Vread，因此在被寫入為狀態(tài)C的閾值電壓的單元中流動(dòng)與校驗(yàn)時(shí)同程度的單元電流，但是，在被寫入為狀態(tài)E?B的閾值電壓的單元中流動(dòng)比成為導(dǎo)通狀態(tài)的校驗(yàn)讀出時(shí)相對(duì)大的電流。從而，通常，若有成為狀態(tài)E?C的任一個(gè)的閾值電壓即隨機(jī)閾值電壓的傾向，則若使用上述那樣的電壓Vcv進(jìn)行寫入，則后圖案噪音的閾值電壓分布向低電位側(cè)移動(dòng)。
[0186]參照?qǐng)D15A?15J、圖16、圖17，說明第2實(shí)施方式的工作。另外，在圖16、圖17中，對(duì)與圖11、圖12相同的部分附加同一符號(hào)，并省略詳細(xì)的說明。
[0187]圖15A?15J表示進(jìn)行第2實(shí)施方式涉及的寫入、擦除工作時(shí)的閾值電壓分布，代表性地表示由屬于子塊SubB_A的字線WLO和字線WL7控制的存儲(chǔ)單元的閾值電壓分布和由屬于子塊SubB_B的字線WL8和WL15控制的存儲(chǔ)單元的閾值電壓分布。
[0188](子塊SubB_A的編排工作)
[0189]圖15A表示子塊SubB_A、SubB_B都被進(jìn)行擦除后的狀態(tài)，各存儲(chǔ)單元的閾值電壓成為擦除電平即狀態(tài)E。
[0190]在從該狀態(tài)對(duì)與屬于子塊SubB_A的字線WLO連接的存儲(chǔ)單元寫入數(shù)據(jù)的情況下(STll)，執(zhí)行用于設(shè)置標(biāo)志數(shù)據(jù)的處理(ST12)。
[0191]接著，從與字線WL8連接的標(biāo)志單元FLC讀出標(biāo)志數(shù)據(jù)(ST13)，判別子塊SubB_B是否被進(jìn)行了擦除(ST31)。
[0192]在該判別的結(jié)果為子塊SubB_B被進(jìn)行了擦除的情況下，對(duì)與所選擇的字線WLO連接的存儲(chǔ)單元寫入數(shù)據(jù)，對(duì)標(biāo)志單元FLC寫入標(biāo)志數(shù)據(jù)，接著進(jìn)行寫入校驗(yàn)(ST32)。在該字線WLO的寫入校驗(yàn)中，對(duì)字線WLO供給校驗(yàn)電壓Vvfy，對(duì)字線WLl供給例如電壓Vread，對(duì)擦除狀態(tài)的字線WL2?WL15供給電壓Vcv。
[0193]圖15B表示選擇字線WLO進(jìn)行寫入及寫入校驗(yàn)后的閾值電壓。在寫入校驗(yàn)中，對(duì)與選擇字線WLO距離預(yù)定條數(shù)例如2條的非選擇字線WL2到字線WL15施加電壓Vcv。
[0194]這樣，子塊SubB_A內(nèi)的字線WLl及以后的字線被依次進(jìn)行寫入。此時(shí)，在選擇字線為WLn的情況下，在寫入校驗(yàn)中，對(duì)字線WLn+2?WL15供給電壓Vcv，對(duì)字線WLn+Ι供給電壓Vread。
[0195]圖15C表示從字線WLO的寫入到字線WL7為止進(jìn)行寫入后的閾值電壓。字線WL7的閾值電壓分布由于是剛剛寫入后的閾值電壓分布，因此閾值電壓分布存在于比作為目標(biāo)的校驗(yàn)電平AV高的一側(cè)。
[0196]另一方面，字線WLO的閾值電壓分布通過字線WLl到字線WL7的寫入，成為閾值電壓從字線WLO的剛寫入后的閾值電壓分布稍微偏離了的狀態(tài)。即，在將非選擇字線設(shè)定為電壓Vcv的情況下，閾值電壓分布如圖15C虛線所示，向比剛寫入后的閾值電壓分布低的一側(cè)擴(kuò)展。在該說明中，在將由一個(gè)子塊量(8條字線)的寫入工作引起的閾值電壓的移動(dòng)量定義為I.Vtw的情況下，字線WLO的閾值電壓的移動(dòng)量成為I.Vtw。[0197]另外，在上述步驟ST14中，在子塊SubB_B未被擦除的情況下，控制轉(zhuǎn)移到步驟ST33。步驟ST33的工作將后面描述。
[0198](子塊SubB_B的編排工作)
[0199]接著，在圖17所示步驟ST21中，在判斷為對(duì)子塊SubB_B的與字線WL8連接的存儲(chǔ)單元寫入數(shù)據(jù)的情況下(ST21)，執(zhí)行用于設(shè)置標(biāo)志數(shù)據(jù)的處理(ST22)。
[0200]接著，從與字線WLO連接的標(biāo)志單元FLC讀出標(biāo)志數(shù)據(jù)(ST23)，判別子塊SubB_A是否被進(jìn)行了擦除(ST41)。
[0201]該判別的結(jié)果為已經(jīng)對(duì)子塊SubB_A寫入了數(shù)據(jù)，因此對(duì)與所選擇的字線WLO連接的存儲(chǔ)單元寫入數(shù)據(jù)，接著進(jìn)行寫入校驗(yàn)(ST43)。在該字線WL8的寫入校驗(yàn)中，對(duì)字線WL8供給校驗(yàn)電壓Vvfy，對(duì)字線WL9、WL0?WL7供給例如電壓Vread，對(duì)擦除狀態(tài)的字線WLlO?WL15供給電壓Vcv。
[0202]這樣，子塊SubB_B內(nèi)的字線WL9及以后的字線被依次進(jìn)行寫入。此時(shí)，在選擇字線為WLn的情況下，在寫入校驗(yàn)中，對(duì)字線WLn+2?WL15供給電壓Vcv，對(duì)字線WLn+l、WL0?WL7供給電壓Vread。
[0203]圖1?表示對(duì)屬于子塊條字線WL8?WL15進(jìn)行了寫入后的閾值電壓。在該情況下，字線WLO的閾值電壓分布向比圖15C的狀態(tài)更低的一側(cè)擴(kuò)展。該情況下的移動(dòng)量成為2.Vtw0
[0204]圖15E表示擦除了子塊的閾值電壓。這里，屬于子塊SubB_B的字線WL8?WL15的閾值電壓分布全體向低的一側(cè)移動(dòng)1.Vtw左右。此時(shí)，字線WL8的閾值電壓分布的最低部分在擦除的前后降低IVtw左右。但是，該閾值電壓分布的位置能夠期待處于與圖1?所示字線WLO的閾值電壓分布的最低部分同程度的位置。這是因?yàn)?，字線WL8的閾值電壓分布在子塊SubB_A的寫入后寫入，與字線WLO的閾值電壓分布的位置有I.Vtw左右的差異。
[0205](子塊SubB_A的編排工作:ST33)
[0206]如上所述，在對(duì)子塊SubB_A進(jìn)行了擦除后再次對(duì)與字線WLO連接的存儲(chǔ)單元寫入數(shù)據(jù)的情況下，如上所述執(zhí)行圖16所示步驟STll到ST13，在步驟ST31中，判別子塊SubB_B是否被擦除。
[0207]該判別的結(jié)果為子塊SubB_B未被擦除，因此控制轉(zhuǎn)移到步驟ST33，執(zhí)行字線WLO的寫入及寫入校驗(yàn)。在該寫入校驗(yàn)中，對(duì)字線WLO供給校驗(yàn)電壓Vvfy，對(duì)字線WL1、WL8?WL15供給電壓Vread，對(duì)字線WL2?WL7供給電壓Vcv。
[0208]圖15F表示對(duì)子塊SubB_A的字線WLO再次進(jìn)行了寫入工作的情況。在該情況下，所選擇的子塊SubB_A內(nèi)的非選擇字線中，與選擇字線距離例如2條的字線WL2?WL7是擦除狀態(tài)，因此被施加電壓Vcv。
[0209]然后，對(duì)子塊與字線WLl?WL7連接的存儲(chǔ)單元寫入數(shù)據(jù)。在該情況下，若將選擇字線設(shè)為WLn，則對(duì)字線WLn+2?WL7供給電壓Vcv，對(duì)字線Wln+1、WL8?WL15供給電壓Vread。
[0210]圖15G是對(duì)子塊SubB_A的全部字線進(jìn)行了寫入后的閾值電壓。這里，在字線WLO的閾值電壓分布中，在進(jìn)行了字線WLO的寫入后對(duì)字線WLl?WL7進(jìn)行到狀態(tài)E?C的閾值電壓的平均寫入的情況下，在字線WLO中，觀察到閾值電壓分布降低的傾向。在假設(shè)對(duì)同一存儲(chǔ)串的字線WLl?WL7的全部寫入成為狀態(tài)C的閾值電壓那樣的數(shù)據(jù)的情況下，保持剛剛寫入后的閾值電壓分布。
[0211]另一方面，在子塊SubB_B的閾值電壓分布中，字線WL8的閾值電壓分布的最低部分在子塊SubB_B內(nèi)的關(guān)注串中，與進(jìn)行了平均數(shù)據(jù)的寫入的情況對(duì)應(yīng)。在未對(duì)子塊SubB_A進(jìn)行平均數(shù)據(jù)的寫入的情況下，即在成為幾乎保持擦除狀態(tài)原狀的數(shù)據(jù)寫入的情況下，字線WL8的閾值電壓分布的最低部分保持該位置，反之，在對(duì)SubB_A有平均數(shù)據(jù)的寫入的情況下，觀察到I.Vtw左右的閾值電壓分布的上升。
[0212]以上，通過這樣的控制方法，也可以將關(guān)注的寫入狀態(tài)的閾值電壓分布的幅度控制在8.Vtw左右。
[0213](子塊SubB_B的編排工作:ST42)
[0214]圖15H表示將子塊SubB_A及SubB_B雙方擦除了的狀態(tài)。
[0215]在該狀態(tài)下，在對(duì)子塊SubB_B寫入數(shù)據(jù)的情況下，如上所述那樣執(zhí)行圖17的步驟ST21?ST23，判別子塊SubB_A是否被擦除(ST41)。
[0216]該判別的結(jié)果為子塊SubB_A被擦除，因此控制轉(zhuǎn)移到步驟ST42，從字線WL8執(zhí)行子塊SubB_B的寫入及寫入校驗(yàn)(ST42)。在該寫入校驗(yàn)中，對(duì)字線WL8供給校驗(yàn)電壓Vvfy，對(duì)字線WL9供給電壓Vread，對(duì)WLlO?WL15、字線WLO?WL7供給電壓Vcv。
[0217]接著，執(zhí)行字線WL9?WL15的寫入及寫入校驗(yàn)。此時(shí)，若將選擇字線設(shè)為WLn，則對(duì)字線WLn+Ι供給電壓Vread，對(duì)字線WLn+2?WL15、WLO?WL7供給電壓Vcv。
[0218]圖151表示對(duì)子塊SubB_B的字線WL8?WL15再次進(jìn)行了寫入工作的情況。在該情況下，非選擇的子塊SubB_A內(nèi)的非選擇字線WLO?WL7是擦除狀態(tài)，因此被施加電壓Vcv0
[0219](子塊SubB_A的編排工作:ST33)
[0220]然后，按照上述步驟ST33，對(duì)子塊SubB_A的與字線WLl?WL7連接的存儲(chǔ)單元寫入數(shù)據(jù)。
[0221]圖15J表示字線WLO?WL7被進(jìn)行了寫入的狀態(tài)。
[0222]圖18匯總了上述工作，表示按照標(biāo)志數(shù)據(jù)的校驗(yàn)電平。
[0223]例如，情況(Case) O表示子塊SubB_A的與字線WLO連接的存儲(chǔ)單元的寫入。在該情況下，由于標(biāo)志數(shù)據(jù)為“O”且子塊SubB_B未被進(jìn)行寫入，因此對(duì)字線WLO施加的校驗(yàn)電平設(shè)定為Vvfy。對(duì)字線WLl供給電壓Vread，對(duì)字線WL2?WL15供給電壓Vcv。另外，子塊SubB_A的標(biāo)志數(shù)據(jù)表示從“O”寫入為“I”。
[0224]例如，情況I表示子塊SubB_A的與字線WLl連接的存儲(chǔ)單元的寫入。在該情況下，子塊SubB_A的標(biāo)志數(shù)據(jù)被寫入為“1”，子塊標(biāo)志數(shù)據(jù)未被寫入。字線WLl的校驗(yàn)電平設(shè)定為Vvfy，對(duì)字線WLO、WL2供給電壓Vread，對(duì)字線WL3?WL7、WL8?WL15供給電壓Vcv。
[0225]例如，情況2表示子塊SubB_A的與字線WLl連接的存儲(chǔ)單元的寫入。在該情況下，兩標(biāo)志數(shù)據(jù)為“1”，且子塊SubB_A&SubB_B雙方被進(jìn)行了寫入。字線WLl的校驗(yàn)電平設(shè)定為Vvfy，對(duì)字線WL0、WL2、字線WL8?WL15供給電壓Vread，對(duì)字線WL3?WL7供給電壓 Vcv。
[0226]例如，情況3表示子塊SubB_B的與字線WL8連接的存儲(chǔ)單元的寫入。在該情況下，標(biāo)志數(shù)據(jù)為“O”，且子塊被進(jìn)行寫入。字線WL8的校驗(yàn)電平設(shè)定為Vvfy，對(duì)字線WL9供給電壓Vread，對(duì)字線WLO?WL7、WL10?WL15供給電壓Vcv。另外，子塊SubB_B的標(biāo)志數(shù)據(jù)表示從“O”寫入為“ I”。
[0227]例如，情況4表示子塊SubB_B的與字線WL9連接的存儲(chǔ)單元的寫入。情況4是在子塊SubB_B被進(jìn)行了寫入的狀態(tài)(標(biāo)志數(shù)據(jù)為“I”)下，子塊SubB_A未被進(jìn)行寫入的狀態(tài)(標(biāo)志數(shù)據(jù)為“O”)。字線WL9的校驗(yàn)電平設(shè)定為Vvfy，對(duì)字線WL8、WL10供給電壓Vread，對(duì)字線WLO?WL7、WLll?WL15供給電壓Vcv。
[0228]例如，情況5表示子塊SubB_B的與字線WL9連接的存儲(chǔ)單元的寫入。在該情況下，兩標(biāo)志數(shù)據(jù)為“ I ”，且子塊SubB_A及SubB_B雙方被進(jìn)行了寫入。字線WL9的校驗(yàn)電平設(shè)定為Vvfy，對(duì)字線WLO?WL8供給電壓Vread，對(duì)字線WLll?WL15供給Vcv。
[0229]根據(jù)上述第2實(shí)施方式，在數(shù)據(jù)寫入時(shí)，通過對(duì)所選擇的子塊內(nèi)的非選擇字線及非選擇子塊的擦除狀態(tài)的存儲(chǔ)單元所連接的字線施加比電壓Vread低的電壓Vcv,能夠抑制閾值電壓分布的上升方向的移動(dòng)量。因而，能夠?qū)㈤撝惦妷悍植伎刂圃诶? *Vtw的范圍，可以使閾值電壓分布的幅度變窄。
[0230]具體地，在圖6A至圖6G所示的例子中，在對(duì)于剛剛寫入后的閾值電壓分布對(duì)存儲(chǔ)串內(nèi)的全部儲(chǔ)單元進(jìn)行了寫入的情況下，如圖6D所示，字線WLO的閾值電壓上升2 *Vtw左右，另外，字線WL7、WL8的閾值電壓上升I *Vtw，字線WL15的閾值電壓不變化。然后，若將子塊擦除，則字線WL8?WL15的閾值電壓分布降低I *Vtw左右。其結(jié)果，閾值電壓分布擴(kuò)展3.Vtw左右。
[0231 ] 相對(duì)于此，在第2實(shí)施方式的情況下，如圖MD所示，在對(duì)存儲(chǔ)串內(nèi)的全部存儲(chǔ)單元進(jìn)行了寫入的情況下，字線WLO的閾值電壓有可能降低2.Vtw左右，字線WL7、WL8的閾值電壓有可能降低I *Vtw，字線WL15的閾值電壓不變化。但是，字線WLO?WL15的閾值電壓分布的變動(dòng)一致為2.Vtw的閾值電壓的范圍。因而，在此后將子塊SubB_A擦除了的情況下，字線WL8?WL15的閾值電壓降低I *Vtw左右，但是閾值電壓分布的變動(dòng)的范圍與上述的2.Vtw重疊，分布的擴(kuò)展受到限制。
[0232](第3實(shí)施方式)
[0233]圖19表示第3實(shí)施方式，表示不具備圖1所示標(biāo)志寄存器20的情況下的結(jié)構(gòu)圖。在圖19中，對(duì)與圖1相同的部分附加同一符號(hào)。
[0234]第1、第2實(shí)施方式在配置于子塊內(nèi)的標(biāo)志單元存儲(chǔ)子塊的狀態(tài)，基于標(biāo)志單元的信息，在芯片上控制預(yù)定的工作。但是，為了在芯片上控制上述的工作，對(duì)標(biāo)志單元的信息要求非常高的可靠性。
[0235]因而，與在芯片上保存標(biāo)志信息相比，考慮更期望由外部的控制器進(jìn)行上述工作控制。在該情況下，在外部的控制器選擇某子塊而進(jìn)行寫入工作的情況下，考慮同一塊內(nèi)的其他子塊的狀態(tài)，發(fā)布命令或者設(shè)定參數(shù)，使得能夠進(jìn)行第1、第2實(shí)施方式所示的工作切換。
[0236]在該情況下，在第I實(shí)施方式中，能夠跳過圖11所示步驟STll?ST13、圖12所示步驟ST21?ST23的處理。另外，在第2實(shí)施方式中，能夠跳過圖16所示步驟STll?ST13、圖17所示步驟ST21?ST23的處理。
[0237]另外，本發(fā)明不限定于上述各實(shí)施方式不變，在實(shí)施階段，在不脫離其主旨的范圍內(nèi)能夠?qū)?gòu)成要素變形并具體化。另外，通過適宜組合上述各實(shí)施方式中公開的多個(gè)構(gòu)成要素，能夠形成各種發(fā)明。例如，也可以從實(shí)施方式所示的全部構(gòu)成要素中刪除幾個(gè)構(gòu)成要素。進(jìn)而，也可以適宜組合跨不同實(shí)施方式的構(gòu)成要素。
【權(quán)利要求】
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備: 存儲(chǔ)單元陣列，其具有包含與字線連接的多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)串，上述多個(gè)存儲(chǔ)串分為多個(gè)子塊，能夠按每子塊擦除數(shù)據(jù)； 控制部，其在數(shù)據(jù)的寫入時(shí)，在非選擇的子塊被寫入的情況下與未被寫入的情況下，改變對(duì)所選擇的子塊中包含的選擇字線供給的校驗(yàn)電平；以及 標(biāo)志單元，其分別設(shè)置于上述多個(gè)子塊，存儲(chǔ)表示上述子塊是否被寫入了的標(biāo)志數(shù)據(jù)， 上述控制部在上述非選擇的子塊的標(biāo)志單元中存儲(chǔ)的標(biāo)志數(shù)據(jù)表示寫入的情況下，將對(duì)與上述選擇存儲(chǔ)單元連接的字線供給的校驗(yàn)電平設(shè)定得比在上述非選擇的子塊未被寫入的情況下對(duì)與上述選擇存儲(chǔ)單元連接的字線供給的校驗(yàn)電平高。
2.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備: 存儲(chǔ)單元陣列，其具有包含與字線連接的多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)串，上述多個(gè)存儲(chǔ)串分為多個(gè)子塊，能夠按每子塊擦除數(shù)據(jù)；以及 控制部，其在數(shù)據(jù)的寫入時(shí)，在非選擇的子塊被寫入的情況下與未被寫入的情況下，改變對(duì)所選擇的子塊中包含的選擇字線供給的校驗(yàn)電平。
3.權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，還具備: 標(biāo)志單元，其分別設(shè)置于上述多個(gè)子塊，存儲(chǔ)表示上述子塊是否被寫入了的標(biāo)志數(shù)據(jù)。
4.權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制部在上述非選擇的子塊的標(biāo)志單元中存儲(chǔ)的標(biāo)志數(shù)據(jù)表示寫入的情況下，將對(duì)與上述選擇存儲(chǔ)單元連接的字線供給的校驗(yàn)電平設(shè)定得比在上述非選擇的子塊未被寫入的情況下對(duì)與上述選擇存儲(chǔ)單元連接的字線供給的校驗(yàn)電平高。
5.權(quán)利要求1或4所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制部在數(shù)據(jù)的寫入時(shí)，對(duì)上述所選擇的子塊的源側(cè)的第I字線施加第I校驗(yàn)電平，對(duì)比上述第I字線靠漏側(cè)的第2字線施加比上述第I校驗(yàn)電平高的第2校驗(yàn)電平。
6.權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制部在上述非選擇的子塊被寫入的情況下，對(duì)上述所選擇的子塊的源側(cè)的第3字線施加第3校驗(yàn)電平，對(duì)比上述第3字線靠漏側(cè)的第4字線施加比第2校驗(yàn)電平高的第4校驗(yàn)電平，上述第3校驗(yàn)電平比上述第2校驗(yàn)電平高。
7.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備: 存儲(chǔ)單元陣列，其具有包含與字線連接的多個(gè)存儲(chǔ)單元的多個(gè)存儲(chǔ)串，上述多個(gè)存儲(chǔ)串分為多個(gè)子塊，能夠按每子塊擦除數(shù)據(jù)；以及 控制部，其在寫入校驗(yàn)工作中，在對(duì)非選擇的子塊寫入了的情況下，對(duì)上述非選擇的子塊內(nèi)的字線施加第I讀出通過電壓，在對(duì)非選擇的子塊未寫入的情況下，對(duì)上述非選擇的子塊內(nèi)的字線施加比第I讀出通過電壓低的第2讀出通過電壓。
8.權(quán)利要求7所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述存儲(chǔ)串包含m條字線，上述多個(gè)子塊分別還具有存儲(chǔ)表示上述子塊是否被寫入了的標(biāo)志數(shù)據(jù)的標(biāo)志單元，其中m是自然數(shù)。
9.權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制部在寫入校驗(yàn)時(shí)，判別非選擇的子塊的標(biāo)志單元中存儲(chǔ)的標(biāo)志數(shù)據(jù)，在非選擇的子塊為擦除狀態(tài)的情況下，在選擇字線為WLn的情況下，對(duì)字線WLn+Ι供給上述第I讀出通過電壓 ，對(duì)字線WLn+2~WLm供給上述第2讀出通過電壓，其中η是自然數(shù)且n〈m。
【文檔編號(hào)】G11C16/06GK104021815SQ201310346957
【公開日】2014年9月3日 申請(qǐng)日期:2013年8月9日 優(yōu)先權(quán)日:2013年3月1日
【發(fā)明者】細(xì)野浩司, 常盤直哉 申請(qǐng)人:株式會(huì)社 東芝