專利名稱：非易失性半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
實施方式涉及非易失性半導(dǎo)體存儲裝置。
背景技術(shù)：
對作為非易失性半導(dǎo)體存儲裝置之一的閃存的數(shù)據(jù)寫入通常通過反復(fù)包括編程工作和校驗工作的寫入循環(huán)實現(xiàn)。其中在編程工作中，在NAND型閃存的情況下，對連接于選擇存儲單元的字線施加按每個寫入循環(huán)升高的編程電壓，并且對其他的至少一條字線施加使非選擇存儲單元接通的程度的通過電壓。 但是，在這種情況下，非選擇存儲單元的控制柵與溝道的電位差會變大，其結(jié)果，有可能對連接于非選擇位線的非選擇存儲單元進(jìn)行誤寫入。進(jìn)而，近年來，非易失性半導(dǎo)體存儲裝置中，伴隨其精細(xì)化，單元間干涉效應(yīng)增大，存儲單元的閾值分布擴(kuò)展。另外，由于通過非易失性半導(dǎo)體存儲裝置的精細(xì)化使得存儲單元的耐壓有所下降，所以編程電壓的上限下降，難以得到高電壓的閾值分布。特別是在希望使I個存儲單元存儲多位的情況下，在變窄的閾值范圍中，必須作成多個要擴(kuò)展的傾向的閾值分布，所以寫入的困難度增大。因而，閾值分布變窄成為問題。

發(fā)明內(nèi)容
本發(fā)明的實施方式提供抑制了存儲單元的閾值分布的擴(kuò)大的非易失性半導(dǎo)體存儲裝置。實施方式所涉及的非易失性半導(dǎo)體存儲裝置具備:單元陣列，其具有:相互交叉的位線及源線；使多個存儲單元串聯(lián)連接而成的單元串，所述存儲單元包括配置于前述位線及源線間且具有控制柵及電荷蓄積層的晶體管；以及連接于前述單元串的各存儲單元的控制柵的字線；以及數(shù)據(jù)寫入部，其在數(shù)據(jù)寫入時，反復(fù)執(zhí)行寫入循環(huán)，所述寫入循環(huán)包括對選擇的前述字線施加編程電壓并且對其他的非選擇的前述字線施加通過電壓的編程工作；其中，在將第η次寫入循環(huán)中使用的前述通過電壓與第η+1次寫入循環(huán)中使用的前述通過電壓的差表示為Λ Vn的情況下，在L〈M成立的情況下，前述數(shù)據(jù)寫入部使用成為AV(L-1) < AVL, AVL ^ AV (M-1)且AV (M-1)〈 Λ VM的前述通過電壓執(zhí)行前述寫入循環(huán)，其中L及M為整數(shù)。實施方式所涉及的另一非易失性半導(dǎo)體存儲裝置具備:存儲單元陣列，其具有:使多個具有控制柵及電荷蓄積層的存儲單元串聯(lián)連接而成的單元串；以及在第I方向?qū)⑶笆鰡卧母鞔鎯卧目刂茤殴餐B接的多條字線；以及數(shù)據(jù)寫入部，其在數(shù)據(jù)寫入時，反復(fù)執(zhí)行編程工作；其中，在將前述多條字線之中的選擇的字線設(shè)為選擇字線，將與前述選擇字線相鄰的字線分別設(shè)為第I相鄰字線、第2相鄰字線，將前述選擇字線、前述第I相鄰字線、前述第2相鄰字線以外的任一字線設(shè)為第I非選擇字線的情況下，前述數(shù)據(jù)寫入部，在編程工作時，對前述選擇字線施加編程電壓，對前述第I相鄰字線及第2相鄰字線的至少一方施加第I通過電壓，對第1非選擇字線施加第2通過電壓，在將第η次前述寫入循環(huán)中使用的前述第I通過電壓與第n+1次前述寫入循環(huán)中使用的前述第1通過電壓的差表示為ΔVn的情況下，在L〈M成立的情況下，前述第I通過電壓使ΔV (L-1) < ΔVL, ΔVL ≤ΔV(M-1)且ΔV (M-1)〈 ΔVM成立，其中L及M為整數(shù)，前述第2通過電壓是比前述第1通過電壓的最低值高的電壓。實施方式所涉及的另一非易失性半導(dǎo)體存儲裝置具備:存儲單元陣列，其具有多個存儲單元以及用于控制前述存儲單元的多條字線及多條位線；以及數(shù)據(jù)寫入部，其對前述多條字線之中的第I字線施加I次以上的編程電壓，在連接于前述第I字線的前述存儲單元內(nèi)寫入數(shù)據(jù)，在連接于前述第I字線的存儲單元內(nèi)寫入了前述數(shù)據(jù)后，對前述第I字線施加I次以上的追加電壓；其中，前述數(shù)據(jù)寫入部，在對連接于前述第I字線的存儲單元的寫入后進(jìn)行對前述多條字線之中與前述第I字線不同的第2字線的寫入的情況下，在連接于前述第2字線的前述存儲單元內(nèi)寫入了數(shù)據(jù)后，將前述多條位線設(shè)定為非選擇位線或選擇位線，對前述第2字線施加前述追加電壓。根據(jù)本發(fā)明的實施方式，能夠提供抑制了存儲單元的閾值分布的擴(kuò)大的非易失性半導(dǎo)體存儲裝置。


圖1是第I實施方式涉及的非易失性半導(dǎo)體存儲裝置的框圖的一例。圖2是相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的存儲單元陣列的電路圖的一例。圖3是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的存儲單元組的閾值分布的轉(zhuǎn)變的狀況的圖的一例。圖4是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。圖5是表示相對于相同實施方式的比較例涉及的非易失性半導(dǎo)體存儲裝置的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖6是表示相同比較例涉及的非易失性半導(dǎo)體存儲裝置的寫入序列后的存儲單元組的閾值分布的圖的一例。圖7是表示相對于相同實施方式的其他比較例涉及的非易失性半導(dǎo)體存儲裝置的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖8是說明相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的原理的圖的一例。圖9是相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖10是相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖11是相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖12是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖13是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的通過電壓的曲線圖的一例。圖14是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖15是對相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作說明效果的圖的一例。圖16是對相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作說明效果的圖的一例。圖17是對相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作說明效果的圖的一例。圖18是表示第2實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖19是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的通過電壓的曲線圖的一例。圖20是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的通過電壓的曲線圖的一例。圖21是表示第3實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖22是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的通過電壓的曲線圖的一例。圖23是表示第4實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖24是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的通過電壓的曲線圖的一例。圖25是相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖26是表示第5實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的圖的一例。圖27是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的圖的一例。圖28是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的圖的一例。
圖29是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的判定條件的圖的一例。圖30是表示第6實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。圖31是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖32是相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖33是相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖34是相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖35是相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖36是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖37是表示第7實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。圖38是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖39是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時對字線施加的電壓的狀況的圖的一例。圖40是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖41是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖42是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。圖43是表示第8實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。圖44是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖45是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖46是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。圖47表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。圖48是表示第9實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。圖49是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。圖50是表示第10實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。圖51是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。圖52是第11實施方式的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖53是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)/追加電壓的施加次數(shù)與編程電壓/追加電壓的關(guān)系的曲線圖的一例。圖54 圖57是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的存儲單元的閾值分布的曲線圖的一例。圖58是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的追加電壓施加次數(shù)與閾值分布寬度的關(guān)系的曲線圖的一例。圖59是表示第12實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的流程圖的一例。圖60是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)/追加電壓的施加次數(shù)與編程電壓/追加電壓的關(guān)系的曲線圖的一例。圖61及圖62是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的存儲單元的閾值分布的曲線圖的一例。圖63是表示相同實施方式涉及的非易失性半導(dǎo)體存儲裝置的追加電壓施加次數(shù)與閾值分布寬度的關(guān)系的曲線圖的一例。圖64是表示第13實施方式涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)/追加電壓的施加次數(shù)與編程電壓/追加電壓的關(guān)系的曲線圖的一例。圖65是表示第11實施方式的變形例涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)/追加電壓的施加次數(shù)與編程電壓/追加電壓的關(guān)系的曲線圖的一例。圖66是表示第12實施方式的變形例涉及的非易失性半導(dǎo)體存儲裝置的寫入序列時的寫入循環(huán)數(shù)/追加電壓的施加次數(shù)與編程電壓/追加電壓的關(guān)系的曲線圖的一例。
具體實施例方式以下，參照附圖關(guān)于實施方式涉及的非易失性半導(dǎo)體存儲裝置進(jìn)行說明。[第I實施方式]<整體結(jié)構(gòu)>首先，關(guān)于第I實施方式涉及的非易失性半導(dǎo)體存儲裝置的整體結(jié)構(gòu)進(jìn)行說明。圖1是本實施方式涉及的非易失性半導(dǎo)體存儲裝置的框圖的一例。該NAND型閃存具備NAND芯片10、控制該NAND芯片10的控制器11及ROM熔斷器12。構(gòu)成NAND芯片10的存儲單元陣列1，如后所述，通過將多個電荷蓄積層型的存儲單元矩配置為矩陣狀而構(gòu)成。
在存儲單元陣列I的周邊，配置有行解碼器/字線驅(qū)動器2a、列解碼器2b、頁緩沖器3以及包括編程電壓發(fā)生電路8a以及通過電壓發(fā)生電路8b的電壓發(fā)生電路8。這些行解碼器/字線驅(qū)動器2a、列解碼器2b、頁緩沖器3及電壓發(fā)生電路8構(gòu)成數(shù)據(jù)寫入部，對存儲單元陣列I以頁單位進(jìn)行數(shù)據(jù)的寫入或者讀出。行解碼器/字線驅(qū)動器2a驅(qū)動存儲單元陣列I的字線及選擇柵線。頁緩沖器3具備I頁量的讀出放大電路和數(shù)據(jù)保持電路。頁緩沖器3的一頁量的讀出數(shù)據(jù)，通過列解碼器2b被按列依次選擇，經(jīng)由I/O緩沖器9輸出到外部I/O端子。從I/O端子供給的寫入數(shù)據(jù)，通過列解碼器2b選擇并加載到頁緩沖器3。在頁緩沖器3中，加載I頁量的寫入數(shù)據(jù)。行地址信號以及列地址信號經(jīng)由I/O緩沖器9輸入，分別傳送到行解碼器2a和列解碼器2b。行地址寄存器5a，在擦除工作中保存擦除塊地址，在寫入工作和/或讀出工作中保存頁地址。在列地址寄存器5b中，輸入用于寫入工作開始前的寫入數(shù)據(jù)加載的開頭列地址和/或用于讀出工作的開頭列地址。列地址寄存器5b保存輸入的列地址，直到輸入寫入使能/WE和/或讀出使能/RE等。邏輯控制電路6基于芯片使能信號/CE、命令使能信號CLE、地址鎖存使能信號ALE、寫入使能信號/WE、讀出使能信號/RE等控制信號，控制命令和/或地址的輸入、數(shù)據(jù)的輸入輸出。讀出工作和/或?qū)懭牍ぷ饔妹顖?zhí)行。接收命令，序列控制電路7進(jìn)行讀出工作和/或?qū)懭牖虿脸男蛄锌刂?。電壓發(fā)生電路8由控制電路7控制，產(chǎn)生各種工作所需要的電壓?？刂破?1使用ROM熔斷器12中存儲的控制所需要的各種信息，以適合NAND芯片10當(dāng)前的寫入狀態(tài)的條件執(zhí)行數(shù)據(jù)的寫入及讀出的控制。另外，后述的寫入工作的一部分，也可以在NAND芯片10側(cè)進(jìn)行。<存儲單元陣列>接下來，關(guān)于本實施方式涉及的非易失性半導(dǎo)體存儲裝置的存儲單元陣列I進(jìn)行說明。圖2是存儲單元陣列I的電路圖的一例。在圖2的情況下，通過η個(η為自然數(shù))串聯(lián)連接的存儲單元MCO MCn-1和連接于其兩端的選擇柵晶體管SG1、SG2，構(gòu)成NAND串
4。選擇柵晶體管SGl的源連接于源線CELSRC，選擇柵晶體管SG2的漏連接于位線BL(BL0 BLm-1)。存儲單元MCO MCn-1的控制柵分別連接于字線WL (WL0 WLn-1 )，選擇柵晶體管SG1、SG2的柵連接于選擇柵線SL1、SL2。存儲單元MCO MCn-1以及選擇柵晶體管SGl及SG2分別具有在阱上形成的柵絕緣膜、浮置柵(浮置柵是電荷蓄積層的一例)、柵間絕緣膜以及控制柵。但是，關(guān)于選擇柵晶體管SGl及SG2，柵間絕緣膜的中央部分有開口，由此浮置柵與控制柵電連接。沿I條字線WL的多個存儲單元MC的范圍，為作為一并的數(shù)據(jù)讀出及寫入的單位的頁。另外，在字線WL方向排列的多個NAND串4的范圍構(gòu)成作為數(shù)據(jù)的一并擦除的單位的塊BLK。圖2中，在位線BL方向排列共用位線BL的多個塊BLKO BLKl-1而構(gòu)成單元陣列I。字線WL及選擇柵線SL0、SL1通過行解碼器2a驅(qū)動。各位線BL連接于頁緩沖器3的讀出放大電路S/A。在此，關(guān)于這樣的NAND型閃存的存取單位即“頁”進(jìn)行說明。在以下的說明中，所謂“頁”，由于具有不同的2種含義，所以需要注意。
第1，是作為沿I條字線的一并的數(shù)據(jù)存取單位的“頁”。并且，第2，是表示在I個存儲單元中存儲多個位的情況下的存儲數(shù)據(jù)的層級的“頁”，在此情況下，稱為“L (Lower,下級)頁”、“U (Upper，上級)頁”等。<數(shù)據(jù)寫入>首先，在關(guān)于本實施方式的數(shù)據(jù)寫入進(jìn)行說明之前，關(guān)于以下使用的用語預(yù)先進(jìn)行說明。首先，將數(shù)據(jù)寫入時執(zhí)行的一系列的處理稱為“寫入序列”。該寫入序列實際上通過包括使存儲單元的閾值電壓轉(zhuǎn)變的“編程工作”和確認(rèn)存儲單元的閾值電壓的“校驗工作”的“寫入循環(huán)”來執(zhí)行。在各編程工作中，對選擇字線WL施加存儲單元MC的閾值電壓的轉(zhuǎn)變所需要的編程電壓Vpgm，對非選擇字線WL施加存儲單元MC導(dǎo)通的程度的通過電壓Vpass0接下來，關(guān)于本實施方式的寫入序列進(jìn)行說明。圖3是表示使用2位/單元的存儲單元的情況下的寫入序列時的存儲單元組的閾值分布轉(zhuǎn)變的狀況的圖的一例。首先，執(zhí)行數(shù)據(jù)擦除(步驟S101)。這對于塊整體一并地執(zhí)行。結(jié)果，塊內(nèi)的全部存儲單元的閾值電壓Vth成為最低的ER級別。接下來，執(zhí)行L頁寫入(步驟S102)。這基于寫入數(shù)據(jù)的低位位來執(zhí)行。在低位位為“I”的情況下，存儲單元的閾值電壓Vth維持為ER級別。在低位位為“O”的情況下，存儲單元的閾值電壓Vth從ER級別轉(zhuǎn)變?yōu)锳級別與B級別的中間級別且比電壓Vlm高的LM級別。最后，執(zhí)行U頁寫入(步驟S103)。這基于寫入數(shù)據(jù)的高位位來執(zhí)行。如果存儲單元的閾值電壓Vth為ER級別，則在高位數(shù)據(jù)為“I”的情況下，存儲單元的閾值電壓Vth維持ER級別不變。相反，在高位位為“O”的情況下，存儲單元的閾值電壓Vth轉(zhuǎn)變?yōu)楸入妷篤aCVa < Vlm)高的A級別。另一方面，如果存儲單元的閾值電壓Vth為LM級別，則在高位位為“O”的情況下，存儲單元的閾值電壓Vth轉(zhuǎn)變?yōu)楸入妷篤b (Va<Vb)高的B級別。相反，在高位位為“ I ”的情況下，存儲單元的閾值電壓Vth轉(zhuǎn)變到比電壓Vc (Vb < Vc)高的C級別。以上，對存儲單元的2位數(shù)據(jù)的寫入，通過L頁寫入和U頁寫入這2個階段實現(xiàn)。各頁的寫入，例如通過以下的寫入循環(huán)的反復(fù)來實現(xiàn)。寫入循環(huán)包括使存儲單元MC的閾值電壓Vth轉(zhuǎn)變的編程工作和確認(rèn)存儲單元MC的閾值電壓Vth大于等于校驗電壓的校驗工作。寫入序列的編程工作，通過將存儲單元陣列I設(shè)為圖4所示的偏壓狀態(tài)來實現(xiàn)。另夕卜，圖4所示的例子，表示對連接于字線WLl的存儲單元MCl寫入數(shù)據(jù)的情況。也就是說，在編程工作中，對選擇存儲單元MCl的控制柵(字線WLl)施加存儲單元MC的閾值電壓Vth的轉(zhuǎn)變所需要的編程電壓Vpgm (例如20V左右)，對其以外的存儲單元MC0、MC2、...、MCnl的控制柵分別施加通過電壓Vpass (例如IOV左右)。該通過電壓Vpass無論存儲單元MC的閾值電壓Vth如何都為存儲單元MC0、MC2、...、MCn-1導(dǎo)通的程度的電壓且不被進(jìn)行編程的程度的電壓。另外，對源線CELSRC側(cè)的選擇柵線SLl施加接地電壓Vss (例如0V)，對位線BL側(cè)的選擇柵線SL2施加電源電壓Vcc。對位線BL施加ον。對源線CELSRC施加電源電壓Vcc。另外，對單元阱施加阱電壓Vwell (例如0V)。由此，對存儲單元MCl的柵絕緣膜施加高電壓，電子從單元阱向電荷蓄積層開掘隧道，在電荷蓄積層蓄積電荷。結(jié)果，存儲單元MC的閾值電壓Vth向正電壓側(cè)移位。在此，在以往的非易失性半導(dǎo)體存儲裝置的寫入序列中，關(guān)于編程電壓Vpgm，按每個寫入循環(huán)使其升高，關(guān)于通過電壓Vpass，使其維持為一定來反復(fù)寫入循環(huán)。但是，在這種情況下，隨著寫入序列推進(jìn)，編程電壓Vpgm與通過電壓Vpass的差擴(kuò)大。在此情況下，在連接于選擇字線WL和非選擇位線BL的非選擇存儲單元MC中，控制柵與溝道的電位差增大，有可能發(fā)生誤寫入。因此，作為解決上述問題的方案，考慮以下的寫入序列。圖5是表示相對于第I實施方式的比較例所涉及的非易失性半導(dǎo)體存儲裝置的寫入循環(huán)數(shù)與編程電壓Vpgm及通過電壓Vpass的關(guān)系的一例的曲線圖。在該寫入序列的情況下，按每個寫入循環(huán)不僅使編程電壓Vpgm以一定幅度升高，而且也使通過電壓Vpass以一定幅度升高。由此，編程電壓Vpgm與通過電壓Vpass的差不擴(kuò)大，因此能夠解決連接于選擇字線WL和非選擇位線BL的非選擇存儲單元MC被誤寫入的問題。但是，在這種情況下，對連接于非選擇字線WL及選擇位線BL的非選擇存儲單元MC的控制柵會施加大電壓(通過電壓Vpass)，因此該非選擇存儲單元MC的閾值電壓Vth有可能會變動。特別是，容易變動的低級別的閾值分布、例如A級別的閾值分布如圖6的箭頭al所示會擴(kuò)大這一點成為問題。因此，作為解決該問題的方案，考慮圖7所示的寫入序列。在該寫入序列的情況下，如圖7的箭頭al所示，在將寫入序列的初始的通過電壓Vpass設(shè)定得較低的基礎(chǔ)上，按每個寫入循環(huán)，使通過電壓Vpass以一定幅度升高。由此，能夠解決低級別的閾值分布變動的問題。但是，在此情況下，通過電壓Vpass的初始值越低，會需要越多的寫入循環(huán)，寫入序列的處理時間長期化的可能性大。因此，在第I實施方式所涉及的非易失性半導(dǎo)體存儲裝置中，采用以下的寫入序列。圖8是說明本實施方式所涉及的非易失性半導(dǎo)體存儲裝置的寫入序列的原理的圖的一例。在本實施方式中，如圖8所示，在寫入序列之中的初始階段的寫入循環(huán)、即低級別的閾值電壓Vth的編程期間Pl中，將每個寫入循環(huán)的通過電壓Vpass的升高幅度設(shè)得較小，在高級別的閾值電壓的編程期間P2中，使每個寫入循環(huán)的通過電壓Vpass的升高幅度比編程期間Pl大。在圖8的情況下，在期間P2的結(jié)束處，通過電壓Vpass達(dá)到最大的通過電壓Vpsmax。在此,最大的通過電壓Vpsmax是這樣的通過電壓Vpass,即:若通過電壓Vpass變大到其以上，則非選擇字線WL與溝道的電位差變大，對非選擇存儲單元MC發(fā)生誤寫入的概率變高。因此，若假設(shè)使通過電壓Vpass升高到其以上，則連接于非選擇字線WL及選擇位線BL的非選擇存儲單元MC的閾值電壓Vth會變動。因此，設(shè)定為在比期間P2靠后的寫入循環(huán)中，通過電壓Vpass不升高。由此，與圖5所示的比較例相比較，在期間Pl，能夠抑制有效的編程電壓Vpgm的增力口。另外，能夠防止低級別的閾值電壓Vth的變動，能夠抑制低級別的閾值電壓Vth擴(kuò)大。另外，與圖7所示的比較例相比較，在期間P2中，有效的編程電壓Vpgm變得更高，因此選擇存儲單元MC的閾值電壓Vth容易轉(zhuǎn)變?yōu)樗谕拈撝惦妷篤th，能夠縮短寫入序列的處理時間。接下來，關(guān)于圖8所示的寫入序列的控制方法進(jìn)行說明。圖9是通過寫入循環(huán)次數(shù)控制通過電壓Vpass的升高幅度AVpass的情況下的寫入序列的流程圖的一例。流程圖的工作，例如由序列控制電路7控制。首先，在步驟S201，將寫入循環(huán)數(shù)nl初始化為I。另外，將通過電壓Vpass初始化為初始通過電壓VpassO (初始通過電壓VpassO例如為5V)。接下來，在步驟S202，判斷寫入循環(huán)數(shù)是否為nl < Rnll (Rnll例如為10)。如果為nl < Rnll (S202的“是”)，則在步驟S203，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程工作。另一方面，如果為nl彡Rnll (S202的“否”)，則使處理轉(zhuǎn)移到步驟S207。在此，寫入循環(huán)數(shù)能夠存儲于在NAND芯片10內(nèi)配置的鎖存器中。接下來，在步驟S204，執(zhí)行校驗工作。假設(shè)在該步驟S204中全部的存儲單元都通過了的情況下(S204的“通過”)，結(jié)束工作。另一方面，在一部分存儲單元沒有通過的情況下(S204的“失敗”)，在步驟S205，使寫入循環(huán)數(shù)nl遞增。接下來,在步驟S206,將通過電壓Vpass與ΔVpass相加。在此，AVpass是電壓Vcl。此時，使編程電壓Vpgm也升高Λ Vpgm。此后，將處理返回到步驟S202。在步驟S207，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程工作。接下來，在 步驟S208，執(zhí)行校驗工作。假設(shè)在該步驟S208中全部存儲單元都通過了的情況下(S208的“通過”)，結(jié)束工作。另一方面，在一部分存儲單元沒有通過的情況下(S208的“失敗”)，在步驟S209，使寫入循環(huán)數(shù)nl遞增。接下來,在步驟S210,將通過電壓Vpass與ΔVpass相加。在此，AVpass為電壓Vc2 (>電壓Vcl)。此時,使編程電壓Vpgm也升高AVpgm。接下來，在步驟S211，判斷寫入循環(huán)數(shù)nl是否例如為nl <Rnl2(Rnl2例如為15)。如果為nl < Rnl2 (S211的“是”)，則再次在步驟S207，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程工作。另一方面，如果為η彡Rnl2(S211的“否”)，則將處理轉(zhuǎn)移到步驟S212。另夕卜，Rnll〈Rnl2。在步驟S212，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程工作。此處的通過電壓Vpass為最大的通過電壓Vpsmax。也就是說,在以后的編程工作中不再使通過電壓Vpass升高。接下來，在步驟S213，執(zhí)行校驗工作。在該校驗工作中判斷編程是否完成(全部的存儲單元都通過)，在完成了的情況下(S213的“通過”)，結(jié)束寫入序列，在未完成的情況下(S213的“失敗”)，在步驟S214判斷寫入循環(huán)數(shù)nl是否達(dá)到了最大循環(huán)次數(shù)(圖中的“最大循環(huán)”)。在該步驟S214，在寫入循環(huán)數(shù)nl達(dá)到最大循環(huán)次數(shù)的情況下，設(shè)為寫入失敗并結(jié)束寫入序列。另一方面，在未達(dá)到寫入循環(huán)次數(shù)的情況下，將處理返回到步驟S212。此時，編程電壓Vpgm升高AVpgm,但通過電壓Vpass不升高。圖10是通過編程電壓Vpgm控制通過電壓Vpass的升高幅度AVpass的情況下的寫入序列的流程圖的一例。流程圖的工作，例如由序列控制電路7控制。
首先，在步驟S301，將編程電壓Vpgm初始化為預(yù)定的電壓VpgmO (VpgmO例如為13V)。另外,將通過電壓Vpass初始化為初始通過電壓VpassO (初始通過電壓VpassO例如為 5V)。接下來，在步驟S302,判斷編程電壓Vpgm是否為Vpgm < Rvpgl (Rvpgl例如為15V)。如果為Vpgm < RvpglCS302的“是”)，則將處理轉(zhuǎn)移到步驟S303，如果為Vpgm彡Rvpgl(S302的“否”)，則將處理轉(zhuǎn)移到步驟S307。接著的步驟S303及S304，與圖9的步驟S203及S204相同，因此省略說明。接下 來,在步驟S305,使編程電壓Vpgm升高預(yù)定的電壓Δ Vpgm。此后,處理與圖9的步驟S206相同的步驟S306，并將處理返回到步驟S302。步驟S307及S308與圖9的步驟S207及S208相同，因此省略說明。接下來,在步驟S309,使編程電壓Vpgm升高電壓Δ Vpgm。此后，處理與圖9的步驟S210相同的步驟S310。接下來，在步驟S311,判斷編程電壓Vpgm是否為Vpgm < Rvpg2 (Rvpg2例如為17V)。如果為Vpgm < Rvpg2 (S311的“是”)，則再次在步驟S307，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程工作。另一方面，如果為Vpgm彡Rvpg2(步驟S311的“否”)，則將處理轉(zhuǎn)移到步驟S312。另外，Rvpgl〈Rvpg2。步驟S312 S314與圖9的步驟S212 S214相同，因此省略說明。圖11是以通過電壓Vpass控制通過電壓Vpass的升高幅度AVpass的情況下的寫入序列的流程圖。流程圖的工作，例如由序列控制電路7控制。首先,在步驟S401,將通過電壓Vpass初始化為初始通過電壓VpasssO (初始通過電壓VpassO例如為5V)。接下來，在步驟S402,判斷通過電壓Vpass是否為Vpass < Rvpal (Rvpal例如為7V)。如果為Vpass < Rvpal (S402的“是”)，則將處理轉(zhuǎn)移到步驟S403，如果為Vpass彡Rvpal (S402的“否”)，則將處理轉(zhuǎn)移到步驟S406。接著的步驟S403、S404及S405與圖9的步驟S203、S204及S206相同，因此省略說明。步驟S406、S407及S408與圖9的步驟S207、S208及S210相同，因此省略說明。接下來，在步驟S409,判斷通過電壓Vpass是否為Vpass < Rvpa2 (Rvpa2例如為9V)。如果為Vpass < Rvpa2 (S409的“是”)，則再次在步驟S406，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程。另一方面，如果為Vpass彡Rvpa2 (S409的“否”)，則將處理轉(zhuǎn)移到步驟 S410。另外，Rvpal〈Rvpa2。步驟S410 S412與圖9的步驟S212 S214相同，因此省略說明。接下來，關(guān)于將本實施方式所涉及的寫入序列應(yīng)用于使用2位/單元的存儲單元的非易失性半導(dǎo)體存儲裝置的情況進(jìn)行說明。例如，假定圖3的U頁寫入的情況。圖12是表示對于2位/單元的存儲單元MC的寫入序列時的寫入循環(huán)數(shù)與編程電壓Vpgm及通過電壓Vpass的關(guān)系的曲線圖的一例。另外，圖13是表示圖12的情況下的通過電壓Vpass的曲線圖。開始的第I次 第L次(L例如為5)的寫入循環(huán)為A級別的編程期間。在此，將通過電壓Vpass的升高幅度AVpass設(shè)為0V。
接著的第L+1次 第M次(Μ例如為10)的寫入循環(huán)為B級別的編程期間。在此，將通過電壓Vpass的升高幅度AVpass設(shè)為固定的電壓Vcl。接著的第M+1次及以后的寫入循環(huán)為C級別的編程期間。在此，將通過電壓Vpass的升高幅度AVpass設(shè)為比電壓Vcl大的固定的電壓Vc2。另外，在圖12及圖13的情況下，在第N次(N例如為15)的寫入循環(huán)中，通過電壓Vpass將達(dá)到最大的通過電壓Vpsmax。因此，若假如在第N+1次及以后的寫入循環(huán)中也使通過電壓Vpass每次升高電壓Vc2，則被施加通過電壓Vpass的非選擇存儲單元MC的閾值電壓Vth也與施加了編程電壓Vpgm時同樣，會變動。因此，在第N+1次及以后的寫入循環(huán)中，不使通過電壓Vpass升高。如以上所述，在本實施方式的寫入序列中，轉(zhuǎn)換升高幅度AVpass，使得升高幅度Δ Vpass以在A級別的編程將結(jié)束的第L次的寫入循環(huán)后、B級別的編程將結(jié)束的第M次的寫入循環(huán)后這2次來變大。也就是說，能夠換言之，若將在第η次寫入循環(huán)中使用的通過電壓Vpass與在第η+1次寫入循環(huán)中使用的通過電壓Vpass的差(升高幅度)表現(xiàn)為AVn，則數(shù)據(jù)寫入部以成為 AV (L-1) < AVL, AVL ^ AV (M-1)且 M (Μ_1)< Λ VM 的方式使用通過電壓 Vpass執(zhí)行寫入循環(huán)。

這樣，在圖12及圖13所示的實施方式的情況下，在A級別的編程期間，通過使用低通過電壓Vpass，能夠抑制A級別的閾值分布擴(kuò)大，并且在B級別和/或C級別等閾值電壓Vth難以轉(zhuǎn)變的編程期間，能夠根據(jù)其級別使通過電壓Vpass升高，使存儲單元MC的閾值電壓Vth容易轉(zhuǎn)變。接下來，關(guān)于圖12及圖13所示的寫入序列的控制方法的一例進(jìn)行說明。流程圖的工作，例如由序列控制電路7控制。圖14是通過寫入循環(huán)次數(shù)nl控制通過電壓Vpass的升高幅度AVpass的情況下的寫入序列的流程圖的一例。在此，寫入循環(huán)數(shù)能夠存儲于在NAND芯片10內(nèi)配置的鎖存
翌坐由 寸卞ο首先，在步驟S501，將寫入循環(huán)數(shù)nl初始化為I。另外，將通過電壓Vpass初始化為初始通過電壓VpassO (初始通過電壓VpassO例如為5V)。接下來，在步驟S502，判斷寫入循環(huán)數(shù)nl是否為例如nl < L(例如L為5)。如果為nl < L (S502的“是”)，則在步驟S503，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程工作。另一方面，如果為nl彡L (S502的“否”)，則將處理轉(zhuǎn)移到步驟S507。接下來，在步驟S504，執(zhí)行校驗工作。假設(shè)在該步驟S504中全部的存儲單元都通過了的情況下(S504的“通過”)，則結(jié)束工作。另一方面，在一部分存儲單元沒有通過的情況下(S504的“失敗”)，在步驟S505，使寫入循環(huán)數(shù)nl遞增。接下來,在步驟S506,將通過電壓Vpass與AVpass相加。但是,在此，Δ Vpass為0V，實際上不進(jìn)行任何處理。也就是說，在寫入循環(huán)數(shù)為nl <L的期間，通過電壓Vpass不升高。此后，將處理返回到步驟S502。在步驟S507，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程工作。接下來，在步驟S508，執(zhí)行校驗工作。假設(shè)在該步驟S508中全部的存儲單元都通過了的情況下(S508的“通過”)，結(jié)束工作。另一方面，在一部分存儲單元沒有通過的情況下(S508的“失敗”)，在步驟S509使寫入循環(huán)數(shù)nl遞增。
接下來，在步驟S510，將通過電壓Vpass與AVpass相加。在此，AVpass為電壓Vcl0此時，使編程電壓Vpgm也升高AVpgm。接下來，在步驟S511，判斷寫入循環(huán)數(shù)nl是否為例如nl <M (例如M為10)。如果為nl < MCS511的“是”)，則再次在步驟S507，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程工作。另一方面，如果為nl彡M (S511的“否”)，則將處理轉(zhuǎn)移到步驟S512。在步驟S512，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程工作。接下來，在步驟S513，執(zhí)行校驗工作。假設(shè)在該步驟S513中全部的存儲單元都通過了的情況下(S513的“通過”)，結(jié)束工作。另一方面，在一部分存儲單元沒有通過的情況下(S513的“失敗”)，在步驟514，使寫入循環(huán)數(shù)nl遞增。接下來,在步驟S515,將通過電壓Vpass與ΔVpass相加。在此，AVpass為電壓Vc2 (>電壓Vcl)。此時,使編程電壓Vpgm也升高AVpgm。接下來，在步驟S516，判斷寫入循環(huán)數(shù)nl是否為例如nl < N (例如N為15)。如果為nl < N (S516的“是”)，則再次在步驟S512，以編程電壓Vpgm、通過電壓Vpass執(zhí)行編程工作。另一方面，如果為nl彡N (S516的“否”)，則將處理轉(zhuǎn)移到步驟S517。在步驟S517,使用最大的通過電壓Vpsmax執(zhí)行編程工作。接下來，在步驟S518，執(zhí)行校驗工作。在該校驗工作中判斷編程是否完成(全部的存儲單元都通過)。在完成的情況下(S518的“通過”)，結(jié)束寫入序列，在未完成的情況下(S518的“失敗 ”)，在S519判斷寫入循環(huán)數(shù)nl是否達(dá)到了最大循環(huán)次數(shù)(圖中的“最大循環(huán)”)。在該步驟S519，在寫入循環(huán)數(shù)nl達(dá)到最大循環(huán)次數(shù)的情況下，設(shè)為寫入失敗并結(jié)束寫入序列。另一方面，在未達(dá)到寫入循環(huán)次數(shù)的情況下，將處理返回到步驟S517。此時，編程電壓Vpgm升高AVpgm,但通過電壓Vpass不升高。圖14所示的寫入序列是通過寫入循環(huán)次數(shù)控制通過電壓Vpass的升高幅度Δ Vpass的情況,但與圖10及圖11同樣,也能夠通過編程電壓Vpagm或通過電壓Vpass進(jìn)行控制。另外，在使用本實施方式的寫入序列的情況下，如前所述能夠抑制低級別的閾值分布的擴(kuò)大，但此外也能夠獲得以下的效果。圖15及圖16是對于圖12的曲線圖使A級別飛級別的編程期間重疊的圖的一例。圖15是寫入/擦除周期數(shù)少的存儲單元MC (以下稱為“新(fresh)單元”)的情況，圖16是寫入/擦除周期數(shù)多的存儲單元MC (以下稱為“循回(cycled)單元”)的情況。在對于新單元的寫入序列的情況下，如圖15所示，A級別的編程在第L次(L例如為5)的寫入循環(huán)中完成，B級別的編程在第M次(L例如為10)的寫入循環(huán)中完成，C級別的編程在第X次(X例如為15)的寫入循環(huán)中完成。相對于此，在循回單元的情況下，如圖16所示，A級別的編程在比第L次的寫入循環(huán)早的第L'次的寫入循環(huán)中完成，B級別的編程在比第M次的寫入循環(huán)早的第M'次的寫入循環(huán)中完成，C級別的編程在比第X次的寫入循環(huán)早的第X'次的寫入循環(huán)中完成。這是因為，一般地，循回單元這一方閾值電壓比新單元容易上升(以下有時稱為“容易編程”)。也就是說，在圖15及圖16所示的情況下，對新單元而言的A級別的編程期間(第I次 第L次的寫入循環(huán))，成為對循回單元而言的A級別及B級別的編程期間。需要注意的是，此處所謂的B級別的編程，即使在循回單元中，也以容易編程的存儲單元MC為對象。同樣地，對于新單元而言的B級別的編程期間(第L+1次 第M次的寫入循環(huán))成為對于循回單元而言的B級別及C級別的編程期間。需要注意的是，此處所謂的C級別的編程，即使在循回單元中，也以容易編程的存儲單元MC為對象。另外，對于新單元而言的C級別的編程期間(M以后的寫入循環(huán))是對于循回單元而言的C級別的編程期間。需要注意的是，此處所謂的C級別的編程，即使在循回單元中，也以難以編程的存儲單元MC為對象。如以上所述，在圖12 圖14所示的寫入序列的情況下，關(guān)于循回單元，容易進(jìn)行B級別的編程的存儲單元MC在將通過電壓Vpass抑制得較低的、不升高的第L次為止的寫入循環(huán)中被編程，另外，容易進(jìn)行C級別的編程的存儲單元MC在通過電壓Vpass的升高幅度AVpass為電壓Vcl而較低的第M次為止的寫入循環(huán)中被編程。結(jié)果，能夠防止對循回單元的B級別及C級別的過編程。即，在本實施方式的寫入序列中，能夠抑制由圖17的虛線所示的、B級別及C級別的閾值分布的上底緣擴(kuò)大，能夠得到實線的閾值分布。以上，根據(jù)本實施方式，通過使用前述的寫入序列，能夠不使寫入序列的處理時間增加地抑制低級別的閾值分布的擴(kuò)大。另外，關(guān)于對循回單元的數(shù)據(jù)寫入，也能夠抑制高級別的閾值分布的擴(kuò)大。[第2實施方式]以下說明的第2 第4實施方式，為第I實施方式的變形例。在第2實施方式中，關(guān)于按每個寫入循環(huán)使通過電壓Vpass指數(shù)函數(shù)地升高的寫入序列進(jìn)行說明。圖18表示本實施方式所涉及的寫入序列時的寫入循環(huán)數(shù)與編程電壓Vpgm及通過電壓Vpass的關(guān)系的曲線圖的一例。另外，圖19及圖20是表示使用了本實施方式所涉及的寫入序列且設(shè)定為N=6的情況下的通過電壓Vpass的狀況的曲線圖。在本實施方式的情況下，如圖18所示，直到通過電壓Vpass達(dá)到最大的通過電壓Vpsmax的第N次的與入循環(huán)為止以等間隔使升聞幅度Δ Vpass本身升聞并反復(fù)執(zhí)行與入循環(huán)。該最大通過電壓Vpsmax是這樣的電壓，即:若使通過電壓Vpassl升高到其以上,貝Ij連接于非選擇字線WL及選擇位線BL的非選擇存儲單元MC的閾值電壓Vth會變動的可能性高。另外，大多情況下編程電壓Vpgm的最初的電壓(寫入循環(huán)數(shù)為第I次的電壓)比最大通過電壓Vpsmax高。但是,編程電壓Vpgm既能夠設(shè)為與最大通過電壓Vpsmax相同，也能夠設(shè)為比最大通過電壓Vpsmax低。具體地,在圖19所示的情況下,直到通過電壓Vpass達(dá)到最大的通過電壓Vpsmax的第6次的寫入循環(huán)為止，使通過電壓Vpass的升高幅度Λ Vpass本身每次增加0.1V并反復(fù)執(zhí)行寫入循環(huán)。也就是說，能夠換言之，若將在第η+1次的寫入循環(huán)中使用的通過電壓Vpass相對于在第η次的寫入循環(huán)中使用的通過電壓Vpass的差(升高幅度)表現(xiàn)為AVn，則數(shù)據(jù)寫入部使用成為AVl=0.1V、AV2=0.2V、...、ΛV5=0.5V的通過電壓Vpass執(zhí)行寫入循環(huán)。若通過一般的形式表示之，則成為AVn=AV (η-1)+0.1。另外，圖20是本實施方式涉及的寫入序列的其他例子。在圖20所示的情況下，從第I次的寫入循環(huán)到第2次的寫入循環(huán)的通過電壓Vpass的升高幅度Δ Vpass為0.1V,但此以后,直至通過電壓Vpass達(dá)到編程電壓Vpgm的下限的第6次的寫入循環(huán)為止，使通過電壓Vpass的升高幅度Λ Vpass本身每次增加0.2V,并反復(fù)執(zhí)行寫入循環(huán)。圖19及圖20的升高幅度Λ Vpass控制，能夠通過由邏輯電路實現(xiàn)的運(yùn)算來進(jìn)行。另外，也能夠通過在NAND芯片10內(nèi)的ROM熔斷器等中存儲升高幅度AVpass的變動值來進(jìn)行。存儲單元MC的編程的容易性按每個存儲單元而不均一，有時也無法將各級別的編程期間明確地劃分開。在這一點，根據(jù)本實施方式，與編程的閾值電壓無關(guān)，對于容易編程的存儲單元MC執(zhí)行使用了低通過電壓Vpass的編程工作，對難以編程的存儲單元MC執(zhí)行使用了高通過電壓Vpass的編程工作，所以與第I實施方式相比較，能夠根據(jù)存儲單元的編程特性執(zhí)行最適合的編程工作。[第3實施方式]在第3實施方式中，關(guān)于在早期階段的寫入循環(huán)中使通過電壓Vpass以固定的幅度升高，在此后的寫入循環(huán)中使通過電壓Vpass指數(shù)函數(shù)地升高的寫入序列進(jìn)行說明。圖21是表示本實施方式所涉及的寫入序列時的寫入循環(huán)數(shù)與編程電壓Vpgm及通過電壓Vpass的關(guān)系的曲線圖的一例。另外，圖22是表示使用了本實施方式涉及的寫入序列且設(shè)定為L=2、N=6的情況下的通過電壓Vpass的關(guān)系的曲線圖。在本實施方式的情況下，如圖21所示，從第I次到第L次的寫入循環(huán)為止，以固定幅度Vcl使通過電壓Vpass升高，從第L+1次的寫入循環(huán)到第N次的寫入循環(huán)為止使通過電壓Vpass的升聞幅度Δ Vpass本身升聞，并反復(fù)執(zhí)行與入循環(huán)。具體地，在圖22所示的情況下，例如在第I及第2次的寫入循環(huán)中，使通過電壓Vpass每次升高0.1V，從第3次的寫入循環(huán)到第6次的寫入循環(huán)中，使通過電壓Vpass的升高幅度AVpass本身每次增加0.1V,并反復(fù)執(zhí)行寫入循環(huán)。也就是說，換言之，若將在第n+1次的寫入循環(huán)中使用的通過電壓Vpass相對于在第η次的寫入循環(huán)中使用的通過電壓Vpass的差(升高幅度)表現(xiàn)為AVn，則數(shù)據(jù)寫入部使用成為 AVl=0.1V、AV2=0.1V、AV3=0.2V、AV4=0.3V、Λ V5=0.5V 的通過電壓 Vpass 執(zhí)行寫入循環(huán)。在本實施方式的情況下，在低級別的閾值電壓的編程期間，由于抑制通過電壓Vpass的升高并執(zhí)行編程工作，所以與第I實施方式同樣，能夠抑制低級別的閾值分布的擴(kuò)大，并且在此后的寫入循環(huán)中，與第2實施方式同樣，能夠執(zhí)行使用了與存儲單元的編程特性對應(yīng)的適合的通過電壓Vpass的編程工作。[第4實施方式]第4實施方式與圖3的寫入不同，在寫入序列中，對寫入為A C級別的存儲單元同時進(jìn)行寫入，從達(dá)到了各級別的存儲單元開始按順序成為禁止寫入狀態(tài)(鎖定工作)。該禁止寫入狀態(tài)，能夠通過變更位線的電壓(例如從OV變更為2.5V)來進(jìn)行。圖23是表示本實施方式涉及的寫入序列時的寫入循環(huán)數(shù)與編程電壓Vpgm及通過電壓Vpass的關(guān)系的曲線圖的一例。另外，圖24是表示使用了本實施方式涉及的寫入序列的情況下的通過電壓Vpass的曲線圖。在此，A級別的編程期間是直到寫入為A級別的存儲單元的校驗通過為止的期間，B級別的編程期間是直到寫入為B級別的存儲單元的校驗通過為止的期間，C級別的編程期間是直到寫入為C級別的存儲單元的校驗通過為止的期間。
在本實施方式的情況下，如圖23所示，在作為A級別的編程期間的第I次 第L次的寫入循環(huán)中，不使通過電壓Vpass升高地執(zhí)行編程工作，在作為B級別的編程期間的第L+1次 第M次的寫入循環(huán)中，使通過電壓Vpass以預(yù)定的電壓Vcl升高并執(zhí)行編程工作。此后，在作為C級別的編程期間的第M+1次 第N次的寫入循環(huán)中，使通過電壓Vpass指數(shù)函數(shù)地升高并執(zhí)行編程工作。
具體地，在圖24所示的情況下，在作為A級別的編程期間的第I次 第4次的寫入循環(huán)中，不使通過電壓Vpass升高地執(zhí)行編程工作，在作為B級別的編程期間的第5及第6次的寫入循環(huán)中，使通過電壓Vpass升高0.1V并執(zhí)行編程工作。此后，在作為C級別的編程期間的第7次 第9次的寫入循環(huán)中，使通過電壓Vpass的升高幅度AVpass本身每次升高0.1V并執(zhí)行編程工作。也就是說，若將在第n+1次的寫入循環(huán)中使用的通過電壓Vpass相對于在第η次的寫入循環(huán)中使用的通過電壓Vpass的差(升高幅度)表現(xiàn)為Λ Vn，則數(shù)據(jù)寫入部使用成為Λ Vl Λ V3=0V, Δ V4、Δ V5=0.1V, Δ V6=0.2V, Δ V7=0.3V, Δ V8=0.4V 的通過電壓 Vpass 執(zhí)行寫入循環(huán)。在本實施方式的情況下，在A級別及B級別的編程期間，與第I實施方式同樣，能夠執(zhí)行適合于要編程的閾值電壓的編程工作，在C級別的編程期間，與第2實施方式同樣，能夠執(zhí)行適合于存儲單元的編程特性的編程工作。圖25是通過校驗工作時作為編程對象的存儲單元MC之中校驗通過了的存儲單元數(shù)的比例(以下稱為“校驗通過率”)控制通過電壓Vpass的升高幅度AVpass的情況下的寫入序列的流程圖。另外，圖25的流程圖表示對2位/單元的存儲單元MC的寫入序列。在此，校驗通過率可以將能夠由ECC糾正的位視為通過了的位而計算校驗通過率。首先，在步驟S601，判斷A級別的校驗通過率ra是否為ra< Rra (Rra例如為100%)。如果為ra〈Rra，則將處理轉(zhuǎn)移到步驟S602，如果為ra ^ Rra,則將處理轉(zhuǎn)移到步驟S605。另外，校驗通過率不限于100%，也能夠?qū)懭霝锳級別的存儲單元的70%通過了的時刻定義為A級別的編程期間。以下，關(guān)于B級別、C級別的校驗通過率也是同樣的。接著的步驟S602及S603與圖9的步驟S203及S204相同，因此省略說明。另外，在步驟S603，通過了 A級別的校驗的存儲單元在以后的編程工作中成為禁止寫入狀態(tài)。接下來,在步驟S604,基于步驟S603中的校驗結(jié)果更新A級別的校驗通過率ra。此后，將處理返回至步驟S601。在步驟S605，判斷B級別的校驗通過率rb是否為rb < Rrb (Rrb例如為100%)。如果為rb < Rrb，則將處理轉(zhuǎn)移到步驟S606。另一方面，如果為rb ^ Rrb，則將處理轉(zhuǎn)移到步驟S609。接著的步驟S606及S607與圖9的步驟S207及S208相同，因此省略說明。接下來,在步驟S608,基于步驟S607的校驗結(jié)果更新B級別的校驗通過率rb。此后，將處理返回至步驟S605。在步驟S609,判斷通過電壓Vpass是否達(dá)到最大的通過電壓Vpsmax。在通過電壓Vpass達(dá)到最大的通過電壓Vpsmax的情況下,將處理轉(zhuǎn)移到步驟S611,在通過電壓Vpass未達(dá)到最大的通過電壓Vpsmax的情況下,將處理轉(zhuǎn)移到步驟S610。接著的步驟S610、S611、S612 及 S613 與圖 9 的步驟 S207、S210、S211 及 S214 相同，因此省略說明。最后，在步驟S614，判斷C級別的校驗通過率rc是否為rc < Rrc (Rrc例如為100%)。如果為rc < Rrc,則完成寫入序列。另一方面,如果為rc > Rrc,則在步驟S615判斷寫入循環(huán)數(shù)nl是否達(dá)到了最大循環(huán)次數(shù)(圖中的“最大循環(huán)”)，在此基礎(chǔ)上將處理返回至步驟S609。這樣，對于A C級別，都能夠以一并寫入的方式進(jìn)行應(yīng)對。結(jié)果，能夠使編程工作高速化。[第5實施方式]第5實施方式是第I實施方式的變形例。在第I實施方式中，與寫入/擦除周期數(shù)無關(guān)地，通過寫入循環(huán)數(shù)、編程電壓Vpgm、通過電壓Vpass或校驗通過率來轉(zhuǎn)換通過電壓Vpass的升高幅度Δ Vpass。但是,在第I實施方式中如上所述，一般地，存儲單元有隨著寫入/擦除周期數(shù)增加而變得容易編程的傾向。因此，在本實施方式中，關(guān)于根據(jù)寫入/擦除周期數(shù)，改變對通過電壓Vpass的升聞幅度AVpass進(jìn)行轉(zhuǎn)換的判斷條件的與入序列進(jìn)行說明。圖26是根據(jù)寫入循環(huán)轉(zhuǎn)換通過電壓Vpass的升高幅度AVpass的寫入序列的流程圖的一部分，是在圖9所示的流程圖的開始及步驟S201之間增加的處理。在圖26的情況下，首先在步驟S251，判斷寫入/擦除周期數(shù)是否大于預(yù)定的周期數(shù)Rnc，在寫入/擦除次數(shù)小于等于周期數(shù)Rnc的情況下，將處理轉(zhuǎn)移到步驟S252，將在圖9的步驟S202中使用的基準(zhǔn)寫入循環(huán)數(shù)Rnll初始化為預(yù)定的循環(huán)數(shù)Cnll，將在圖9的步驟S206中使用的基準(zhǔn)寫入循環(huán)數(shù)Rnl2初始化為預(yù)定的循環(huán)數(shù)Cnl2。另一方面，在寫入/擦除周期數(shù)大于預(yù)定的周期數(shù)Rnc的情況下，將處理轉(zhuǎn)移到步驟S253，將基準(zhǔn)寫入循環(huán)數(shù)Rnl I初始化為比循環(huán)數(shù)Cnl I大的循環(huán)數(shù)Cnl I'，將基準(zhǔn)寫入循環(huán)數(shù)Rnl2初始化為比循環(huán)數(shù)Cnl2大的循環(huán)數(shù)CnC。另外，該寫入/擦除周期數(shù)也可以存儲于NAND芯片10內(nèi)的ROM熔斷器中。在此情況下，序列控制電路7讀出ROM熔斷器中存儲的寫入/擦除周期數(shù)，進(jìn)行步驟S252的處理。另外，該寫入/擦除周期數(shù)也可以存儲于ROM熔斷器12中。在此情況下，控制器11也可以在將寫入命令發(fā)送到NAND芯片10的前后，將寫入/擦除周期數(shù)的信息發(fā)送到NAND芯片10。這樣，伴隨著寫入/擦除周期數(shù)的增加，使通過電壓Vpass的升高延遲，由此減弱對于編程速度快的存儲單元的輔助。由此，能夠抑制寫入序列后的閾值分布的擴(kuò)大。圖27是根據(jù)編程電壓Vpgm轉(zhuǎn)換通過電壓Vpass的升高幅度AVpass的寫入序列的流程圖的一部分，是在圖10所示的流程圖的開始及步驟S301之間增加的處理。在圖27的情況下，首先在步驟S351，判斷寫入/擦除周期數(shù)是否大于預(yù)定的周期數(shù)Rnc，在寫入/擦除次數(shù)小于等于周期數(shù)Rnc的情況下，將處理轉(zhuǎn)移到步驟S352，將在圖10的步驟S302中使用的基準(zhǔn)編程電壓Rvpgl初始化為預(yù)定的電壓Cvpgl，將在圖10的步驟S306中使用的基準(zhǔn)編程電壓Rvpg2初始化為預(yù)定的電壓Cvpg2。另一方面，在寫入/擦除周期數(shù)大于預(yù)定的周期數(shù)Rnc的情況下，將處理轉(zhuǎn)移到步驟S353，將基準(zhǔn)編程電壓Vpgml初始化為比電壓Cvpgl大的預(yù)定電壓Cvpgl',將基準(zhǔn)編程電壓Rvpg2初始化為比電壓Cvpg2大的預(yù)定電壓Cvpg2'。圖28是根據(jù)通過電壓Vpass轉(zhuǎn)換通過電壓Vpass的升高幅度AVpass的寫入序列的流程圖的一部分，是在圖11所示的流程圖的開始及步驟S401之間增加的處理。在圖28的情況下，首先在步驟S451，判斷寫入/擦除周期數(shù)是否大于預(yù)定的周期數(shù)Rnc，在寫入/擦除周期數(shù)小于等于周期數(shù)Rnc的情況下，將處理轉(zhuǎn)移到步驟S452，將在圖11的步驟S402中使用的基準(zhǔn)通過電壓Rvpal初始化為預(yù)定電壓Cvpal，將在圖11的步驟S406中使用的基準(zhǔn)通過電壓Rvpa2初始化為預(yù)定電壓Cvpa2。另一方面，在寫入/擦除周期數(shù)大于預(yù)定的周期數(shù)Rnc的情況下，將處理轉(zhuǎn)移到步驟S453，將基準(zhǔn)通過電壓Vpgal初始化為比電壓Cvpal大的預(yù)定電壓Cvpal，,將基準(zhǔn)通過電壓Rvpa2初始化為比電壓Cvpa2大的預(yù)定電壓Cvpa2'。圖29是表示在根據(jù)校驗通過率轉(zhuǎn)換通過電壓Vpass的升高幅度AVpass的寫入序列中，寫入/擦除周期與圖25所示的流程圖的步驟S601、S605及S614的判斷條件的關(guān)系的一例的具體例子。例如，在寫入/擦除周期數(shù)Rnc小于1000次的情況下，根據(jù)A級別的校驗通過率是否為100%而設(shè)定步驟S601的判斷條件，根據(jù)B級別的校驗通過率是否為100%而設(shè)定步驟S605的判斷條件，根據(jù)C級別的校驗通過率是否為100%而設(shè)定步驟S614的判斷條件。在寫入/擦除周期數(shù)Rnc小于I萬次的情況下，根據(jù)B級別的校驗通過率是否為50%而設(shè)定步驟S601的判斷條件，根據(jù)B級別的校驗通過率是否為50%而設(shè)定步驟S605的判斷條件，根據(jù)C級別的校驗通過率是否為50%而設(shè)定步驟S614的判斷條件。另外，在寫入/擦除周期數(shù)Rnc大于等于I萬次的情況下，根據(jù)B級別的校驗通過率是否為75%而設(shè)定步驟S601的判斷條件，根據(jù)B級別的校驗通過率是否為75%而設(shè)定步驟S605的判斷條件，根據(jù)C級別的校驗通過率是否為100%而設(shè)定步驟S614的判斷條件。以上，在圖26 圖28中，都與圖25同樣，隨著寫入/擦除周期數(shù)的增加，使通過電壓Vpass的升高延遲，由此能夠減弱對于編程速度快的存儲單元的輔助。由此，能夠抑制寫入序列后的閾值分布的擴(kuò)大。以上，根據(jù)本實施方式，不僅可得到與第I實施方式相同的效果，而且即使在編程特性因?qū)懭?擦除周期數(shù)的增加而變化了的情況下，也能夠?qū)崿F(xiàn)適合的通過電壓Vpass的升高，抑制閾值分布的擴(kuò)大。[第6實施方式]關(guān)于非易失性半導(dǎo)體存儲裝置的數(shù)據(jù)寫入，在第I實施方式中使用圖3及圖4進(jìn)行了說明。另外，在使用圖5 圖7列舉了數(shù)據(jù)寫入時的問題點的基礎(chǔ)上，通過第I 第5實施方式對之進(jìn)行了解決。但是，在數(shù)據(jù)寫入時，除了上述問題之外，也有可能產(chǎn)生以下的問題。也就是說，在對于選擇存儲單元MCi (i=0 η-l)不寫入數(shù)據(jù)的情況下，在編程工作中，對位線BL施加例如電源電壓Vdd，通過所謂自舉(self-boost)來提高選擇存儲單元MCi的溝道電壓從而防止對于電荷蓄積層的電荷注入。此時，若選擇存儲單元MCi的溝道電壓低，則容易產(chǎn)生對選擇存儲單元MCi的誤寫入。在此，對自舉方式(以下稱為“SB方式”)的編程工作進(jìn)行說明。在SB方式的編程工作中，首先將NAND串的溝道電壓設(shè)為浮置狀態(tài)，對非選擇字線WL施加通過電壓Vpass。若不久非選擇字線WL達(dá)到通過電壓Vpass，則NAND串的溝道電壓上升。在此基礎(chǔ)上，對選擇字線WL施加編程電壓Vpgm。此時，NAND串的溝道電壓，例如因結(jié)漏和/或選擇柵晶體管SGl及SG2的截止泄漏等泄漏而下降。從施加編程電壓Vpgm起一定時間之后，轉(zhuǎn)移到寫入序列的結(jié)束工作。選擇字線WL以及非選擇字線WL的電壓下降。另外，也可以在使選擇字線WL的電壓暫時下降到通過電壓Vpass后，與非選擇字線WL —起下降。由此，NAND串的溝道電壓因與字線WL的耦合而下降。這樣，在SB方式的編程工作中，通過非選擇字線WL的通過電壓Vpass使NAND串的溝道電壓自舉(boost)，由此能夠使對禁止寫入的選擇存儲單元MC的誤寫入的發(fā)生可能性降低。根據(jù)以上，在本實施方式涉及的非易失性半導(dǎo)體存儲裝置中，采用以下的寫入序列。圖30是表示本實施方式的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖。在本實施方式中，在編程工作時，對選擇字線WLi施加編程電壓Vpgm，對與選擇字線WLi相鄰的非選擇字線WL1-1以及WLi+Ι施加通過電壓Vpassl (第I通過電壓)，對其他的非選擇字線WLO WL1-2以及WLi+2 WLn-1施加通過電壓Vpass2(第2通過電壓)。在此，通過電壓Vpassl是按每個寫入循環(huán)升高的電壓。另外，以下也將與選擇字線相鄰的非選擇字線稱為“相鄰字線”。圖31是表示本實施方式的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。在本實施方式的寫入序列的情況下，在進(jìn)行低級別的閾值電壓Vth的編程的寫入循環(huán)中，將通過電壓Vpassl的升高幅度AVpass抑制得較小，在進(jìn)行高級別的閾值電壓Vth的編程的寫入循環(huán)中，使通過電壓Vpassl的升高幅度AVpassl增大。另一方面，通過電壓Vpass2無論寫入循環(huán) 如何,都設(shè)為比通過電壓Vpassl的最低值高的固定的電壓。在圖31所示的實施例的情況下，通過電壓Vpassl的升高幅度AVpassl，在進(jìn)行A級別的編程的第I次 第L次的寫入循環(huán)中為0V，在進(jìn)行B級別的編程的第L+1次 第M次的寫入循環(huán)中為Vcl(Vcl>0)，在進(jìn)行C級別的編程的第M+1次 第N次的寫入循環(huán)中為Vc2 (Vc2>Vcl),如此變大。另外,在此情況下，閾值電壓Vpassl還控制為不會大于等于最大通過電壓Vpsmax。通過電壓Vpass2，大體在進(jìn)行A級別、B級別的編程的寫入序列的初始階段的寫入循環(huán)中成為比通過電壓Vpassl高的電壓。接下來，關(guān)于圖31所示的寫入序列的幾種控制方法進(jìn)行說明。圖32是通過寫入循環(huán)次數(shù)控制通過電壓Vpassl的升高幅度AVpassl情況下的寫入序列的流程圖的一例。流程圖的工作，例如由序列控制電路7控制。首先在步驟S701，將寫入循環(huán)數(shù)nl設(shè)為I (進(jìn)行初始化)。將編程電壓Vpgm設(shè)為初始編程電壓VpgmO (VpgmO例如為13V)(進(jìn)行初始化)。另外，將通過電壓Vpassl設(shè)為初始通過電壓VpassO (VpassO例如為5V)(進(jìn)行初始化)。接下來，在步驟S702，判斷寫入循環(huán)數(shù)是否為nl < RnlKRnll例如為10)。如果為nl < Rnll (步驟S702的“是”)，則在步驟S703使寫入循環(huán)數(shù)nl遞增，之后在步驟S704，以編程電壓Vpgm、通過電壓Vpassl以及Vpass2執(zhí)行編程工作。另一方面,如果為nl ^ Rnll(步驟S702的“否”)，則將處理轉(zhuǎn)移到步驟S707。在此，寫入循環(huán)數(shù)nl能夠存儲于在NAND芯片10內(nèi)配置的鎖存器中。另外，寫入循環(huán)數(shù)nl也能夠存儲于控制器11。另外，寫入循環(huán)數(shù)nl也能夠存儲于不存儲通常數(shù)據(jù)的ROM區(qū)域。接下來，在步驟S705，執(zhí)行校驗工作。假設(shè)在該步驟S705中全部的存儲單元都通過了的情況(步驟S705的“通過”)，結(jié)束工作。另一方面，在一部分存儲單元沒有通過的情況下(步驟S705的“失敗”)，在步驟S706，將通過電壓Vpassl與AVpassl相加。在此，AVpassl為電壓Vcl。此時，使編程電壓Vpgm也升高Δ Vpgm。此后，將處理返回至步驟S702。接下來，在步驟S707，判斷寫入循環(huán)數(shù)nl例如是否為nl < Rnl2 (Rnl2例如為15)。如果為nl <Rnl2(步驟S707的“是”)，則在步驟S708使寫入循環(huán)數(shù)nl遞增，之后在步驟S709，以編程電壓Vpgm、通過電壓Vpassl以及Vpass2執(zhí)行編程工作。另一方面，如果為η彡Rnl2 (步驟S707的“否”)，則將處理轉(zhuǎn)移到步驟S712。另外，Rnll〈Rnl2。接下來，在步驟S710，執(zhí)行校驗工作。假設(shè)在該步驟S710中全部的存儲單元都通過了的情況下(步驟S710的“通過”)，結(jié)束工作。另一方面，在一部分存儲單元沒有通過的情況下(步驟S710的“失敗”)，在步驟S711，將通過電壓Vpassl與AVpassl相加。在此，Δ Vpassl為電壓Vc2 (>電壓Vcl)。此時，使編程電壓Vpgm也升高AVpgm。 接下來，在步驟S712，判斷寫入循環(huán)數(shù)nl是否達(dá)到最大循環(huán)次數(shù)(圖中的“最大循環(huán)”)。在該步驟S712，在寫入循環(huán)數(shù)nl達(dá)到最大循環(huán)次數(shù)的情況下，設(shè)為寫入失敗并結(jié)束寫入序列。另一方面，在寫入循環(huán)數(shù)nl未達(dá)到最大循環(huán)次數(shù)的情況下，在步驟S713使寫入循環(huán)數(shù)nl遞增,之后在步驟S714,以編程電壓Vpgm、通過電壓Vpassl以及Vpass2執(zhí)行編程工作。此處的通過電壓Vpassl為最大通過電壓Vpsmax。也就是說，在以后的編程工作中不再使通過電壓Vpassl升高。接下來，在步驟S715，執(zhí)行校驗工作。在該校驗工作中判斷編程是否完成(全部的存儲單元都通過)，在完成的情況下(S715的“通過”)結(jié)束寫入序列，在未完成的情況下(S715的“失敗”)， 在步驟S716使編程電壓Vpgm升高Λ Vpgm,之后將處理返回到步驟S712。另外，在步驟S716，不使通過電壓Vpassl升高。圖33是通過編程電壓Vpgm控制通過電壓Vpassl的升高幅度AVpassl的情況下的寫入序列的流程圖的一例。流程圖的工作，例如由序列控制電路7控制。開始的步驟S801與圖32的步驟S701相同，因此省略說明。接下來,在步驟S802,判斷編程電壓Vpgm是否為Vpgm < Rvpgl (Rvpgl例如為15V)。如果為Vpgm < Rvpgl (步驟S802的“是”)，則在步驟S803使寫入循環(huán)數(shù)nl遞增，之后將處理轉(zhuǎn)移到步驟S804。另一方面，如果為Vpgm彡Rvpgl (步驟S802的“否”)，則將處理轉(zhuǎn)移到步驟S808。接著的步驟S804 S806分別與圖32的步驟S704 S706相同，因此省略說明。接下來，在步驟S807，判斷寫入循環(huán)數(shù)nl是否達(dá)到了最大循環(huán)次數(shù)(圖中的“最大循環(huán)”)。在該步驟S807，在寫入循環(huán)數(shù)nl達(dá)到最大循環(huán)次數(shù)的情況下，設(shè)為寫入失敗并結(jié)束寫入序列。另一方面，在寫入循環(huán)數(shù)nl未達(dá)到最大循環(huán)次數(shù)的情況下，將處理返回至步驟 S802。接下來,在步驟S808,判斷編程電壓Vpgm是否為Vpgm < Rvpg2 (Rvpg2例如為17V)。如果為Vpgm < Rvpg2(步驟S808的“是”)，則在步驟S809使寫入循環(huán)數(shù)nl遞增，之后將處理轉(zhuǎn)移到步驟S810。另一方面，如果為Vpgm彡Rvpg2 (步驟S808的“否”)，則將處理轉(zhuǎn)移到步驟S814。另外，Rvpgl〈Rvpg2。接著的步驟S810 S812與圖32的步驟S709 S711相同，因此省略說明。接著的步驟S814 S817與圖32的步驟S713 S716相同，因此省略說明。這樣,通過編程電壓Vpgm控制通過電壓Vpassl的升高幅度AVpassl,由此能夠在編程電壓Vpgm高時提高選擇存儲單元的溝道電壓。其結(jié)果，能夠高精度地防止存儲單元的誤寫入。另外，在如圖33所示的寫入序列那樣通過編程電壓Vpgm控制通過電壓Vpassl的升高幅度AVpassl的情況下，是否設(shè)置步驟S807、S813及S818是任意的。在如圖33的例子那樣設(shè)置了步驟S807、S813及S818的情況下，以步驟S806、S812及S817的寫入循環(huán)的結(jié)束時刻的寫入循環(huán)數(shù)nl達(dá)到一定的寫入循環(huán)數(shù)為條件，能夠立即設(shè)為寫入失敗而結(jié)束與入序列。另一方面，在省略了步驟S807、S813及S818的情況下，由于不需要寫入循環(huán)數(shù)nl的管理，所以能夠使電路結(jié)構(gòu)簡略化。圖34是以通過電壓Vpassl控制通過電壓Vpassl的升高幅度AVpassl的情況下的寫入序列的流程圖的一例。流程圖的工作，例如由序列控制電路7控制。開始的步驟S901與圖32的步驟S701相同，因此省略說明。接下來，在步驟S902,判斷通過電壓Vpassl是否為Vpassl〈Rvpal (Rvpal例如為7V)。如果為VpassKRvpal (步驟S902的“`是”)，則在步驟S903使寫入循環(huán)數(shù)nl遞增，之后將處理轉(zhuǎn)移到步驟S903。另一方面，如果為Vpassl彡Rvpal (步驟S902的“否”)，則將處理轉(zhuǎn)移到步驟S908。接著的步驟S904 S907分別與圖33的步驟S804 S807相同，因此省略說明。接下來，在步驟S908,判斷通過電壓Vpassl是否為Vpassl〈Rvpa2 (Rvpa2例如為9V)。如果為Vpassl〈Rvpa2 (S908的“是”)，則在步驟S909使寫入循環(huán)數(shù)nl遞增，之后將處理轉(zhuǎn)移到步驟S910。另一方面，如果為Vpassl彡Rvpa2 (S908的“否”)，則將處理轉(zhuǎn)移到步驟 S914。另外，Rvpal〈Rvpa2。接著的步驟S910 S918與圖33的步驟S810 S818相同，因此省略說明。另外，在如圖34所示的寫入序列那樣以通過電壓Vpassl控制通過電壓Vpassl的升高幅度AVpassl的情況下，是否設(shè)置步驟S907、S913及S918是任意的。在如圖34的例子那樣設(shè)置了步驟S907、S913及S918的情況下，以步驟S906、S912及S917的寫入循環(huán)的結(jié)束時刻的寫入循環(huán)數(shù)達(dá)到一定的寫入循環(huán)為條件，能夠立即設(shè)為寫入失敗而結(jié)束寫入序列。另一方面，在省略了步驟S907、S913及S918的情況下，由于不需要寫入循環(huán)數(shù)nl的管理，所以能夠使電路結(jié)構(gòu)簡略化。另外，通過以通過電壓Vpassl進(jìn)行控制，無論編程電壓Vpgm如何，都能夠控制升高幅度AVpassl。例如，在根據(jù)存儲單元的劣化而降低了編程電壓Vpgm的初始電壓的情況下，通過電壓Vpassl的升高開始會延遲。其結(jié)果，有時誤寫入會增加。另一方面，通過電壓Vpassl根據(jù)存儲單元的劣化而變更的情況少。其結(jié)果，能夠?qū)⑼ㄟ^電壓Vpassl的升高開始設(shè)定得合適，能夠防止誤寫入。圖35是通過校驗工作時作為編程對象的存儲單元MC之中校驗通過的存儲單元數(shù)的比例(以下稱為“校驗通過率”)控制通過電壓Vpassl的升高幅度AVpassl的情況下的寫入序列的流程圖。流程圖的工作例如由序列控制電路7控制。另外，關(guān)于能夠由ECC糾正的位，也可以視為通過了的位而計算校驗通過率。開始的步驟SAOl與圖32的步驟S701相同，因此省略說明。接下來,在步驟SA02,判斷A級別的校驗通過率ra是否為ra彡Rra (Rra例如為100%)。如果為ra〈Rra (步驟SA02的“否”)，則在步驟SA03使寫入循環(huán)數(shù)nl遞增，之后在步驟SA04，以編程電壓Vpgm、通過電壓Vpassl以及Vpass2執(zhí)行編程工作。在此，AVpassl例如為0V。另一方面，如果為ra彡Rra (步驟SA02的“是”)，則將處理轉(zhuǎn)移到步驟SA09。另外，校驗通過率不限于100%，也能夠?qū)懭霝锳級別的存儲單元的70%通過了的時刻定義為A級別的編程期間。以下，關(guān)于B級別、C級別的校驗通過率也是同樣的。接下來，在步驟SA05，執(zhí)行校驗工作。另外，在步驟SA05，通過了 A級別的校驗的存儲單元在以后的編程工作中成為禁止寫入狀態(tài)。接下來,在步驟SA06,基于步驟SA05的校驗結(jié)果更新A級別的校驗通過率ra。接著的步驟SA07及SA08,除了通過電壓Vpassl的升高幅度為AVpassl=O之外，與圖33的步驟S807及S808相同，因此省 略說明。接下來，在步驟SA09,判斷B級別的校驗通過率rb是否為rb彡Rrb (Rrb例如為100%)。如果為rb < Rrb (步驟SA09的“否”)，則在步驟SAlO使寫入循環(huán)數(shù)nl遞增，之后在步驟SA11，以編程電壓Vpgm、通過電壓Vpassl及Vpass2執(zhí)行編程工作。在此，AVpassl為電壓Vcl。另一方面，如果為rb彡Rrb (步驟SA09的“是”)，則將處理轉(zhuǎn)移到步驟SA16。接下來，在步驟SA12，執(zhí)行校驗工作。另外，在步驟SA12，通過了 B級別的校驗的存儲單元在以后的編程工作中成為禁止寫入狀態(tài)。接下來,在步驟SA13,基于步驟SA12中的校驗結(jié)果更新B級別的校驗通過率rb。接著的步驟SA14及SA15,除了通過電壓Vpassl的升高幅度Δ Vpassl=Vcl之外，與圖33的步驟S806及S807相同，因此省略說明。接下來,在步驟SA16,判斷C級別的校驗通過率rc是否為rc彡Rrc (Rrc例如為100%)。如果為rc彡Rrc(步驟SA16的“是”)，則結(jié)束寫入序列。另一方面，如果為rc < Rrc(步驟SA16的“否”)，則在步驟SA17使寫入循環(huán)數(shù)nl遞增，之后將處理轉(zhuǎn)移到步驟SAlS0接下來,在步驟SA18,判斷通過電壓Vpassl是否達(dá)到最大通過電壓Vpsmax。在通過電壓Vpassl達(dá)到最大通過電壓Vpsmax的情況下(步驟SA18的“是”),在步驟SA19,將通過電壓Vpassl的升高幅度設(shè)為Vpassl=Vc2并執(zhí)行編程工作。另一方面,在通過電壓Vpassl未達(dá)到最大通過電壓Vpsmax的情況下(步驟SA18的“否”)，在步驟SA20，將通過電壓設(shè)為Vpassl=Vpsmax并執(zhí)行編程工作。接下來，在步驟SA21，執(zhí)行校驗工作。另外，在步驟SA21，通過了 C級別的校驗的存儲單元在以后的編程工作中成為禁止寫入狀態(tài)。接下來,在步驟SA22,基于步驟SA21中的校驗結(jié)果更新C級別的校驗通過率rc。接著的步驟SA23及SA24，除了通過電壓Vpassl的升高幅度為AVpassl=Vc2之夕卜，與圖33的步驟S806及S807相同，因此省略說明。這樣,通過校驗通過率ra、rb或rc控制通過電壓Vpassl的升高幅度AVpassl,由此能夠根據(jù)各個級別調(diào)整通過電壓Vpassl。其結(jié)果，能夠細(xì)化各級別的閾值分布的幅度。
另外，在如圖35所示的寫入序列那樣通過校驗通過率ra、rb或rc控制通過電壓Vpassl的升高幅度AVpassl的情況下，是否設(shè)置步驟SA08、SA15及SA24是任意的。在如圖35的例子那樣設(shè)置了步驟SA08、SA15及SA24的情況下，以步驟SA07、SA14及SA23的寫入循環(huán)結(jié)束時刻的寫入循環(huán)數(shù)nl達(dá)到一定的寫入循環(huán)為條件，能夠立即設(shè)為寫入失敗而結(jié)束與入序列。另一方面，在省略了步驟S807、S813及S818的情況下，由于不需要寫入循環(huán)數(shù)nl的管理，所以能夠使電路結(jié)構(gòu)簡略化。如以上所述，根據(jù)本實施方式的寫入序列，在寫入序列的初始階段，通過電壓Vpass2在某種程度上較大，因此與以往的使用SB方式的編程工作的情況同樣，能夠使溝道電壓充分地自舉。由此，能夠使對禁止寫入的選擇存儲單元的誤寫入的發(fā)生可能性較低。另一方面，通過電壓Vpass2固定，因此即使在寫入序列的后期階段通過電壓Vpass2也不會過高。由此，也能夠降低對連接于選擇位線的非選擇存儲單元的誤寫入的發(fā)生可能性。進(jìn)而，與以往的使用SB方式的編程工作的情況相比，在寫入序列的初始階段，將與選擇字線相鄰的非選擇字線的通過電壓Vpassl抑制得較低。其結(jié)果，能夠降低由相鄰字線引起的自舉效應(yīng)所導(dǎo)致的電壓上升。也就是說，能夠抑制選擇字線的有效編程電壓Vpgm的增加。由此，能夠防止選擇存儲單元的低級別的閾值電壓(例如A級別、B級別)的變動，能夠抑制存儲單元組的低級別的閾值分布的擴(kuò)大。另外，在寫入序列的后期階段(例如將存儲單元的閾值電壓寫入為C級別的情況)，通過電壓Vpassl的升高幅度變大，因此能夠進(jìn)一步提高由自舉效應(yīng)引起的選擇字線的有效編程電壓Vpgm。由此，能夠增大使閾值電壓上升的選擇存儲單元的閾值電壓的上升率，能夠縮短寫入序列的處理時間。另外，通過將電壓Vcl設(shè)為0，能夠抑制選擇存儲單元的低級別的閾值電壓(特別是A級別)的閾值分布的擴(kuò)大。接下來，關(guān)于本實施方式的寫入序列的變形例進(jìn)行說明。圖36是表示本實施方式的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。在該變形例中，按每個寫入循環(huán)使通過電壓Vpassl指數(shù)函數(shù)地升高。在此，所謂指數(shù)函數(shù)的升高，指將在第n+1次的寫入循環(huán)中使用的通過電壓Vpassl相對于在第η次的寫入循環(huán)中使用的通過電壓Vpassl的差(升高幅度)設(shè)為AVn的情況下，升高幅度通過AVn=AV (η-1)+0.1表示的情況。存儲單元MC的閾值電壓的上升的容易性按每個存儲單元MC而存在不均一，有時也無法將各級別的編程期間明確地劃分開。但是，在該變形例的情況下，與編程的閾值電壓無關(guān)，對于閾值電壓容易上升的存儲單元MC執(zhí)行使用了低通過電壓Vpass的編程工作，對閾值電壓難以上升的存儲單元MC執(zhí)行使用了高通過電壓Vpass的編程工作。因此，與本實施方式的圖31所示的實施例相比較，能夠執(zhí)行進(jìn)一步符合于存儲單元MC的編程特性的最適合的編程工作。以上，根據(jù)本實施方式，與以往的使用了 SB方式的編程工作的情況同樣，能夠提供不僅能夠降低對禁止寫入的選擇存儲單元的誤寫入的發(fā)生可能性、也抑制了存儲單元組的閾值分布的擴(kuò)大的非易失性半導(dǎo)體存儲裝置。[第7實施方式]在第6實施方式中，關(guān)于使用了 SB方式的編程工作的非易失性半導(dǎo)體存儲裝置進(jìn)行了說明，但在第7實施方式中，關(guān)于使用了所謂擦除區(qū)域自舉方式(以下稱為“EASB方式”)的編程工作的非易失性半導(dǎo)體存儲裝置進(jìn)行說明。另外，關(guān)于未說明的方面，與第I實施方式相同。圖37是表示本實施方式的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例，圖38是表示本實施方式的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。另外，圖37及圖38假定從源線CELSRC側(cè)的存儲單元MC寫入數(shù)據(jù)的情況。存儲單元的閾值電壓，通過數(shù)據(jù)寫入而提高。因此，數(shù)據(jù)寫入后的存儲單元的溝道電壓通過自舉而難以上升，自舉效率下降。因此，在EASB方式的編程工作中，通過將數(shù)據(jù)寫入后的存儲單元的溝道與包含選擇存儲單元的數(shù)據(jù)寫入前的存儲單元的溝道電分離，來使選擇存儲單元的溝道電壓容易自舉。具體地，如圖37所示，對選擇字線WLi施加編程電壓Vpgm，對與選擇字線WLi的源線CELSRC側(cè)相鄰的非選擇字線WL施加分離電壓Viso，對選擇字線WLi的位線BL側(cè)的相鄰字線WLi+Ι施加通過電壓Vpassl (第I通過電壓)，對非選擇字線WLO WLi_2施加通過電壓Vpass3 (第3通過電壓)，對非選擇字線WLi+2 WLn-1施加通過電壓Vpass2 (第2通過電壓)。在此，通過電壓Vpass2如圖38所示，無論寫入循環(huán)如何都為固定的電壓，是比編程電壓Vpgm的最低值高的電壓。另外，通過電壓Vpass3如圖38所示，無論寫入循環(huán)如何都為固定的電壓。并且，分離電壓Viso如圖38所示，是無論寫入循環(huán)如何都為固定的電壓，是例如比接地電壓Vss稍高的電壓。另一方面,通過電壓VpassI,與第6實施方式同樣,是以最大通過電壓Vpsmax為上限且隨著寫入循環(huán)增加而升高的電壓。也就是說，通過電壓Vpassl如圖38所示，是下述電壓:將初始值設(shè)為比通過電壓Vpass3低的電壓，升高幅度AVpassl在進(jìn)行A級別的編程的第I次 第L次的寫入循環(huán)中為0V，在進(jìn)行B級別的編程的第L+1次 第M次的寫入循環(huán)中變大為Vcl (Vc2>Vcl),在進(jìn)行C級別的編程的第M+1次 第N次的寫入循環(huán)中變大為Vc2 (Vc2>Vcl)0如以上所述，通過對字線WL1-1施加分離電壓Viso，存儲單元MC1-1的溝道截止，由此能夠使數(shù)據(jù)寫入后的存儲單元MCO MC1-2的溝道與數(shù)據(jù)寫入前的存儲單元MCi MCn -1的溝道電分離。另外，以下,有時也將被施加分離電壓Viso的非選擇字線稱為“分離用字線”。在此基礎(chǔ)上，通過對字線WLO WL1-2施加比較低的通過電壓Vpass3，關(guān)于數(shù)據(jù)寫入后的存儲單元MCO MC1-2能夠降低因過度的通過電壓的施加引起的誤寫入的發(fā)生可能性。另一方面，對字線WLi+Ι WLn-1施加比較高的通過電壓Vpass2，因此不受存儲單元MCO MC1-2的影響，能夠高效地使數(shù)據(jù)寫入前的存儲單元MCi MCn-1的溝道電壓自舉。其結(jié)果，能夠降低對禁止寫入的選擇存儲單元MCi的誤寫入的發(fā)生可能性。也就是說，根據(jù)本實施方式的圖37及圖38所示的實施例，不僅具有與第6實施方式的圖30及圖31所示的實施例相同的效果，而且進(jìn)而能夠進(jìn)一步降低對禁止寫入的選擇存儲單元的誤寫入的發(fā)生可能性。
另外，如圖39所示，通過對與選擇字線WLi+Ι的兩側(cè)相鄰的非選擇字線WLi ,WLi+2施加通過電壓Vpassl，能夠有效地抑制存儲單元組的閾值分布的擴(kuò)大。接下來，關(guān)于本實施方式的寫入序列的變形例的幾種進(jìn)行說明。第I個變形例，是如圖40所示控制圖37所示的各電壓的例子。圖40是表示本實施方式的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖。在該變形例中，與本實施方式的使圖37及圖38組合的實施例不同，使通過電壓Vpass2以最大通過電壓Vpsmax為上限，隨著寫入循環(huán)增加而升高。這樣，在本實施方式中，不僅使通過電壓Vpassl升高,而且也可以使通過電壓Vpass2升高。這樣通過使通過電壓Vpass2升高，能夠進(jìn)一步使溝道電壓上升。另外，如圖40所示，通過使通過電壓Vpass2的升高幅度Λ Vpass2變化的定時與使通過電壓Vpassl的升高幅度AVpassl變化的定時一致,能夠使通過電壓Vpass2的控制所需要的參數(shù)與通過電壓Vpassl相同，也能夠使由數(shù)據(jù)寫入部進(jìn)行的通過電壓Vpass2的控制變得容易。第2個變形例是如圖41那樣控制圖37所示的各電壓的例子。圖41是表示本實施方式的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖。在該變形例中，與本實施方式的使圖37及圖38組合的實施例不同，使通過電壓Vpassl以最大通過電壓Vpsmax為上限，隨著寫入循環(huán)增加而指數(shù)函數(shù)地升高。也就是說，在該變形例的情況下，與編程的閾值電壓無關(guān)，對容易編程的存儲單元MC執(zhí)行使用了低通過電壓Vpassl的編程工作，對難以編程的存儲單元MC執(zhí)行使用了高通過電壓Vpassl的編程工作。因此，根據(jù)該變形例，與本實施方式的使圖37及圖38組合的實施例相比較，能夠執(zhí)行符合于存儲單元的編程特性的最適合的編程工作。第3個變形例是如圖42那樣控制圖38所示的各電壓的例子。圖42是表示本實施方式的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖。在該變形例中，與本實施方式的使圖37及圖38組合的實施例不同，不僅將與選擇字線WLi的源線CELSRC側(cè)相鄰的非選擇字線WL1-1用作分離用字線，而且進(jìn)而將其相鄰的非選擇字線WL1-2也用作分離用字線。在如本實施方式的使圖37及圖38組合的實施例那樣分離用字線WL為I條的情況下，有時不能夠充分地將數(shù)據(jù)寫入后的存儲單元MC的溝道與數(shù)據(jù)寫入前的存儲單元MC的溝道電分離。在這一點，根據(jù)該變形例，由于分離用字線WL為多條，所以與本實施方式的使圖37及圖38組合的實施例相比較，能夠更切實地將數(shù)據(jù)寫入后的存儲單元MC的溝道與數(shù)據(jù)寫入前的存儲單元MC的溝道電分離。[第8實施方式]在第7實施方式中，關(guān)于使用了 EASB方式的編程工作的非易失性半導(dǎo)體存儲裝置進(jìn)行了說明，但是在第8實施方式中，關(guān)于使用了修訂的擦除區(qū)域自舉方式(以下稱為“REASB方式”)的編程工作的非易失性半導(dǎo)體存儲裝置進(jìn)行說明。另外，關(guān)于未說明的方面，與第7實施方式相同。圖43是表示本實施方式的編程工作中的存儲單元陣列的偏壓狀態(tài)的圖，圖44是表示本實施方式的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖。另夕卜，圖43及圖44，以從源線CELSRC側(cè)的存儲單元MC順序地寫入數(shù)據(jù)為前提。在使用了 EASB方式的編程工作的情況下，就圖37的例子而言，在連接于分離用字線WL1-1的存儲單元MC1-1的溝道和與該存儲單元MC1-1相鄰的存儲單元MC1-2或存儲單元MCi的溝道之間會產(chǎn)生大電位差。該情況下，從存儲單元MC1-1的溝道朝向存儲單元MC1-2或存儲單元MCi釋放加速了的電子。并且，在該電子進(jìn)入了存儲單元MC1-2或MCi的浮置柵的情況下，會產(chǎn)生對存儲單元MC1-2或MCi的誤寫入。在此，在REASB方式的編程工作中，對與分離用字線相鄰的一方或雙方的非選擇字線施加分離電壓與編程電壓或通過電壓的中間電壓即緩和電壓。具體地，如圖43所示，對選擇字線WLi施加編程電壓Vpgm，對相鄰字線WL1-1以及WLi+Ι施加通過電壓VpassI(第I通過電壓)，對選擇字線WLi的源線CELSRC側(cè)的非選擇字線WL1-3施加分離電壓Viso，對與分離用字線WL1-3相鄰的非選擇字線WL1-4及WLi_2施加緩和電壓Vgp，對非選擇字線WLi+2 WLn -1施加通過電壓Vpass2 (第2通過電壓)，對非選擇字線WLO WL1- 5施加通過電壓Vpass3 (第3通過電壓)。例如，緩和電壓Vgp如圖44所示，是無論寫入循環(huán)如何都為固定的電壓，是比編程電壓Vpgm的最低值、通過電壓Vpassl的最低值、通過電壓Vpass2或通過電壓Vpass3低且比分離電壓Viso高的電壓。另外，編程電壓Vpgm、通過電壓Vpassl、Vpass2及Vpass3以及分尚電壓Viso與圖38所不的實施例相同。另外，有時也將施加了緩和電壓Vgp的非選擇字線稱為“緩和用字線”。另外，通過對與選擇字線WLi的雙方相鄰的字線WL1-1、WLi+1施加通過電壓Vpassl，能夠有效地抑制存儲單元組的閾值分布的擴(kuò)大。如以上所述，通過對與分離用字線WL1-3相鄰的非選擇字線WL1-2及WL1-4施加緩和電壓Vgp，可降低從存儲單元MC1-3的溝道朝向存儲單元MC1-4及MC1-2的電子的加速。因此，該電子進(jìn)入存儲單元MC1-4及MC1-2的電荷蓄積層的可能性變低。也就是說，根據(jù)本實施方式的使圖43及圖44組合的實施例，不僅具有與第7實施方式的使圖37及圖38組合的實施例相同的效果，而且還能夠進(jìn)一步降低對與連接于分離用字線的存儲單元相鄰的存儲單元誤寫入的發(fā)生可能性。接下來，關(guān)于本實施方式的寫入序列的變形例的幾種進(jìn)行說明。第I個變形例是如圖45那樣控制圖43所示的各電壓的例子。圖45是表示本實施方式的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖的一例。在該變形例中，與本實施方式的使圖43及圖44組合的實施例不同，使通過電壓Vpass2以最大通過電壓Vpsmax為上限，隨著寫入循環(huán)增加而升高。這樣，在本實施方式中，不僅使通過電壓Vpassl升高,而且也可以使通過電壓Vpass2升高。第2個變形例，是如圖46那樣控制圖43所示的各電壓的例子。圖46是表示本實施方式的寫入序列時的寫入循環(huán)數(shù)與編程電壓及通過電壓的關(guān)系的曲線圖。在該變形例中，與本實施方式的使圖43及圖44組合的實施例不同，使通過電壓Vpassl以最大通過電壓Vpsmax為上限，隨著寫入循環(huán)增加而指數(shù)函數(shù)地升高。因此，根據(jù)該變形例，與本實施方式的使圖43及圖44組合的實施例相比較，能夠執(zhí)行符合于存儲單元的編程特性的最適合的編程工作。第3個變形例，是如圖47那樣控制圖43所示的各電壓的例子。圖47是表示本實施方式的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖。
在該變形例中，與本實施方式的使圖43及圖44組合的實施例不同，不僅將與選擇字線WLi的源線CELSRC側(cè)相鄰的非選擇字線WL1-3用作分離用字線，而且進(jìn)而將其相鄰的非選擇字線WL1-4也用作分離用字線。因此，根據(jù)該變形例，與本實施方式的使圖43及圖44組合的實施例相比較，能夠更切實地將數(shù)據(jù)寫入后的存儲單元MC的溝道與數(shù)據(jù)寫入前的存儲單元MC的溝道電分離。[第9實施方式]在第7實施方式中，關(guān)于使用了 EASB方式的編程工作的非易失性半導(dǎo)體存儲裝置進(jìn)行了說明，但在第9實施方式中，關(guān)于使用了所謂局部自舉方式(以下稱為“LSB方式”)的編程工作的非易失性半導(dǎo)體存儲裝置進(jìn)行說明。另外，關(guān)于未說明的方面，與第7實施方式相同。圖48是表示本實施方式的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。另外，圖48假定從源線CELSRC側(cè)的存儲單元MC寫入數(shù)據(jù)的情況。在使用了 EASB方式的編程工作的情況下，通過將數(shù)據(jù)寫入后的存儲單元的溝道與數(shù)據(jù)寫入前的存儲單元的溝道電分離，與使用了 SB方式的編程工作的情況相比較，能夠更高效地使選擇存儲單元的溝道電壓增壓。相對于此，在LSB方式的編程工作中，將選擇存儲單元的溝道不僅與選擇存儲單元的源線CELSRC側(cè)、而且也與位線BL側(cè)的存儲單元的溝道電分離。由此，與使用了 EASB方式的編程工作的情況相比，能夠更高效地使選擇存儲單元的溝道電壓增壓。具體地，如圖48所示，對選擇字線WLi施加編程電壓Vpgm，對相鄰字線WL1-1以及WLi+Ι施加通過電壓Vpassl (第I通過電壓)，對與相鄰字線WL1-1的源線CELSRC側(cè)相鄰的非選擇字線WL1-2及與相鄰字線WLi+Ι的位線BL側(cè)相鄰的非選擇字線WLi+2施加通過電壓Vpass2 (第2通過電壓)，對與非選擇字線WL1-2的源線CELSRC側(cè)相鄰的非選擇字線WL1-3及與非選擇字線WLi+2的位線BL側(cè)相鄰的非選擇字線WLi+3施加分離電壓Viso，對其他非選擇字線WLO WL1-4及WLi+4 WLn-1施加通過電壓Vpass3 (第3通過電壓)。在此,相對于寫入循環(huán)的編程電壓Vpgm、通過電壓Vpassl Vpass3以及分離電壓Viso的控制，與圖38所示的實施例相同。如以上所述，在本實施方式的使圖38及圖48組合的實施例的情況下，通過使非選擇存儲單元MC1-3及MCi+3截止，能夠?qū)⑦x擇存儲單元MCi周邊的溝道與其他非選擇存儲單元MC的溝道電分離。由此，根據(jù)本實施方式的使圖38及圖48組合的實施例，不僅具有與第7實施方式的使圖37及圖38組合的實施例同樣的效果，而且進(jìn)一步地，能夠更減少對禁止寫入的選擇存儲單元的誤寫入。接下來，關(guān)于本實施方式的寫入序列的變形例的幾種進(jìn)行說明。第I個變形例，是如圖40那樣控制圖48所示的各電壓的例子。在該變形例中，與本實施方式的使圖38及圖48組合的實施例不同，使通過電壓Vpass2以最大通過電壓Vpsmax為上限，隨著寫入循環(huán)增加而升高。這樣，在本實施方式中，不僅使通過電壓Vpassl升高,而且也可以使通過電壓Vpass2升高。第2個變形例，是如圖41那樣控制圖48所示的各電壓的例子。在該變形例中，與本實施方式的使圖38及圖48組合的實施例不同，使通過電壓Vpassl以最大通過電壓Vpsmax為上限，隨著寫入循環(huán)增加而指數(shù)函數(shù)地升高。因此，根據(jù)該變形例，與本實施方式的使圖38及圖48組合的實施例相比，能夠執(zhí)行符合于存儲單元的編程特性的最適合的編程工作。第3個變形例，是如圖49那樣控制圖48所示的各電壓的例子。圖49是表示本實施方式的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖。在該變形例中，與本實施方式的使圖38及圖48組合的實施例不同，不僅將與選擇字線WLi的源線CELSRC側(cè)相鄰的非選擇字線WL1-3用作分離用字線，而且進(jìn)而也將其相鄰的非選擇字線WL1-4也用作分離用字線。因此，根據(jù)該變形例，與本實施方式的使圖38及圖48組合的實施例相比，能夠更切實地將選擇存儲單元MC周邊的溝道與其他非選擇存儲單元的溝道電分離。[第10實施方式]在第8實施方式中，關(guān)于使用了 REASB方式的編程工作的非易失性半導(dǎo)體存儲裝置進(jìn)行了說明，但在第10實施方式中，關(guān)于使用了所謂修訂局部自舉方式(以下稱為“RLSB方式”)的編程工作的非易失性半導(dǎo)體存儲裝置進(jìn)行說明。另外，關(guān)于未說明的點，與第8實施方式相同。圖50是表示本實施方式的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖。另外，圖50以從源線CELSRC側(cè)的存儲單元MC順序地寫入數(shù)據(jù)為前提。在使用了 REASB方式的編程工作的情況下，通過將數(shù)據(jù)寫入后的存儲單元的溝道與數(shù)據(jù)寫入前的存儲單元的溝道電分離，與使用了 SB方式的編程工作的情況相比，能夠更高效地使選擇存儲單元的溝道電壓升高。相對于此，在RLSB方式的編程工作中，將選擇存儲單元的溝道不僅與選擇存儲單元的源線CELSRC側(cè)、而且也與位線BL側(cè)的存儲單元的溝道電分離。由此，與使用了 EASB方式的編程工作的情況相比，能夠更高效地使選擇存儲單元的溝道增壓。具體地，如圖50所示，對選擇字線WLi施加編程電壓Vpgm，對相鄰字線WL1-1以及WLi+Ι施加通過電壓Vpassl (第I通過電壓)，對與相鄰字線WL1-1的源線CELSRC側(cè)相鄰的非選擇字線WL1-2及與相鄰字線WLi+Ι的位線BL側(cè)相鄰的非選擇字線WLi+2施加通過電壓Vpass2 (第2通過電壓)，對與非選擇字線WL1-2的源線CELSRC側(cè)相鄰的非選擇字線WL1-3及與非選擇字線WLi+2的位線BL側(cè)相鄰的非選擇字線WLi+3施加分離電壓Viso，對與分離用字線WL1-4及WLi+4相鄰的非選擇字線WL1-5、WL1-3、WLi+3及WLi+5施加緩和電壓VgP，對其他非選擇字線WLO WL1-6及WLi+6 WLn -1施加通過電壓Vpass3 (第3通過電壓)。在此,相對于寫入循環(huán)的編程電壓Vpgm、通過電壓Vpassl Vpass3、分離電壓Viso以及緩和電壓Vgp的控制，與圖44所示的實施例相同。如以上所示，在本實施方式的使圖44及圖50組合的實施例的情況下，通過使非選擇存儲單元MC1-4及MCi+4截止，能夠?qū)⑦x擇存儲單元MCi周邊的溝道與其他非選擇存儲單元MC的溝道電分離。由此，根據(jù)本實施方式的使圖44及圖50組合的實施例，不僅具有與第8實施方式的使圖43及圖44組合的實施例同樣的效果，而且進(jìn)一步地，能夠更減少對禁止寫入的選擇存儲單元的誤寫入。
接下來，關(guān)于本實施方式的寫入序列的變形例的幾種進(jìn)行說明。第I個變形例，是如圖45那樣控制圖50所示的各電壓的例子。在該變形例中，與使本實施方式的圖44及圖50組合的實施例不同，將最大通過電壓Vpsmax作為上限，隨著寫入循環(huán)增加使通過電壓Vpass2升高。這樣，本實施方式中，不僅通過電壓Vpassl,也可以使通過電壓Vpass2升高。第2個變形例，是如圖46那樣控制圖50所示的各電壓的例子。在該變形例中，與本實施方式的使圖44及圖50組合的實施例不同，使通過電壓Vpassl以最大通過電壓Vpsmax為上限，隨著寫入循環(huán)增加而指數(shù)函數(shù)地升高。因此，根據(jù)該變形例，與本實施方式的使圖44及圖50組合的實施例相比，能夠執(zhí)行符合于存儲單元的編程特性的最適合的編程工作。第3個變形例，是如圖51那樣控制圖44所示的各電壓的例子。圖51是表示本實施方式的編程工作時的存儲單元陣列的偏壓狀態(tài)的圖的一例。在該變形例中，與本實施方式的使圖44及圖50組合的實施例不同，不僅將與選擇字線WLi的源線CELSRC側(cè)相鄰的非選擇字線WL1-4用作分離用字線，而且進(jìn)而也將其相鄰的非選擇字線WL1-5也用作分離用字線。同樣地，不僅將與選擇字線WLi的位線BL側(cè)相鄰的非選擇字線WLi+4用作分離用字線，而且進(jìn)而也將其相鄰的非選擇字線WLi+5也用作分
離用字線。因此，根據(jù)該變形例，與本實施方式的使圖44及圖50組合的實施例相比，能夠更切實地將選擇存儲單元MC周邊的溝道與其他非選擇存儲單元的溝道電分離。[第11實施方式]在第11實施方式中，關(guān)于通過事后修正因單元間干涉效應(yīng)的影響引起的存儲單元的閾值分布的擴(kuò)大來實現(xiàn)狹窄的閾值分布的數(shù)據(jù)寫入進(jìn)行說明。首先，參照圖52、圖53，關(guān)于第11實施方式涉及的非易失性半導(dǎo)體存儲裝置的數(shù)據(jù)寫入進(jìn)行說明。圖52是表示本實施方式的寫入序列的流程圖的一例。圖52表示對連接于字線WLi (i=0 n_l)的各存儲單元MC寫入數(shù)據(jù)的情況。該寫入序列的控制，例如通過包括行解碼器/字線驅(qū)動器2a、列解碼器2b、頁緩沖器3及電壓發(fā)生電路8的數(shù)據(jù)寫入部來進(jìn)行。另外，字線WLi是第2字線的例子，在字線WLi之前進(jìn)行寫入的字線是第I字線的例子。例如，能夠按字線WLO、WL1、...、WLn-2、WLn-1的順序進(jìn)行寫入，在此情況下，在字線WLi之前進(jìn)行寫入的字線WL1-1是第I字線的例子。圖53是表示第11實施方式的寫入循環(huán)數(shù)/追加電壓的施加次數(shù)與編程電壓/追加電壓的關(guān)系的曲線圖。在寫入時，對字線WLi施加編程電壓Vpgm和/或追加電壓Vadd。編程電壓Vpgm的值，如圖53所示，根據(jù)寫入循環(huán)數(shù)而增加。同樣地，追加電壓Vadd的值，根據(jù)追加電壓Vpgm的施加次數(shù)而增加。有時將使該編程電壓、追加電壓增加的工作稱為“升高工作”。以下，關(guān)于圖52的流程圖進(jìn)行說明。在圖52的說明中，也適宜參照圖53的曲線圖。首先，將存儲單元陣列I內(nèi)的全部位線BL之中的寫入對象的全部位線BL設(shè)定為選擇位線，將其他的位線BL設(shè)定為非選擇位線(步驟SB01)。接下來，對字線WLi施加編程電壓Vpgm (步驟SB02)。在第I次的編程工作中，編程電壓的值設(shè)定為Vpgml (參照圖53)。接下來，進(jìn)行確認(rèn)是否在連接于字線WLi的存儲單元MC內(nèi)寫入了數(shù)據(jù)的校驗工作(步驟SB03)。接下來，判斷未完成寫入的存儲單元MC是否小于等于nl個(nl為大于等于O的整數(shù))(步驟SB04)。另外，等價地，也能夠判斷連接于未完成寫入的存儲單元MC的位線BL的條數(shù)是否小于等于作為條件值的nl條。如果未完成存儲單元個數(shù)小于等于nl個，則判斷為寫入結(jié)束，并前進(jìn)至步驟SBllo另一方面,在未完成存儲單元個數(shù)比nl個多的情況下,使編程電壓Vpgm增加AVpgm(步驟SB05)，之后反復(fù)步驟SBOl SB04的處理。圖53表示通過5次的寫入循環(huán)結(jié)束了寫入的例子。在第2次 第5次的寫入循環(huán)中，編程電壓的值分別設(shè)定為Vpgm2 Vpgm5(Vpgml<Vpgm2<Vpgm3<Vpgm4 < Vpgm5)(參照圖53)。另外，個數(shù)nl既可以設(shè)為預(yù)定寫入的存儲單元MC的個數(shù)，也可以設(shè)定為在預(yù)定寫入的存儲單元MC的個數(shù)上考慮了能夠通過ECC(Error-Correcting Code)糾正的個數(shù)的個數(shù)。接下來，若向字線WLi的寫入結(jié)束，則將追加電壓Vadd的初始值設(shè)定為編程電壓Vpgm的最終值加上AVadd而得到的值(步驟SB11)。也就是說，將Vaddl的值設(shè)定為Vpgm5+ΔVadd。接下來，將存儲單元陣列I內(nèi)的全部位線BL設(shè)定為非選擇位線(步驟SB12)。接下來，對字線WLn施加追加電壓Vadd (步驟SB13)。在第I次的追加電壓的施加中，追加電壓的值設(shè)定為Vaddl (參照圖53)。接下來，確認(rèn)是否施加了指定次的追加電壓(步驟SB14)。在追加電壓Vadd的施加次數(shù)小于指定次的情況下，使追加電壓Vadd增加八％(1(1(步驟3815)，之后反復(fù)步驟3812 SB14的處理。圖53表示指定次為3次的例子。在第2次、第3次的處理中，追加電壓的值分別設(shè)定為Vadd2、Vadd3 (參照圖53)。另一方面，在追加電壓Vadd的施加次數(shù)達(dá)到了指定次的情況下，向字線WLi的追加電壓Vadd的施加結(jié)束。此后，能夠?qū)ο乱蛔志€WLi+Ι，進(jìn)行步驟SBOl SB15的處理。在該處理中，字線WLi+Ι是第2字線的例子，已進(jìn)行了寫入的字線WLi是第I字線的例子。另外，AVadd的值既可以是與AVpgm相同的值，也可以為不同的值。在本實施方式中，將Λ Vpgm、AVadd的值和/或上述的指定次設(shè)定在例如ROM熔斷器12內(nèi)，也可以在由控制器11生成之后，從控制器11發(fā)送。另外，追加電壓的初始值Vaddl的值也可以設(shè)定為Vpgm5+AVadd以外的值。例如，追加電壓的初始值Vadd I的值，既可以設(shè)定為比編程電壓的最終值Vp gm5高的值，也可以設(shè)定為比編程電壓的最終值Vpgm 5低的值(或者，也可以設(shè)定為與編程電壓的最終值Vpgm5相等的值)。但是，從減少追加電壓Vadd的施加次數(shù)的觀點來看,追加電壓的初始值Vaddl的值,優(yōu)選設(shè)定為比編程電壓的最終值Vpgm5高的值。在本實施方式中,通過設(shè)定為Vaddl>Vpgm5，追加電壓Vaddl Vadd3的值都設(shè)定為比最終值Vpgm5高的值。接下來，參照圖54 圖58，關(guān)于圖52的寫入序列的作用效果進(jìn)行說明。圖54 圖57是表示本實施方式的存儲單元MC的閾值分布的曲線圖的一例。圖54 圖57表不對于NAND型閃存的、利用公司內(nèi)制造的模擬器進(jìn)行的模擬的一例。圖54 圖57的橫軸表示存儲單元MC的閾值電壓，縱軸以對數(shù)標(biāo)度表示存儲單元MC的個數(shù)。另外，在圖54 圖57中，以使用了 3位/單元的存儲單元的情況為例進(jìn)行模擬。圖54表示連接于剛寫入后(即SB04的“是”剛剛后)的字線WLi的存儲單元MC的閾值分布。另外，圖55表示連接于追加電壓的剛施加后(即SB14的“是”剛剛后)的字線WLi的存儲單元MC的閾值分布。圖54、圖55的箭頭A、B，表示擦除級別(相當(dāng)于圖3所示的ER級別)的閾值分布。根據(jù)圖54、圖55能夠看出，通過追加電壓的施加，擦除級別的閾值分布向高電壓側(cè)移動。這樣，若將全部位線BL設(shè)為非選擇位線并對字線WLi施加追加電壓，則連接于字線WLi的擦除級別的存儲單元MC選擇性地被追加寫入，連接于字線WLi的擦除級別的存儲單元MC的閾值分布向高電壓側(cè)移動。接下來，關(guān)于字線WLi對字線WL1-1產(chǎn)生的影響(單元間干涉效應(yīng))進(jìn)行說明。圖56是表示對字線WLi剛寫入之后的、連接于字線WL1-1的存儲單元MC的閾值分布。另外，圖57表示對字線WLi的追加電壓的剛施加之后的、連接于字線WL1-1的存儲單元MC的閾值分布。對字線WLi的寫入，對連接于相鄰的寫入完畢的字線WL1-1的存儲單元MC的閾值分布造成影響。此時，連接于字線WL1-1的存儲單元MC受到的影響，依連接于字線WLi的相鄰存儲單元MC的閾值電壓Vth而不同。其結(jié)果，通過對字線WLi的寫入，如圖56所示，字線WL1-1上的閾值分布擴(kuò)大了。圖56的范圍C表示比這樣擴(kuò)大了的擦除級別高的寫入級別的存儲單元MC的寫入級別的閾值分布。一般地，在擴(kuò)大了的閾值分布內(nèi)的高電壓側(cè)，存在很多受到單元間干涉效應(yīng)的存儲單元MC、即相鄰單元的閾值電壓Vth高的存儲單元MC。另一方面，在擴(kuò)大了的閾值分布內(nèi)的低電壓側(cè)，存在很多不怎么受到單元間干涉效應(yīng)的存儲單元MC、即相鄰單元的閾值電壓Vth低的存儲單元MC (例如，相鄰單元的閾值電壓Vth為擦除級別的存儲單元MC)。圖57的范圍D與范圍C同樣，表示比擦除級別高的寫入級別的存儲單元MC的閾值分布。根據(jù)圖57可以看出，字線WL1-1上的寫入級別的閾值分布的下底緣(下裾)向高電壓側(cè)移動，字線WL1-1上的閾值分布變窄。這相當(dāng)于對連接于字線WLi的擦除級別的存儲單元MC進(jìn)行了追加寫入。追加寫入的結(jié)果，認(rèn)為下底緣內(nèi)的存儲單元MC的閾值電壓通過單元間干涉效應(yīng)而上升了。另一方面，對于比擦除級別高的寫入級別的存儲單元MC，幾乎沒有追加寫入的效果。這是因為，由于寫入級別高，所以即使對非選擇字線WLi施加追加電壓，存儲單元MC的閾值電壓Vth也幾乎不移動。其結(jié)果，認(rèn)為閾值分布的上底緣(上裾)內(nèi)的存儲單元MC的閾值電壓Vth幾乎不受到單元間干涉效應(yīng)，不上升。也就是說，本實施方式的追加電壓的施力口，可認(rèn)為相當(dāng)于對連接于字線WLi的擦除級別的存儲單元MC選擇性地進(jìn)行追加寫入。這樣，根據(jù)本實施方式，通過將全部位線BL設(shè)為非選擇位線并對字線WLi施加追加電壓，能夠使字線WL1-1上的存儲單元MC的閾值分布變窄。另外，本實施方式的寫入序列，在使用了 I位/單元的存儲單元的情況等使用了 3位/單元的存儲單元的情況以外，也可以應(yīng)用。圖58是表示本實施方式的追加電壓施加次數(shù)與閾值分布幅度的關(guān)系的曲線圖。圖58的橫軸表示對字線WLi的追加電壓的施加次數(shù)。施加次數(shù)為O次的狀態(tài)，相當(dāng)于剛寫入之后的狀態(tài)。另外，圖58的縱軸表示以剛寫入之后的幅度成為I的方式規(guī)格化后的、字線WL1-1上的寫入級別的閾值分布幅度。圖58與圖54 圖57同樣，表示關(guān)于使用了 3位/單元的存儲單元的NAND型閃存的模擬例子。根據(jù)圖58可以理解，若追加電壓的施加次數(shù)從O次起增加，則閾值分布幅度變窄，通過某施加次數(shù)，閾值分布幅度成為最小。在圖58的例子中，該施加次數(shù)是8次。并且，可以理解，若施加次數(shù)進(jìn)一步增加，則閾值分布幅度相反會擴(kuò)大。這認(rèn)為是因為，字線WLi上的存儲單元MC追加地受到的單元間干涉效應(yīng)過大。這樣，在追加電壓的施加次數(shù)上，存在最佳值。因此，在本實施方式中，通過實驗和/或模擬確定該最佳值或近似于最佳值的值，將所確定的值作為上述的指定次數(shù)而預(yù)先設(shè)定在ROM熔斷器12內(nèi)。因而，根據(jù)本實施方式，可以實現(xiàn)最佳化的閾值分布幅度。另外，該指定次數(shù)也可以通過非易失性半導(dǎo)體存儲裝置的測試時的調(diào)整來確定。最后，關(guān)于本實施方式的效果進(jìn)行說明。如以上所述，在本實施方式中，若對字線WLi的寫入結(jié)束，則將全部位線BL設(shè)定為非選擇位線并對字線WLi施加追加電壓。另外，對字線WLi的追加電壓的施加，能夠在對字線WLi+Ι的寫入開始前進(jìn)行。因而，根據(jù)本實施方式，可以使相鄰的寫入完畢的字線WL1-1上的存儲單元MC的閾值分布變窄。另外，在本實施方式中，施加編程電壓和追加電壓的處理，以指對字線WLi的編程電壓的施加、對字線WLi的追加電壓的施加、對字線WLi+Ι的編程電壓的施加、對字線WLi+1的追加電壓的施加的方式，連續(xù)地進(jìn)行對相同的字線的編程電壓和追加電壓的施加。因而，根據(jù)本實施方式，可以高速地進(jìn)行這些電壓的施加。另外，根據(jù)本實施方式，由于能夠通過上限低的編程電壓使多值方式的非易失性半導(dǎo)體存儲裝置工作，所以耐壓條件得到緩解，可以實現(xiàn)存儲單元MC的進(jìn)一步精細(xì)化。[第12實施方式]在第12實施方式中，在施加追加電壓時，將存儲單元陣列I內(nèi)的全部位線BL設(shè)定為選擇位線。另外，在第12實施方式中，將追加電壓Vaddl Vadd3的值都設(shè)定為比編程電壓的初始值Vpgml低的值。以下，參照圖59、圖60，關(guān)于第12實施方式涉及的非易失性半導(dǎo)體存儲裝置的數(shù)據(jù)寫入進(jìn)行說明。圖59是表不本實施方式的寫入序列的流程圖的一例。圖60是表不本實施方式的寫入循環(huán)數(shù)/追加電壓的施加次數(shù)與編程電壓/追加電壓的關(guān)系的曲線圖。以下，適宜參照圖60說明圖59的流程圖。首先，將存儲單元陣列I內(nèi)的全部位線BL之中的寫入對象的全部位線BL設(shè)定為選擇位線，將其他的位線BL設(shè)定為非選擇位線(步驟SCOl )。接下來，對字線WLi施加編程電壓Vpgm (步驟SB02)。接下來，進(jìn)行確認(rèn)是否在字線WLi上的存儲單元MC內(nèi)寫入了數(shù)據(jù)的校驗工作(步驟SC03)。接下來，判斷未完成寫入的存儲單元MC是否小于等于nl個(nl為大于等于O的整數(shù))(步驟SC04)。如果未完成存儲單元個數(shù)小于等于nl個，則判斷為寫入結(jié)束，并前進(jìn)至步驟SCllo另一方面,在未完成存儲單元個數(shù)比nl個多的情況下,使編程電壓Vpgm增加AVpgm(步驟SC05)，之后反復(fù)步驟SCOl SC04的處理。圖60表示通過5次的寫入循環(huán)結(jié)束了寫入的例子。接下來，若向字線WLi的寫入結(jié)束，則將追加電壓Vadd的初始值設(shè)定為比編程電壓Vpgm的初始值低的值(步驟SClI)。也就是說，設(shè)定為Vaddl的值成為Vpgml-Λ ( Δ >0)，且 Vaddl > O。接下來，將存儲單元陣列I內(nèi)的全部位線BL設(shè)定為選擇位線(步驟SC12)。接下來，對字線WLn施加追加電壓Vadd (步驟SC13)。在第I次的追加電壓的施加中，追加電壓的值設(shè)定為Vaddl (參照圖60)。接下來,確認(rèn)是否施加了指定次的追加電壓Vadd (步驟SC14)。在追加電壓Vadd的施加次數(shù)小于指定次的情況下，使追加電壓Vadd增加AVadd (步驟SC15)，之后反復(fù)步驟SC12 SC14的處理。圖60表示指定次為3次的例子。在第2次、第3次的處理中，追加電壓的值分別設(shè)定為Vadd2、Vadd3 (參照圖60)。另一方面，在追加電壓Vadd的施加次數(shù)達(dá)到了指定次數(shù)的情況下，對字線到WLi的追加電壓的施加結(jié)束。此后，在本實施方式中，對下一字線WLi+Ι進(jìn)行步驟SCOl SC15的處理。接下來，參照圖61 圖63，關(guān)于圖59的寫入序列的作用效果進(jìn)行說明。圖61及圖62是表示本實施方式的存儲單元MC的閾值分布的曲線圖。圖61及圖62表示關(guān)于使用了 3位/單元的存儲單元的情況下的NAND型閃存的模擬例子。本實施方式中的追加電壓的施加，與第11實施方式的情況相同，具有使擦除級別(相當(dāng)于圖3所示的ER級別)的閾值分布向高電壓側(cè)移動的效果。也就是說，通過將全部位線BL設(shè)為選擇位線并對字線WLi施加追加電壓，可得到與對字線WLi上的擦除級別的存儲單元MC進(jìn)行追加寫入的情況同等的效果，字線WLi上的擦除級別的閾值分布向高電壓側(cè)移動。其狀況，與圖54、圖55同樣。接下來，關(guān)于字線WLi對字線WL1-1造成的影響(單元間干涉效應(yīng))進(jìn)行說明。圖61表示對字線WLi剛寫入之后的、連接于字線WL1-1的存儲單元MC的閾值分布。另外，圖62表示對字線WLi的追加電壓的剛施加之后的、連接于字線WL1-1的存儲單元MC的閾值分布。在本實施方式中，因與第11實施方式的情況同樣的理由，通過對字線WLi的寫入，連接于字線WL1-1的存儲單元MC的閾值分布擴(kuò)大了(圖61)。圖61的范圍E表示比這樣擴(kuò)大了的擦除級別高的寫入級別的存儲單元MC的寫入級別的閾值分布。圖62的范圍F與范圍E同樣，表示比擦除級別高的寫入級別的存儲單元MC的閾值分布。根據(jù)圖62可以看出，連接于字線WL1-1的存儲單元MC的寫入級別的閾值分布的下底緣向高電壓側(cè)移動，連接于字線WL1-1的存儲單元MC的閾值分布變窄。這是因為，與第11實施方式的情況同樣，通過對連接于字線WLi的擦除級別的存儲單元MC選擇性地進(jìn)行了追加寫入，下底緣內(nèi)的存儲單元MC的閾值電壓Vth通過單元間干涉效應(yīng)而上升了。另一方面，對于比擦除級別高的寫入級別的存儲單元MC，幾乎沒有追加寫入的效果。這是因為，由于寫入級別高，所以即使對選擇字線WLi施加追加電壓，存儲單元MC的閾值電壓Vth也幾乎不移動。其結(jié)果，認(rèn)為閾值分布的上底緣內(nèi)的存儲單元MC的閾值電壓Vth幾乎不受到單元間干涉效應(yīng)，不上升。也就是說，本實施方式的追加電壓的施加，可認(rèn)為相當(dāng)于對連接于字線WLi的擦除級別的存儲單元MC選擇性地進(jìn)行追加寫入。
這樣，根據(jù)本實施方式，通過將全部位線BL設(shè)為選擇位線并對字線WLi施加追加電壓，能夠使連接于字線WL1-1的存儲單元MC的閾值分布變窄。另外，在本實施方式中，由于將位線設(shè)定為選擇位線，所以為了防止過剩的追加寫入，將全部的追加電壓Vaddl Vadd3的值設(shè)定為比編程電壓的初始值Vpgml低的值。圖63是表示本實施方式中的追加電壓施加次數(shù)與閾值分布幅度的關(guān)系的曲線圖。圖63與圖61及圖62同樣，表示關(guān)于使用了 3位/單元的存儲單元的NAND型閃存的、通過公司內(nèi)制的模擬器進(jìn)行的模擬例子。如圖63所示，對于追加電壓的施加次數(shù)，存在最佳值。在圖63的例子中，最佳值為15次左右。因此，在本實施方式中，通過實驗和/或模擬確定該最佳值或接近于最佳值的值，將所確定的值作為上述的指定次數(shù)而預(yù)先設(shè)定在ROM熔斷器12內(nèi)。因而，根據(jù)本實施方式，可以實現(xiàn)最佳化的閾值分布幅度。最后，關(guān)于本實施方式的效果進(jìn)行說明。如以上所述，在本實施方式中，若對字線WLi的寫入結(jié)束，則將全部位線BL設(shè)定為選擇位線并對字線WLi施加追加電壓。另外，對字線WLi的追加電壓的施加，能夠在對字線WLi+Ι的寫入開始前進(jìn)行。因而，根據(jù)本實施方式，與第11實施方式同樣，可以使相鄰的寫入完畢的字線WL1-1上的存儲單元MC的閾值分布變窄。[第13實施方式]圖64是表示第13實施方式的寫入循環(huán)數(shù)/追加電壓的施加次數(shù)與編程電壓/追加電壓的關(guān)系的曲線圖的一例。在第11實施方式中，在施加追加電壓時，將存儲單元陣列I內(nèi)的全部位線BL設(shè)定為非選擇位線。另外，在第12實施方式中，在施加追加電壓時，將存儲單元陣列I內(nèi)的全部位線BL設(shè)定為選擇位線。相對于此，在第13實施方式中，在施加追加電壓時，根據(jù)追加電壓的值，將存儲單元陣列I內(nèi)的全部位線BL設(shè)定為選擇位線或非選擇位線。具體地，在將追加電壓Vadd的值設(shè)定為比編程電壓的初始值Vpgml低的值的情況下，將全部位線BL設(shè)定為選擇位線。在圖64中，Vaddl、Vadd2相當(dāng)于該例子。另一方面，在將追加電壓Vadd的值設(shè)定為比編程電壓的初始值Vpgml高的值的情況下，將全部位線BL設(shè)定為非選擇位線。在圖64中，Vadd3 Vadd5相當(dāng)于該例子。根據(jù)本實施方式，與在追加電壓的值上存在限制的第11、第12實施方式不同，可以將追加電壓的值設(shè)定為任意值。另外，將全部位線BL設(shè)為選擇位線并施加追加電壓，比將全部位線BL設(shè)為非選擇位線并施加追加電壓，從位線BL的電位的穩(wěn)定性的觀點來看優(yōu)選。另一方面，若將全部位線BL設(shè)定為選擇位線，則如上所述，可發(fā)生過剩的追加寫入。但是，在本實施方式中，由于能夠?qū)⑷课痪€BL設(shè)為選擇位線還是設(shè)為非選擇位線進(jìn)行切換，所以可以具有作為選擇位線的情況下的優(yōu)點，并防止過剩的追加寫入。雖然說明了本發(fā)明的幾種實施方式，但這些實施方式是作為例子而提示的，并非要限定發(fā)明的范圍。這些新的實施方式可以通過其他各種形式實施，在不脫離發(fā)明的主旨的范圍內(nèi)，能夠進(jìn)行各種省略、置換、變更。這些實施方式和/或其變形，包含于發(fā)明的范圍和/或主旨，并且也包含于權(quán)利要求記載的發(fā)明及其均等的范圍。例如，在第11 第13實施方式的情況下，也能夠?qū)⒆芳与妷篤add的施加方法從多個獨立的脈沖的施加,變更為單個電壓連續(xù)地變化的脈沖的施加(參考圖65、圖66)。圖65、圖66分別是表示第11、第12實施方式的變形例中的寫入循環(huán)數(shù)/追加電壓的施加次數(shù)與編程電壓/追加電壓的關(guān)系的曲線圖。這樣，通過使單個電壓連續(xù)地變化，能夠使對存儲單元MC的柵絕緣膜施加的應(yīng)力減小。另外，與施加獨立的脈沖的情況相比，沒有使電壓下降的時間，因此能夠減少寫入時間。另外，在“單個電壓的連續(xù)的變化”中，不僅包括如圖65、圖66那樣電壓直線地變化的情況，也包括電壓曲線地、階梯狀地變化的情況。這是因為，這樣的電壓變化，也可獲得減小對存儲單元MC的柵絕緣膜施加的應(yīng)力的效果和/或減少寫入時間的效果。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲裝置，其特征在于，具備: 單元陣列，其具有:相互交叉的位線及源線；使多個存儲單元串聯(lián)連接而成的單元串，所述存儲單元包括配置于前述位線及源線間且具有控制柵及電荷蓄積層的晶體管；以及連接于前述單元串的各存儲單元的控制柵的字線；以及 數(shù)據(jù)寫入部，其在數(shù)據(jù)寫入時，反復(fù)執(zhí)行寫入循環(huán)，所述寫入循環(huán)包括對選擇的前述字線施加編程電壓并且對其他的非選擇的前述字線的任一條施加通過電壓的編程工作； 其中，在將第η次寫入循環(huán)中使用的前述通過電壓與第η+1次寫入循環(huán)中使用的前述通過電壓的差表示為Λ Vn的情況下，在L〈M成立的情況下，前述數(shù)據(jù)寫入部使用成為AV(L-1) < AVL, AVL^ AV (M-1)且AV (M-1)〈 Λ VM的前述通過電壓執(zhí)行前述寫入循環(huán)，其中L及M為整數(shù)。
2.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，使用從AVl到AV (L-1)為O、從Λ VL到AV (M_l)為比O大的固定的第I電壓值且從Λ VM到AV (N-1)為比前述第I電壓大的固定的第2電壓值的前述通過電壓執(zhí)行前述寫入循環(huán)，其中N為比M大的整數(shù)。
3.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，使用從AVl到AVN指數(shù)函數(shù)地上升的前述通過電壓執(zhí)行前述寫入循環(huán)，其中N為比M大的整數(shù)。
4.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，使用從AVl到Λ V (L-1)為大于等于O的固定的值且從AVL到AV(Ν-1)指數(shù)函數(shù)地上升的前述通過 電壓執(zhí)行前述寫入循環(huán)，其中N為比M大的整數(shù)。
5.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，基于前述寫入循環(huán)的數(shù)量確定L、Μ、N，其中N為比M大的整數(shù)。
6.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，基于前述編程電壓確定L、Μ、N，其中N為比M大的整數(shù)。
7.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，基于前述通過電壓確定L、Μ、N，其中N為比M大的整數(shù)。
8.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，根據(jù)對前述存儲單元的寫入/擦除周期數(shù)改變L、Μ、N，其中N為比M大的整數(shù)。
9.一種非易失性半導(dǎo)體存儲裝置，其特征在于，具備: 存儲單元陣列，其具有:使多個具有控制柵及電荷蓄積層的存儲單元串聯(lián)連接而成的單元串；以及在第I方向?qū)⑶笆鰡卧母鞔鎯卧目刂茤殴餐B接的多條字線；以及 數(shù)據(jù)寫入部，其在數(shù)據(jù)寫入時，反復(fù)執(zhí)行編程工作； 其中，在將前述多條字線之中的選擇的字線設(shè)為選擇字線，將與前述選擇字線相鄰的字線分別設(shè)為第I相鄰字線、第2相鄰字線，將前述選擇字線、前述第I相鄰字線、前述第2相鄰字線以外的任一字線設(shè)為第I非選擇字線的情況下，前述數(shù)據(jù)寫入部，在編程工作時，對前述選擇字線施加編程電壓，對前述第I相鄰字線及第2相鄰字線的至少一方施加第I通過電壓，對第I非選擇字線施加第2通過電壓， 在將第η次前述寫入循環(huán)中使用的前述第I通過電壓與第η+1次前述寫入循環(huán)中使用的前述第I通過電壓的差表示為AVn的情況下，在L〈M成立的情況下，前述第I通過電壓使 AV (L-1) < AVL, AVL ^ AV (M-1)且 AV (M-1)〈 Λ VM 成立，其中 L 及 M 為整數(shù)， 前述第2通過電壓是比前述第I通過電壓的最低值高的電壓。
10.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，在編程工作時，通過編程電壓的值轉(zhuǎn)換前述第I通過電壓的差。
11.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，無論前述寫入循環(huán)如何，使前述第2通過電壓為固定值。
12.根據(jù)權(quán)利要求10所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，無論前述寫入循環(huán)如何，使前述第2通過電壓為固定值。
13.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，通過校驗通過率轉(zhuǎn)換前述第I通過電壓的差。
14.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，按每個前述寫入循環(huán)使前述第I通過電壓指數(shù)函數(shù)地上升。
15.一種非易失性半導(dǎo)體存儲裝置，其特征在于，具備: 存儲單元陣列，其具有多個存儲單元以及用于控制前述存儲單元的多條字線及多條位線；以及 數(shù)據(jù)寫入部，其對前述多條字線之中的第I字線施加I次以上的編程電壓，在連接于前述第I字線的前述存儲單元內(nèi)寫入數(shù)據(jù)，在連接于前述第I字線的存儲單元內(nèi)寫入了前述數(shù)據(jù)后，對前述第I字線施加I次以上的追加電壓； 其中，前述數(shù)據(jù)寫入部，在對連接于前述第I字線的存儲單元的寫入后進(jìn)行對前述多條字線之中與前述第I字線不同的第2字線的寫入的情況下，在連接于前述第2字線的前述存儲單元內(nèi)寫入了數(shù)據(jù)后，將前述多條位線設(shè)定為非選擇位線或選擇位線，對前述第2字線施加前述追加電壓。
16.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，將前述追加電壓的值設(shè)定為比前述編程電壓的最終值高的值。
17.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，將前述追加電壓的初期值設(shè)定為比前述編程電壓的最終值低的值。
18.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，將前述追加電壓的值設(shè)定為比前述編程電壓的初期值低的值。
19.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，根據(jù)前述追加電壓的值，將前述多條位線設(shè)定為選擇位線或非選擇位線。
20.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲裝置，其特征在于: 前述數(shù)據(jù)寫入部，在將前述追加電壓的值設(shè)定為比前述編程電壓的初始值低的值的情況下，將前述多條位線設(shè)定為選擇位線， 在將前述追加電壓的值設(shè)定為比前述編程電壓的初期值高的值的情況下，將前述多條位線設(shè)定為非選擇位線。
全文摘要
實施方式所涉及的非易失性半導(dǎo)體存儲裝置具備單元陣列，其具有相互交叉的位線及源線；使多個存儲單元串聯(lián)連接而成的單元串，所述存儲單元包括配置于位線及源線間且具有控制柵及電荷蓄積層的晶體管；連接于單元串的各存儲單元的控制柵的字線；以及數(shù)據(jù)寫入部，其在數(shù)據(jù)寫入時，反復(fù)執(zhí)行寫入循環(huán)，寫入循環(huán)包括對選擇的字線施加編程電壓并且對其他的非選擇的字線施加通過電壓的編程工作；在將第n次寫入循環(huán)中使用的通過電壓與第n+1次寫入循環(huán)中使用的通過電壓的差表示為ΔVn的情況下，在L<M成立的情況下，數(shù)據(jù)寫入部使用成為ΔV(L-1)<ΔVL、ΔVL≤ΔV(M-1)且ΔV(M-1)<ΔVM的通過電壓執(zhí)行寫入循環(huán)，其中L及M為整數(shù)。
文檔編號G11C16/02GK103165183SQ20121051950
公開日2013年6月19日 申請日期2012年12月6日 優(yōu)先權(quán)日2011年12月9日
發(fā)明者椎野泰洋, 入枝重文, 近藤重雄 申請人:株式會社 東芝