動態(tài)驅(qū)動器電路及其操作方法
【專利摘要】本發(fā)明公開了一種動態(tài)驅(qū)動器電路及其操作方法，可使用作為字線驅(qū)動器的電路包括一個因應(yīng)于一控制節(jié)點上的一電壓作切換的驅(qū)動器，以及一個供應(yīng)一電壓給控制節(jié)點的電路。供應(yīng)電壓給控制節(jié)點的電路提供一個傾向于將控制節(jié)點上拉至一第一電源電壓的第一靜態(tài)電流，并因應(yīng)于一信號選擇驅(qū)動器提供一戰(zhàn)斗電流脈沖，用以將控制節(jié)點下拉至一第二電源電壓，藉以克服第一靜態(tài)電流。此外，一電路提供一個在選擇斷開戰(zhàn)斗電流的驅(qū)動器的信號的一轉(zhuǎn)變上的上拉升高電流，并施加一升高電流脈沖至控制節(jié)點以輔助快速地將控制節(jié)點拉至第一電源電壓。
【專利說明】動態(tài)驅(qū)動器電路及其操作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于包括供大負載用的驅(qū)動器的集成電路，且特別是有關(guān)于供低電壓存儲器裝置用的字線驅(qū)動器電路及其操作方法。
【背景技術(shù)】
[0002]存儲器集成電路利用被字線驅(qū)動器供以電源的字線存取存儲器單元，字線驅(qū)動器能夠在大電容負載上于高速下驅(qū)動各種電壓。字線驅(qū)動器利用各種電壓電平驅(qū)動相關(guān)字線，電壓電平取決于存儲器的操作的模式，于此供閃存用的模式可包括讀取、編程以及擦除操作模式。用于各種操作模式的電壓常常大于用于低電壓裝置的電源電壓。舉例而言，在一閃存中，供讀取操作用的字線電壓可能是大約5伏特，而供此裝置用的電源電壓可能是1.8伏特。
[0003]供多數(shù)存儲器裝置用的讀取模式常常是以速度為關(guān)鍵。然而，取決于由周邊電路(包括字線譯碼器與驅(qū)動器選擇電路)所使用的電源電壓的低電壓可限制字線驅(qū)動器的切換速度。

【發(fā)明內(nèi)容】

[0004]本發(fā)明說明可被使用在低電壓、高速電路環(huán)境中以驅(qū)動高電容負載的驅(qū)動器電路。驅(qū)動器可包括一動態(tài)選擇電路，其設(shè)定驅(qū)動器的一控制節(jié)點。動態(tài)選擇電路包括一上拉電路及一下拉電路(其因應(yīng)于譯碼的控制信號)，以及一上拉加速電路。上拉加速電路是被控制于控制節(jié)點的電壓轉(zhuǎn)換時升高電流。驅(qū)動器是適合被使用作為低電源電壓集成電路存儲器裝置中的一字線驅(qū)動器。驅(qū)動器可改善切換特征而在增加的電路復(fù)雜性方面不需要相當?shù)拇鷥r。
[0005]一種可使用作為于此所說明的一字線驅(qū)動器的電路包括一驅(qū)動器，其因應(yīng)于一控制節(jié)點上的一電壓作切換；以及一電路，其供應(yīng)一電壓給控制節(jié)點。供應(yīng)一電壓給一控制節(jié)點的電路提供一第一靜態(tài)電流，其傾向于將控制節(jié)點上拉至一第一電源電壓；并因應(yīng)于一信號選擇驅(qū)動器提供一戰(zhàn)斗電流脈沖，用以將控制節(jié)點下拉至一第二電源電壓，藉以克服第一靜態(tài)電流。此外，一電路提供在選擇不導(dǎo)通戰(zhàn)斗電流的驅(qū)動器的信號的一轉(zhuǎn)變上的一上拉升高電流，并施加一升高電流脈沖至控制節(jié)點以輔助快速地將控制節(jié)點拉至第一電源電壓。這種升高電流脈沖可在不需要來自負載的回饋的情況下被施加。
[0006]本技術(shù)的其他實施樣態(tài)與優(yōu)點可通過檢閱圖式與以下的詳細說明而獲得理解。
【專利附圖】

【附圖說明】
[0007]圖1為可被使用以驅(qū)動像集成電路上的字線的高電容負載的已知技術(shù)驅(qū)動器電路的不意圖。
[0008]圖2為包括一上拉加速電路的一驅(qū)動器電路的示意圖，可被使用以驅(qū)動像集成電路上的字線的高電容負載。[0009]圖3為顯示由圖2的電路所使用的操作譯碼的控制信號的時序圖。
[0010]圖4為顯示圖2的電路中的電壓與電流電平的時序圖。
[0011]圖5A-圖5C顯示可被使用以產(chǎn)生圖3所顯示的譯碼的控制信號的電路。
[0012]圖6為包括一個像圖2的那個字線驅(qū)動器電路的集成電路的簡化方塊圖。
[0013]【主要元件符號說明】
[0014]88-1n、88_n:線
[0015]AVXP:第一電源電壓
[0016]GffBL:電壓/電壓電平
[0017]I1、12、13:電流
[0018]IN:信號
[0019]MN0、MN1、MN2、MN3、MN10、MN11、MN12、MN13、MN20:n 通道晶體管
[0020]MP1、MP10、MP11、MP12、MP20:p 通道晶體管
[0021]NVSS:第二電源電壓
[0022]OUT:脈沖
[0023]T1、T2、T3、T4:時間
[0024]VDD:電源電壓
[0025]VSS:低電平
[0026]Wl:期間
[0027]W2:時間間隔
[0028]WLBS:偏壓
[0029]XBL2、XBL3、Sector:譯碼的地址信號
[0030]XBL2_HV:高電壓譯碼信號
[0031]11、12:電壓源
[0032]14:控制節(jié)點
[0033]15:全局字線
[0034]21、22:電壓源
[0035]24:控制節(jié)點
[0036]25:全局字線
[0037]50、51:脈沖
[0038]54:區(qū)域
[0039]55:脈沖
[0040]80:脈沖產(chǎn)生器
[0041]81:電平偏移器/脈沖產(chǎn)生電路/脈沖產(chǎn)生器
[0042]82、83:緩沖器
[0043]85:存儲器
[0044]88、89:總線
[0045]90:反相器
[0046]91、97:節(jié)點
[0047]92:電容器[0048]93、94、95、96:晶體管
[0049]100:時間
[0050]101:下降邊緣/時間/轉(zhuǎn)變
[0051]102、103:轉(zhuǎn)變
[0052]600:存儲器陣列
[0053]601:列譯碼器
[0054]602:字線
[0055]603:行譯碼器
[0056]604:位線
[0057]605、607:總線
[0058]606:頁面緩沖器
[0059]608:偏壓的配置電源電壓
[0060]609:電路
[0061]611:數(shù)據(jù)輸入線
[0062]612:升壓的全局字線驅(qū)動器與局部字線驅(qū)動器
[0063]615:數(shù)據(jù)輸出線
[0064]650:集成電路
【具體實施方式】
[0065]圖1顯示可被使用在一種低電壓集成電路的字線驅(qū)動器及驅(qū)動器選擇電路，用以在一聞電容負載上驅(qū)動一聞電壓的電路圖。
[0066]于此例子中，驅(qū)動器包括P通道晶體管MP10，其具有一個連接至一第一電源電壓AVXP(來自電壓源11)的源極，以及一個連接至一負載(其包括供一集成電路存儲器用的一全局字線15)的漏極。又，一 η通道晶體管MNlO具有一個連接至全局字線15的漏極，以及一個連接至一第二電源電壓NVSS (來自電壓源12)的源極。源極與漏極可被稱為晶體管的電流承載端子。晶體管MPlO與MNlO的柵極被一起連接至一驅(qū)動器控制節(jié)點14，于驅(qū)動器控制節(jié)點14產(chǎn)生電壓GWLB。因此，晶體管MPlO與麗10是以一反相緩沖器的型式被連接，藉以在電壓GWLB低時傳送一高電壓AVXP在全局字線15上，并在電壓GWLB高時傳送一低電壓NVSS在全局字線15上。
[0067]第一電源電壓AVXP可通過使用偏壓及電源電壓電路而產(chǎn)生，偏壓及電源電壓電路包括在集成電路上的一充電泵或其他電壓源。第一電源電壓AVXP可以依據(jù)裝置的操作模式而改變，而在某些模式中，可以大幅地高于被施加至芯片的電源電壓。第二電源電壓NVSS亦可通過使用偏壓及電源電壓電路而產(chǎn)生，偏壓及電源電壓電路包括在集成電路上的一充電泵或其他電壓源。第二電源電壓NVSS可以依據(jù)裝置的操作模式改變，而在某些模式中，可以是負的。在某些模式中，NVSS為接地電位。
[0068]一全局字線15可以耦接至一組局部字線驅(qū)動器，其因應(yīng)于譯碼信號以將全局字線耦接至局部字線。一全局字線15的電容負載因此可能是相當大的。
[0069]驅(qū)動器選擇電路被連接至控制節(jié)點14，并響應(yīng)譯碼的地址信號以控制電壓GWLB。于此例子中，驅(qū)動器選擇電路包括一上拉電路，其包括P通道晶體管MPl，P通道晶體管MPl使其柵極被耦接至一固定偏壓WLBS，其傾向于使晶體管MPl維持在一相當弱的導(dǎo)電狀態(tài)中，藉以施加一靜態(tài)電流。因為大型的電容負載將使裝置的操作變慢，所以在驅(qū)動器具有大的電容負載的電路中，固定偏壓WLBS可以較佳地超過驅(qū)動器輸出的回饋。
[0070]又，驅(qū)動器選擇電路包括一下拉電路，其包括串聯(lián)在控制節(jié)點14及接地電位(或NVSS)之間的η通道晶體管麗1、麗2及麗3。于此例子中，晶體管麗1、麗2及麗3的柵極被分別連接至譯碼的地址信號XBL2、XBL3及Sector。
[0071]在圖1所顯示的電路中，上拉電路將一電流12從第一電源電壓傳送至控制節(jié)點14，而下拉電路將一電流Il從節(jié)點14傳送至接地端。對于上拉與下拉電路的設(shè)計的一項限制出現(xiàn)在低電壓組態(tài)中，于此η通道晶體管ΜΝ0、麗I及麗2會因遍及此串聯(lián)的晶體管的小的過驅(qū)電壓而蒙受嚴重的本體效應(yīng)(body effect)。于此情況下，電流Il將是相當小的。
[0072]又，此電路必須被設(shè)計成能使電流Il大幅地大于電流12，以能在控制節(jié)點14被選擇并從一高電壓轉(zhuǎn)變至一低電壓時，電流Il可快速地克服電流12并將節(jié)點14下拉。另一方面，此電路亦必須被設(shè)計成能使電流12大到足以在取消選擇控制節(jié)點14時,使節(jié)點14上的電壓相當快速地從低電壓轉(zhuǎn)變至高電壓。
[0073]這種組態(tài)顯現(xiàn)出一種困難的設(shè)計權(quán)衡，尤其在需要高速操作的環(huán)境中。一種處理切換的速度的方式是增加全局字線15上的緩沖器，藉以允許晶體管MPlO與MNlO的尺寸被縮小。這減少了節(jié)點14的電容。然而，這種設(shè)計方法演變成增加面積的成本與裝置上的電路復(fù)雜性的問題。
[0074]圖2顯示一改善的字線驅(qū)動器，其是通過增加一種譬如通過P通道晶體管MP12而實施的上拉加速電路而修正。
[0075]于此例子中，驅(qū)動器包括P通道晶體管MP20，其具有個連接至一第一電源電壓AVXP (來自電壓源21)的源極，以及一個連接至一負載的漏極，負載包括一條供一集成電路存儲器用的全局字線25。又，一 η通道晶體管麗20具有一個連接至全局字線25的漏極，以及一個連接至一第二電源電壓NVSS(來自電壓源22)的源極。晶體管ΜΡ20與麗20的柵極被一起連接至一驅(qū)動器控制節(jié)點24，于驅(qū)動器控制節(jié)點24產(chǎn)生電壓GWLB。因此，晶體管ΜΡ20與麗20是以一反相緩沖器的型式被連接，藉以在電壓GWLB低時傳送一高電壓AVXP在全局字線25上，并在電壓GWLB高時傳送一低電壓NVSS在全局字線25上。
[0076]第一電源電壓AVXP可通過使用偏壓及電源電壓電路而產(chǎn)生，偏壓及電源電壓電路包括一個在集成電路上的充電泵或其他電壓源。第二電源電壓NVSS亦可通過使用偏壓及電源電壓電路而產(chǎn)生，偏壓及電源電壓電路包括一個在集成電路上的充電泵或其他電壓源。第一與第二電壓源可具有受限制的驅(qū)動功率，其乃因為它們可能需要充電泵或其他必須通過使用一低電源電壓來產(chǎn)生高電壓的集成電路上的特殊電路。為了這個說明的目的，“供應(yīng)電壓”表示一種從一外部來源施加至一集成電路且主要用以供電給集成電路的電壓。另一方面，一電壓源或一電源電壓可包括用以于例如AVXP及NVSS的選擇的電平(包括于電源電壓的電平)下提供操作電壓的電路。
[0077]驅(qū)動器選擇電路被連接至控制節(jié)點24，并與譯碼的地址信號響應(yīng)以控制電壓GWLB。于此例子中，驅(qū)動器選擇電路包括一上拉電路,其包括P通道晶體管ΜΡ11, P通道晶體管MPl I使其柵極被耦接至一固定偏壓WLBS，傾向于使其維持在一相當弱的導(dǎo)電狀態(tài)中。偏壓WLBS獨立于負載下的電壓，也就是說其是在不需要在負載上的電壓回饋的情況下被產(chǎn)生。在其他實施例中，上拉電路可包括一個或多個晶體管或其他電路元件，其可提供一小上拉電流，此小上拉電流易于將控制節(jié)點24固定于一高電平，且可被來自一下拉電路的戰(zhàn)斗電流克服。
[0078]又，驅(qū)動器選擇電路包括一下拉電路，其包括串聯(lián)在控制節(jié)點24及接地電位(或NVSS)之間的η通道晶體管麗11、麗12及麗13。于此例子中，晶體管麗11、麗12及麗13的柵極被分別連接至譯碼的地址信號XBL2、XBL3及Sector。譯碼的地址信號XBL2、XBL3及Sector在一驅(qū)動器選擇電平(位于或低于第一電源電壓)與一驅(qū)動器取消選擇電平之間轉(zhuǎn)換。舉例而言，驅(qū)動器選擇電平可以是大約VDD，其對一低電壓集成電路而言，譬如可以是1.8V。一驅(qū)動器取消選擇電平可以是大約接地電平。在其他實施例中，下拉電路可包括一個晶體管或多個串聯(lián)的晶體管，其在它們的柵極上具有譯碼信號。
[0079]于此例子中，上拉加速電路包括P通道晶體管MP12，其使其源極耦接至第一電源電壓AVXP，并使其漏極耦接至供驅(qū)動器用的控制節(jié)點24。晶體管MP12的柵極被連接至一高電壓譯碼信號XBL2HV，其可以基于低電壓譯碼信號XBL2而產(chǎn)生，如圖3所示。在其他實施例中，上拉加速電路可包括其他電路元件，例如一電流鏡電路，或包括多個串聯(lián)的晶體管的電路。
[0080]在操作上，全局字線25正常地被取消選擇，意思是節(jié)點24上的電壓GWBL是高的。這種電壓是通過包括P通道晶體管MPll的上拉電路而得以維持，如上參考圖1的晶體管MPl所述。在取消選擇的狀態(tài)中，譯碼信號XBL2是低的，藉以使晶體管麗11不導(dǎo)通。同樣地，譯碼信號XBL3與Sector將是低的，藉以使晶體管麗12及麗13不導(dǎo)通。
[0081]當XBL2如圖3所示是低的(例如于VSS)時，信號XBL2_HV將高于小于在AVXP以下的閾值電壓(例如于AVXP)的電平，以能使晶體管MP12將維持不導(dǎo)通。只有相當?shù)偷碾娏?2是經(jīng)由晶體管MPll而由上拉電路所提供，用以將節(jié)點24維持為高的。
[0082]當驅(qū)動器改變成例如于圖3所顯示的時間Tl的選擇狀態(tài)時，譯碼信號Sector、XBL3及XBL2譬如于VDD下轉(zhuǎn)變成它們的高電平。為了這個例子的目的，時序臨界信號為XBL2，其是用以施加一脈沖50至晶體管麗11的柵極，如圖3所示。如于圖3的區(qū)域52中所顯示的，于時間Tl，信號XBL2_HV維持高(例如AVXP)。這可使流向的節(jié)點24電流Il于晶體管MP12維持不導(dǎo)通時，大于流經(jīng)上拉電路的電流12。
[0083]驅(qū)動器從Tl至T2維持被選擇持續(xù)一段圖3所顯示的時間間隔。于時間T2，如圖3的區(qū)域54所示，譯碼信號XBL2轉(zhuǎn)變至其電平，譬如于VSS或接地電位。這使晶體管麗11不導(dǎo)通，藉以中斷電流12。當晶體管麗11于時間T2不導(dǎo)通時，信號XBL2_HV中的一脈沖51是被施加，包括轉(zhuǎn)變至其低電平，譬如于VSS或接地電位。這可使晶體管MP12導(dǎo)通，藉以提供一升高電流至節(jié)點24，而能很快速地拉高電壓GWLB。于時間T3，信號XBL2_HV轉(zhuǎn)變至其高電平。這可使晶體管MP12在具有一段時間T2與T3之間的期間Wl的時間間隔之后不導(dǎo)通。這種間隔最好是很短，剛好長到足以暫時升壓至上拉功率，并在GWLB達到供緩沖器用的轉(zhuǎn)變電壓以上時，導(dǎo)致驅(qū)動器的快速切換。
[0084]間隔的期間Wl (在此期間施加升高電流)最好是比在脈沖50的下降邊緣與于所顯示的例子中的時間T4的一后續(xù)脈沖55的上升邊緣之間的最小時間間隔W2短得多。信號軌跡是在第一脈沖之后被改成圖3中的虛線，用以顯示后來的脈沖55可能或無法產(chǎn)生于最小時間間隔W2的末端。[0085]圖4為顯示供11、12及13用的電流電平連同于圖2的電路中的節(jié)點24的一電壓電平GWLB的啟發(fā)式圖(未按照比例縮放)。如可被看見的，在驅(qū)動器的操作期間，電流12可被認為是維持本質(zhì)上固定及相當?shù)偷模m然其實際上可能略微變動。電流Il斷開，直到在其急速地增加時的時間Tl為止，然后于時間T2再次斷開。這種相當高的電流Il很快速地下拉電壓GWLB。電流13斷開，直到在其急速地增加時的時間T2為止，然后于時間T3再次斷開。因此，電流13在其于時間T3斷開之前快速地升壓電壓GWLB。電流12使電壓GWLB維持高的，直到驅(qū)動器再被選擇為止。
[0086]圖5A為可被使用以產(chǎn)生信號XBL2_HV的電路的簡化圖，信號XBL2_HV用于供一個包括多個區(qū)段的集成電路存儲器85用的全局字線驅(qū)動器。于此例子中，XBL2的八個實例(標示為XBL2[7:0])是通過譯碼電路而產(chǎn)生。XBL2[7:0]是經(jīng)由總線88被分配至各個脈沖產(chǎn)生器80，每一個脈沖產(chǎn)生器80于總線89上發(fā)布一對應(yīng)的版本的信號XBL2_HV[7:0]?？偩€89上的信號是被傳送至存儲器85，于此其是用以控制存儲器的區(qū)段中的全局字線驅(qū)動器。
[0087]脈沖產(chǎn)生器80包括一電平偏移器/脈沖產(chǎn)生電路81，其利用在信號XBL2的一下降邊緣之上的一反相脈沖將低電壓輸入XBL2轉(zhuǎn)變至一個在正常狀態(tài)下是高的高電壓信號。電平偏移器/脈沖產(chǎn)生電路81的輸出是被施加至串聯(lián)的緩沖器82與83，用以提供驅(qū)動功率給輸出總線89。
[0088]圖5B為可被使用在圖5A的電平偏移器/脈沖產(chǎn)生器81，用以在XBL2的下降邊緣上產(chǎn)生脈沖的電路的概要圖。電路接收其中一個XBL2信號以作為線88-n上的信號IN。線88-n被連接至反相器90的輸入，其驅(qū)動節(jié)點91。一電容器92被連接于節(jié)點91與接地端之間。電路亦包括串聯(lián)在電源電壓VDD與接地電位之間的P通道晶體管93、P通道晶體管94以及η通道晶體管95。P通道晶體管93的柵極被連接至線88_in上的信號IN。p通道晶體管94與η通道晶體管95的柵極被連接至節(jié)點91。ρ通道晶體管94的漏極與η通道晶體管95的漏極被共同耦接至輸出節(jié)點97。又，η通道晶體管96被連接于輸出節(jié)點97與接地端之間。η通道晶體管96的柵極被連接至線88-n上的信號IN。
[0089]圖5C為一時序圖，其為了說明圖5B的操作電路的目的而提及。在操作上，當線88-n上的信號IN是低時，節(jié)點91是高，晶體管93導(dǎo)通而晶體管96不導(dǎo)通。又，晶體管94不導(dǎo)通，而晶體管95是導(dǎo)通。晶體管95使輸出節(jié)點97保持低。當信號IN于時間100轉(zhuǎn)變至高值時，晶體管93不導(dǎo)通，而節(jié)點91是在由電容器92所導(dǎo)致的一某個延遲之后被驅(qū)動為低。因為IN是高，所以晶體管96導(dǎo)通并使輸出節(jié)點97保持低。于時間101，當信號IN轉(zhuǎn)變至低值時，晶體管93導(dǎo)通，而晶體管96不導(dǎo)通。節(jié)點91維持低并持續(xù)由電容器92所導(dǎo)致的一某個延遲。在這種延遲期間，輸出節(jié)點97是在轉(zhuǎn)變101之后于轉(zhuǎn)變102非常快地拉高。在節(jié)點91上升超過ρ通道晶體管94的閾值以及超過η通道晶體管95的閾值之后，經(jīng)由晶體管94的上拉電流斷開，且晶體管95于轉(zhuǎn)變103將輸出節(jié)點97拉低。因此，電路在信號IN的下降邊緣101之后很快地產(chǎn)生在轉(zhuǎn)變102與103之間的一短脈沖。節(jié)點97上的這種脈沖OUT可被反相，及其電平可被偏移以產(chǎn)生XBL2_HV信號。
[0090]圖2所顯示的驅(qū)動器以及電路的其他實施例可為高速存儲器裝置而部署。通過驅(qū)動器中的上拉加速電路而達成的動態(tài)放電機制可大幅改善驅(qū)動器的操作速度，并允許裝置上的較高的讀取速度，及其他較高速操作。在低電壓集成電路中，此電路特別有用，于此施加至集成電路的電源電壓可以是大約是1.8V或更少。
[0091]除全局字線驅(qū)動器以外，驅(qū)動器可被部署于在一存儲器裝置的其他位置。同樣地，此種驅(qū)動器可被部署在任何電路中，于此因應(yīng)于動態(tài)上切換像譯碼地址的控制信號的高速操作需要驅(qū)動一高電容負載。
[0092]圖6為包括通過使用升壓的全局字線驅(qū)動器而實施的一存儲器陣列600的一集成電路650的簡化方塊圖，如于此所說明的。一列譯碼器601被耦接并電性連通至方塊612中的升壓的全局字線驅(qū)動器與局部字線驅(qū)動器，其驅(qū)動沿著存儲器陣列600中的列被配置的字線602。一行譯碼器603被耦接并電性連通至沿著存儲器陣列600中的行被配置的多條位線604，用以讀取來自存儲器陣列600中的存儲器單元的數(shù)據(jù)，并寫入數(shù)據(jù)至此些存儲器單元。行譯碼器603是通過總線607中的數(shù)據(jù)線而耦接至一頁面緩沖器606，行譯碼器603包括感測放大器以及其他電路?？偩€605上的地址是被提供給列譯碼器601以及給行譯碼器603。數(shù)據(jù)是經(jīng)由數(shù)據(jù)輸入線611而從集成電路650上的輸入/輸出端口而提供給頁面緩沖器606。數(shù)據(jù)是經(jīng)由數(shù)據(jù)輸出線615而從頁面緩沖器606提供給集成電路650上的輸入/輸出端口，或提供給集成電路650內(nèi)部或外部的其他數(shù)據(jù)目標。一狀態(tài)機、時鐘脈沖電路及其他控制邏輯是位在電路609中。偏壓的配置電源電壓是通過使用充電泵及其他電壓源而在方塊608中產(chǎn)生，且是被提供至方塊612中的升壓的全局字線驅(qū)動器及局部字線驅(qū)動器，且被提供至集成電路上的其他電路。集成電路650包括多個用以連接至一電源供應(yīng)部的端子，電源供應(yīng)部提供電源電壓VDD及VSS給芯片。在于此所說明的實施例中，電源電壓VDD可以是一低電壓，例如大約1.8伏特。
[0093]雖然本發(fā)明是參考上述的較佳實施例及例子而揭露，但吾人應(yīng)理解到這些例子是意圖呈現(xiàn)例示的意義而非限制的意義。吾人考慮到熟習(xí)本項技藝者將輕易地想起修改及組合，其中修改及組合將落在本發(fā)明的精神以及隨附權(quán)利要求范圍的范疇之內(nèi)。
【權(quán)利要求】
1.一種電路，被設(shè)計成利用一電源電壓來操作，該電路包括: 一驅(qū)動器，具有一個連接至一控制節(jié)點的輸入以及一個連接至一負載的輸出，該驅(qū)動器因應(yīng)于該控制節(jié)點上的一電壓以將該負載耦接至一第一電源電壓或一第二電源電壓，其中該第一電源電壓高于該電源電壓； 一上拉電路，連接于該控制節(jié)點與該第一電源電壓之間； 一下拉電路，連接于該控制節(jié)點及該第二電源電壓之間；以及 一上拉加速電路，連接于該控制節(jié)點與該第一電源電壓之間，以上拉該第一電源電壓與該控制節(jié)點之間的一電流。
2.根據(jù)權(quán)利要求1所述的電路，其中該下拉電路是因應(yīng)于一驅(qū)動器選擇信號，其具有一個位于或低于該電源電壓的選擇電壓電平以及一取消選擇電壓電平，其中該上拉加速電路在正常狀態(tài)下處于斷開狀態(tài)，并上拉該電流持續(xù)一升壓間隔，該升壓間隔開始于該驅(qū)動器選擇信號從該選擇電壓電平至該取消選擇電壓電平的一轉(zhuǎn)變，或該升壓間隔于該轉(zhuǎn)變之后。
3.根據(jù)權(quán)利要求2所述的電路，其中該升壓間隔在該驅(qū)動器選擇信號從該取消選擇電壓電平至該選擇電壓電平的下一個轉(zhuǎn)變之前結(jié)束。
4.根據(jù)權(quán)利要求1所述的電路，其中該驅(qū)動器包括一P通道晶體管，該P通道晶體管串聯(lián)至一 η通道晶體管的一節(jié)點該節(jié)點位于該η通道晶體管與該負載連接處，該P通道晶體管與該η通道晶體管的柵極被連接至該控制節(jié)點。
5.根據(jù)權(quán)利要求1所述的電路，其中該上拉加速電路包括一P通道晶體管，其連接于該控制節(jié)點與該第一電源電壓之間，并具有一個連接至一升壓控制信號的柵極，并包括一電路，用以產(chǎn)生該升壓控制信號，其在正常狀態(tài)下位于高到足以斷開該P通道晶體管的電壓電平，且該升壓控制信號轉(zhuǎn)變至一較低電壓電平以導(dǎo)通該P通道晶體管持續(xù)一升壓間隔。`
6.根據(jù)權(quán)利要求5所述的電路，其中該升壓間隔開始于該驅(qū)動器選擇信號從該選擇電壓電平至該取消選擇電壓電平的一轉(zhuǎn)變，或該升壓間隔于該轉(zhuǎn)變之后， 在該驅(qū)動器選擇信號從該取消選擇電壓電平至該選擇電壓電平的下一個轉(zhuǎn)變之前結(jié)束該驅(qū)動器選擇信號的該選擇電壓電平是位于或低于該第一電源電壓，而該升壓控制信號的該電壓電平為一個高到足以斷開該P通道晶體管的電平。
7.根據(jù)權(quán)利要求1所述的電路，其中該下拉電路是因應(yīng)于一驅(qū)動器選擇信號，其具有一選擇電壓電平以及一取消選擇電壓電平，且該下拉電路包括在該控制節(jié)點及該第二電源電壓之間的一連串的η通道晶體管，該連串的該多個η通道晶體管的其中一個具有一個連接至該驅(qū)動器選擇信號的柵極，且該驅(qū)動器選擇信號的該選擇電壓電平低于該第一電源電壓。
8.根據(jù)權(quán)利要求1所述的電路，其中該上拉電路是由一偏壓所控制，該偏壓獨立于該負載下的電壓。
9.根據(jù)權(quán)利要求1所述的電路，其中該上拉電路包括一P通道晶體管，其連接于該控制節(jié)點與該第一電源電壓之間，并具有一個連接至一靜態(tài)偏壓的柵極。
10.根據(jù)權(quán)利要求1所述的電路，其中該下拉電路是因應(yīng)于一驅(qū)動器選擇信號，其具有一選擇電壓電平以及一取消選擇電壓電平，且該上拉電路是被靜態(tài)地偏壓至一導(dǎo)電狀態(tài)，且當該驅(qū)動器選擇信號位于該驅(qū)動器選擇電壓電平時，該下拉電路克服該上拉電路。
11.根據(jù)權(quán)利要求1所述的電路，其中該負載包括一條在存儲器陣列中的字線，并包括一個產(chǎn)生該驅(qū)動器選擇信號的地址譯碼器。
12.—種電路，被設(shè)計成利用一電源電壓來操作，該電路包括: 一驅(qū)動器，包括一 P通道晶體管與一 η通道晶體管，該P通道晶體管具有一個連接至一第一電源電壓的一源極的源極端子、一個連接至一負載端子的漏極以及一個耦接至一控制節(jié)點的柵極，而該η通道晶體管具有一個連接至一第二電源電壓的一源極的源極端子、一個連接至一負載端子的漏極以及一個耦接至該控制節(jié)點的柵極，其中該第一電源電壓高于該電源電壓； 一驅(qū)動器選擇電路，包括一第一 P通道晶體管、一個或多個η通道晶體管以及一 P通道晶體管，該第一P通道晶體管連接于該控制節(jié)點與該第一電源電壓之間并具有一個連接至一靜態(tài)偏壓的柵極，該一個或多個η通道晶體管位在該控制節(jié)點與該第二電源電壓之間，該一個或多個η通道晶體管的該其中一個具有一個連接至一驅(qū)動器選擇信號的柵極，該驅(qū)動器選擇信號具有一個位于或低于該電源電壓的選擇電壓電平以及一取消選擇電壓電平，而該P通道晶體管連接于該控制節(jié)點與該第一電源電壓之間，并具有一個連接至一升壓控制信號的柵極；以及 一電路，用以產(chǎn)生該升壓控制信號，其在正常狀態(tài)下位于一較高電壓電平以斷開該第二 P通道晶體管，利用至一較低電壓電平的轉(zhuǎn)變以導(dǎo)通該P通道晶體管持續(xù)一段在該驅(qū)動器選擇信號從該選擇電壓電平至該取消選擇電壓電平的一轉(zhuǎn)變之時或之后開始的時間的升壓間隔。
13.根據(jù)權(quán)利要求12所述的電路，其中該升壓間隔在該驅(qū)動器選擇信號從該取消選擇電壓電平至該選擇電壓電平的下一個轉(zhuǎn)變之前結(jié)束。
14.根據(jù)權(quán)利要求12所述的電路，其中該負載包括一條在一存儲器陣列中的字線，并包括一個產(chǎn)生該驅(qū)動器選擇信號的地址譯碼器。
15.一種供驅(qū)動一高電容負載的一電路用的操作方法，該電路因應(yīng)于一控制節(jié)點上的一電壓來切換，該操作方法包括: 提供一靜態(tài)第一電流，其傾向于將該控制節(jié)點拉至一第一電源電壓； 因應(yīng)于選擇一驅(qū)動器的一信號的一第一轉(zhuǎn)變，提供一戰(zhàn)斗電流脈沖以通過克服該靜態(tài)第一電流來將該控制節(jié)點拉至一第二電源電壓；以及 因應(yīng)于選擇該驅(qū)動器的該信號的一第二轉(zhuǎn)變，斷開該戰(zhàn)斗電流脈沖，并施加一升高電流脈沖至該控制節(jié)點以輔助將該控制節(jié)點拉至該第一電源電壓。
16.根據(jù)權(quán)利要求15所述的方法，其中該升高電流脈沖具有一期間，其少于在選擇該驅(qū)動器的該信號的該第二轉(zhuǎn)變與選擇該驅(qū)動器的該信號的一跟隨的第一轉(zhuǎn)變之間的最小期間。
17.根據(jù)權(quán)利要求15所述的方法，其中該第一電源電壓大于一電源電壓，用于產(chǎn)生選擇該驅(qū)動器的該信號。
18.根據(jù)權(quán)利要求15所述的方法，包括通過譯碼一地址來產(chǎn)生一個選擇該驅(qū)動器的信號。
【文檔編號】G11C7/12GK103730147SQ201210381274
【公開日】2014年4月16日 申請日期:2012年10月10日 優(yōu)先權(quán)日:2012年10月10日
【發(fā)明者】陳張庭, 張欽鴻, 楊尚輯, 盧冠銘, 陳耕暉, 張坤龍, 洪俊雄 申請人:旺宏電子股份有限公司