專(zhuān)利名稱(chēng)：存儲(chǔ)電路與字線(xiàn)控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于內(nèi)存，特別是有關(guān)于存儲(chǔ)電路。
背景技術(shù)：
存儲(chǔ)電路包括多個(gè)存儲(chǔ)單元以?xún)?chǔ)存數(shù)據(jù)。存儲(chǔ)電路可運(yùn)作于三種模式，包括啟動(dòng)(active)模式、睡眠(sleep)模式、以及節(jié)能(power down)模式。當(dāng)存儲(chǔ)電路運(yùn)作于啟動(dòng)模式中，數(shù)據(jù)可被正常地寫(xiě)入存儲(chǔ)電路或由存儲(chǔ)電路讀出，但存儲(chǔ)電路的耗電量較高。當(dāng)存儲(chǔ)電路運(yùn)作于睡眠模式，存儲(chǔ)電路的耗電量減低，而之前寫(xiě)入的數(shù)據(jù)仍舊可被保留于存儲(chǔ)電路中，但存儲(chǔ)電路無(wú)法接受新數(shù)據(jù)的寫(xiě)入，也無(wú)法由存儲(chǔ)電路讀出數(shù)據(jù)。當(dāng)存儲(chǔ)電路運(yùn)作于節(jié)能模式，存儲(chǔ)電路的耗電量減到最低，且存儲(chǔ)電路無(wú)法保留之前寫(xiě)入的數(shù)據(jù)。圖IA為第一現(xiàn)有存儲(chǔ)電路100的方框圖?，F(xiàn)有存儲(chǔ)電路100包括兩個(gè)PMOS晶 體管101、102以及存儲(chǔ)單元陣列110。存儲(chǔ)單元陣列110包括多個(gè)存儲(chǔ)單元供數(shù)據(jù)儲(chǔ)存。PMOS晶體管101的面積較PMOS晶體管102的面積為大。PMOS晶體管101耦接于第一電壓端Vdd與節(jié)點(diǎn)103之間，而PMOS晶體管102耦接于第一電壓端Vdd與節(jié)點(diǎn)103之間，且存儲(chǔ)單元陣列110耦接于節(jié)點(diǎn)103與地電位GND之間。當(dāng)存儲(chǔ)電路100于啟動(dòng)模式中運(yùn)作，啟動(dòng)信號(hào)啟動(dòng)PMOS晶體管101，而睡眠信號(hào)關(guān)閉PMOS晶體管102。當(dāng)存儲(chǔ)電路100于睡眠模式中運(yùn)作，啟動(dòng)信號(hào)關(guān)閉PMOS晶體管101，而睡眠信號(hào)啟動(dòng)PMOS晶體管102。當(dāng)存儲(chǔ)電路100于節(jié)能模式中運(yùn)作，啟動(dòng)信號(hào)關(guān)閉PMOS晶體管101，而睡眠信號(hào)關(guān)閉PMOS晶體管102，以切斷存儲(chǔ)單元陣列100的供電。因?yàn)榈谝滑F(xiàn)有存儲(chǔ)電路100的存儲(chǔ)單元陣列110于節(jié)能模式下的供電被切斷，當(dāng)存儲(chǔ)電路100的運(yùn)作模式由節(jié)能模式切換至啟動(dòng)模式時(shí)，存儲(chǔ)電路100的所有子電路必須在正常運(yùn)作之前被充電至啟動(dòng)模式下的電位。對(duì)子電路的充電需要大量的耗能，因此需要長(zhǎng)的充電時(shí)間(稱(chēng)之為蘇醒時(shí)間wakeup time)。當(dāng)存儲(chǔ)電路100的運(yùn)作模式由節(jié)能模式切換至啟動(dòng)模式時(shí)，大的充電耗能(rushing power)會(huì)使存儲(chǔ)電路100的效能降低,而長(zhǎng)的蘇醒時(shí)間亦使存儲(chǔ)電路100的效能降低。為了減少充電耗能，圖IB的存儲(chǔ)電路170被提供。存儲(chǔ)電路170包括多個(gè)PMOS晶體管17fl7n，以及多個(gè)延遲單元182 18(n-l)。PMOS晶體管17廣17η耦接于第一電壓端VDD與節(jié)點(diǎn)VVDD之間，對(duì)存儲(chǔ)單元陣列供電。當(dāng)睡眠信號(hào)自邏輯高電位切換至邏輯低電位，存儲(chǔ)電路的運(yùn)作模式自睡眠模式切換至啟動(dòng)模式，而睡眠信號(hào)被送至第一 PMOS晶體管171的柵極以啟動(dòng)第一 PMOS晶體管171。延遲的睡眠信號(hào)接著被送至第二 PMOS晶體管172的柵極以啟動(dòng)第二 PMOS晶體管172。PMOS晶體管171、172、…、17η因此依次被啟動(dòng)以降低充電耗能。但存儲(chǔ)電路170的蘇醒時(shí)間卻因此而被延長(zhǎng)，因而降低了存儲(chǔ)電路170的效能。因此，需要一個(gè)存儲(chǔ)電路，自節(jié)能模式切換至啟動(dòng)模式時(shí)的充電耗能及蘇醒時(shí)間可有效地被減少
發(fā)明內(nèi)容
為了減少存儲(chǔ)電路的充電耗能的技術(shù)問(wèn)題，本發(fā)明提供一種新的存儲(chǔ)電路與字線(xiàn)控制電路。本發(fā)明提供一種存儲(chǔ)電路，包括第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管以及存儲(chǔ)單元陣列。第一 PMOS晶體管耦接于第一電壓端與第一節(jié)點(diǎn)之間。第二 PMOS晶體管耦接于第一電壓端與第二節(jié)點(diǎn)之間。第一 NMOS晶體管，耦接于第三節(jié)點(diǎn)與第二電壓端之間。第二 NMOS晶體管耦接于第四節(jié)點(diǎn)與第二電壓端之間。存儲(chǔ)單元陣列包括多個(gè)存儲(chǔ)單元，其中存儲(chǔ)單元的至少一個(gè)包含第一反相器及第二反相器，其中第一反相器的正電源端耦接至第一節(jié)點(diǎn)，第一反相器的負(fù)電源端耦接至第三節(jié)點(diǎn)，第二反相器的正電源端耦接至第二節(jié)點(diǎn)，且第二反相器的負(fù)電源端耦接至第四節(jié)點(diǎn)。本發(fā)明更提供一種存儲(chǔ)電路，包括第一 PMOS晶體管、 第二 PMOS晶體管、第三PMOS晶體管、第四PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管、第四NMOS晶體管、以及存儲(chǔ)單元陣列。第一 PMOS晶體管耦接于第五節(jié)點(diǎn)與第一節(jié)點(diǎn)之間。第二 PMOS晶體管耦接于第五節(jié)點(diǎn)與第二節(jié)點(diǎn)之間。第三PMOS晶體管耦接于第一電壓端及第五節(jié)點(diǎn)之間，具有柵極耦接至第五節(jié)點(diǎn)。第四PMOS晶體管耦接于第一電壓端與第五節(jié)點(diǎn)之間。第
一NMOS晶體管耦接于第三節(jié)點(diǎn)與第六節(jié)點(diǎn)之間。第二 NMOS晶體管耦接于第四節(jié)點(diǎn)與第六節(jié)點(diǎn)之間。第三NMOS晶體管耦接于第六節(jié)點(diǎn)與第二電壓端之間，具有柵極耦接至第六節(jié)點(diǎn)。第四NMOS晶體管耦接于第六節(jié)點(diǎn)與第二電壓端之間。存儲(chǔ)單元陣列包括多個(gè)存儲(chǔ)單元，其中存儲(chǔ)單元中的至少一個(gè)包括第一反相器及第二反相器，其中第一反相器的正電源端耦接至第一節(jié)點(diǎn)，第一反相器的負(fù)電源端耦接至的第三節(jié)點(diǎn)，第二反相器的正電源端耦接至第二節(jié)點(diǎn)，而第二反相器的負(fù)電源端耦接至的第四節(jié)點(diǎn)。本發(fā)明提供一種存儲(chǔ)電路。于一實(shí)施方式中，存儲(chǔ)電路包括第一 PMOS晶體管、第
二PMOS晶體管、第三PMOS晶體管、第四PMOS晶體管、第五PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管、第四NMOS晶體管、第五NMOS晶體管、以及存儲(chǔ)單元陣列。第一 PMOS晶體管稱(chēng)接于第一電壓端以及第一節(jié)點(diǎn)之間。第二 PMOS晶體管稱(chēng)接于第一電壓端與第二節(jié)點(diǎn)之間。第三PMOS晶體管耦接于第一電壓端與第五節(jié)點(diǎn)之間。第四PMOS晶體管耦接于第一節(jié)點(diǎn)與第五節(jié)點(diǎn)之間，具有柵極耦接至第一節(jié)點(diǎn)。第五PMOS晶體管耦接于第二節(jié)點(diǎn)與第五節(jié)點(diǎn)之間，具有柵極耦接至第二節(jié)點(diǎn)。第一 NMOS晶體管耦接于第三節(jié)點(diǎn)與第二電壓端之間。第二 NMOS晶體管耦接于第四節(jié)點(diǎn)與第二電壓端之間。第三NMOS晶體管耦接于第六節(jié)點(diǎn)與第二電壓端之間。第四NMOS晶體管耦接于第六節(jié)點(diǎn)與第三節(jié)點(diǎn)之間，具有柵極耦接至第三節(jié)點(diǎn)。第五NMOS晶體管耦接于第六節(jié)點(diǎn)與第四節(jié)點(diǎn)之間，具有柵極耦接至第四節(jié)點(diǎn)。存儲(chǔ)單元陣列包括多個(gè)存儲(chǔ)單元，其中存儲(chǔ)單元中的至少一個(gè)包括第一反相器及第二反相器，其中第一反相器的正電源端耦接至的第一節(jié)點(diǎn)，第一反相器的負(fù)電源端耦接至第三節(jié)點(diǎn)，第二反相器的正電源端耦接至第二節(jié)點(diǎn)，而第二反相器的負(fù)電源端耦接至第四節(jié)點(diǎn)。本發(fā)明提供一種字線(xiàn)控制電路，包括第一 PMOS晶體管、第一 NMOS晶體管、以及多個(gè)字線(xiàn)驅(qū)動(dòng)器。第一 PMOS晶體管耦接于第一電壓端與第一節(jié)點(diǎn)之間，具有柵極耦接至第一選擇信號(hào)。第一 NMOS晶體管耦接于第二節(jié)點(diǎn)與第二電壓端之間，具有柵極耦接至反相第一選擇信號(hào)，其中反相第一選擇信號(hào)是通過(guò)反轉(zhuǎn)第一選擇信號(hào)而得。字線(xiàn)驅(qū)動(dòng)器至少其中之一包括第一反相器及第二反相器，其中第一反相器的正電源端耦接至第一電壓端，第一反相器的負(fù)電源端耦接至第二節(jié)點(diǎn)，第二反相器的正電源端耦接至第一節(jié)點(diǎn)，而第二反相器的負(fù)電源端耦接至第二電壓端。本發(fā)明的存儲(chǔ)電路與字線(xiàn)控制電路于節(jié)能模式切換至啟動(dòng)模式時(shí)的充電耗能及蘇醒時(shí)間可有效地被減低。


圖IA為第一現(xiàn)有存儲(chǔ)電路的方框圖。圖IB為存儲(chǔ)電路的電路圖。圖2為依據(jù)本發(fā)明的存儲(chǔ)單元陣列的存儲(chǔ)單元的方框圖。圖3為依據(jù)本發(fā)明的存儲(chǔ)電路的第一實(shí)施方式的部分方框圖。圖4A顯示依據(jù)不同模式操作的控制電路產(chǎn)生的柵極電壓。圖4B顯示第一控制邏輯電路的實(shí)施方式。圖4C顯示第二控制邏輯電路的實(shí)施方式。圖4D顯示第三控制邏輯電路的實(shí)施方式。圖4E顯示第四控制邏輯電路的實(shí)施方式。圖5A為依據(jù)本發(fā)明的存儲(chǔ)電路的實(shí)施方式的部分電路圖。圖5B顯示不同操作模式下的圖5A的PMOS晶體管以及NMOS晶體管的柵極電壓。圖6A為依據(jù)本發(fā)明的存儲(chǔ)電路之實(shí)施方式的部分電路圖。圖6B顯示不同操作模式下的圖6A的PMOS晶體管以及NMOS晶體管的柵極電壓。圖7A為依據(jù)本發(fā)明的字線(xiàn)控制電路的方框圖。圖7B為依據(jù)本發(fā)明的字線(xiàn)驅(qū)動(dòng)器的方框圖。圖8為依據(jù)本發(fā)明的字線(xiàn)控制電路被選取及未被選取的電壓的示意圖。
具體實(shí)施例方式在說(shuō)明書(shū)及權(quán)利要求書(shū)當(dāng)中使用了某些詞匯來(lái)稱(chēng)呼特定的組件。本領(lǐng)域的技術(shù)人員應(yīng)可理解，硬件制造商可能會(huì)用不同的名詞來(lái)稱(chēng)呼同一個(gè)組件。本說(shuō)明書(shū)及權(quán)利要求書(shū)并不以名稱(chēng)的差異來(lái)作為區(qū)分組件的方式，而是以組件在功能上的差異來(lái)作為區(qū)分的準(zhǔn)貝U。在通篇說(shuō)明書(shū)及權(quán)利要求書(shū)當(dāng)中所提及的“包含”是開(kāi)放式的用語(yǔ)，故應(yīng)解釋成“包含但不限定于”。此外，“耦接”一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表第一裝置可直接電氣連接于第二裝置，或通過(guò)其它裝置或連接手段間接地電氣連接到第二裝置。圖2為依據(jù)本發(fā)明的存儲(chǔ)單元陣列的存儲(chǔ)單元200的方框圖。本發(fā)明的存儲(chǔ)單元陣列可包含各種形式的存儲(chǔ)單元，而不限于圖2中所示。存儲(chǔ)單元200包含第一反相器220、第二反相器230、以及兩傳輸柵晶體管212與214。于此實(shí)施方式中，第一反相器220的輸入端被耦接至第二反相器230的輸出端210。第二反相器220的輸入端被耦接至第一反相器220的輸出端205。換句話(huà)說(shuō)，第一反相器220與第二反相器230交錯(cuò)耦接。第一傳輸柵晶體管212稱(chēng)接于位線(xiàn)BL與第一反相器220的輸出端205之間。第二傳輸柵晶體管214耦接于反位線(xiàn)BLB與第二反相器220的輸出端210之間。字線(xiàn)WL耦接至傳輸柵晶體管212與214的柵極以決定是否傳輸柵晶體管212與214被啟動(dòng)。
于一個(gè)實(shí)施方式中，第一反相器220包括PMOS晶體管202以及NMOS晶體管204。PMOS晶體管202的柵極耦接至端點(diǎn)210，其漏極耦接至節(jié)點(diǎn)205。NMOS晶體管204的柵極耦接至端點(diǎn)210，其漏極耦接至節(jié)點(diǎn)205。PMOS晶體管202的源極為第一反相器220的正電源端并被耦接至第一節(jié)點(diǎn)Nm。匪OS晶體管204的源極為第一反相器220的負(fù)電源端并被耦接至第三節(jié)點(diǎn)于一實(shí)施方式中，第二反相器230包括PMOS晶體管206以及NMOS晶體管208。PMOS晶體管206的柵極耦接至節(jié)點(diǎn)205，其漏極耦接至節(jié)點(diǎn)210。NMOS晶體管208的柵極耦接至節(jié)點(diǎn)205，其漏極耦接至節(jié)點(diǎn)210。PMOS晶體管206的源極為第二反相器230的正電源端并被耦接至第二節(jié)點(diǎn)N, NMOS晶體管208的源極為第二反相器230的負(fù)電源端并被耦接至第四節(jié)點(diǎn)NKe。圖3為依據(jù)本發(fā)明的存儲(chǔ)電路300的第一實(shí)施方式的部分方框圖。于一實(shí)施方式中，存儲(chǔ)電路300包括存儲(chǔ)單元陣列310、兩個(gè)PMOS晶體管302、306、兩個(gè)NMOS晶體管304、308、以及控制電路320。存儲(chǔ)單元陣列310包括多個(gè)存儲(chǔ)單元3lf31K。至少一個(gè)存儲(chǔ)單 元311 31Κ包括兩個(gè)反相器220及230，如同圖2的存儲(chǔ)單元200。存儲(chǔ)單元311 31Κ的第一反相器220的正電源端耦接至第一節(jié)點(diǎn)Nm。存儲(chǔ)單元3lf 31K的第一反相器220的負(fù)電源端耦接至第三節(jié)點(diǎn)存儲(chǔ)單元3lf 31Κ的第二反相器230的正電源端耦接至第三節(jié)點(diǎn)Νκη。存儲(chǔ)單元31Γ31Κ的第二反相器230的負(fù)電源端耦接至第四節(jié)點(diǎn)NKe。于一實(shí)施方式中，每一存儲(chǔ)單元3lf31K包括兩個(gè)反相器220及230，如同圖2的存儲(chǔ)單元200。存儲(chǔ)單元3lf 31K的第一反相器220的正電源端耦接至第一節(jié)點(diǎn)Nm。存儲(chǔ)單元3lf 31K的第一反相器220的負(fù)電源端耦接至第三節(jié)點(diǎn)存儲(chǔ)單元3lf 31Κ的第二反相器230的正電源端耦接至第三節(jié)點(diǎn)N,存儲(chǔ)單元3lf 31K的第二反相器230的負(fù)電源端耦接至第四節(jié)點(diǎn)NKe。PMOS晶體管302的源極耦接至第一電壓端VDD，其漏極耦接至第一節(jié)點(diǎn)Nm。PMOS晶體管306的源極耦接至第一電壓端VDD，其漏極耦接至第二節(jié)點(diǎn)N, NMOS晶體管304的源極耦接至第二電壓端GND，其漏極耦接至第三節(jié)點(diǎn)Nw NMO S晶體管308的源極耦接至第二電壓端GND，其漏極耦接至第四節(jié)點(diǎn)NKe?？刂齐娐?20可控制PMOS晶體管302、306的柵極電壓VPDIi、VPM并控制NMOS晶體管304、308的柵極電壓VmB、VNDEB。于一實(shí)施方式中，存儲(chǔ)電路300可于三個(gè)模式下操作，分別為啟動(dòng)模式、睡眠模式、以及節(jié)能模式?？刂齐娐?20可依據(jù)存儲(chǔ)電路300的操作模式產(chǎn)生柵極電壓VPDL、VPDK、VmB、Vndkb,以控制晶體管302、304、306,308ο當(dāng)存儲(chǔ)電路300操作于節(jié)能模式時(shí)，存儲(chǔ)單元陣列310的存儲(chǔ)單元3lf 31Κ無(wú)法保持其中先前儲(chǔ)存的數(shù)據(jù)，但存儲(chǔ)單元陣列310的耗能可下降至最低等級(jí)。圖4Α顯示依據(jù)存儲(chǔ)電路300的不同模式操作的控制電路320產(chǎn)生的柵極電壓νρ Λ、νΡΜ、ν·Β、以及Vndebij于另一實(shí)施方式中，圖4Α的節(jié)能模式的柵極電壓VPDIj、VPDK、VmB、以及Vndkb的電壓值可被反轉(zhuǎn)。舉例來(lái)說(shuō)，于另一實(shí)施方式中，節(jié)能模式的柵極電壓VPm、Vpde, Vndlb,以及Vndeb的電壓值可為邏輯高電壓、邏輯低電壓、邏輯高電壓、邏輯低電壓。當(dāng)存儲(chǔ)電路300操作于節(jié)能模式，控制電路320可產(chǎn)生邏輯低電位Vpii于PMOS晶體管302的柵極以啟動(dòng)PMOS晶體管302。同時(shí)，控制電路320產(chǎn)生邏輯高電位Vpdk于PMOS晶體管306的柵極以關(guān)閉PMOS晶體管306。另外，控制電路320可產(chǎn)生邏輯低電位Vnim于NMOS晶體管304的柵極以關(guān)閉NMOS晶體管304?？刂齐娐?20亦產(chǎn)生邏輯高電位Vndeb于NMOS晶體管308的柵極以啟動(dòng)NMOS晶體管308。當(dāng)PMOS晶體管302被打開(kāi)時(shí),第一節(jié)點(diǎn)Nm的電壓被上拉到第一電壓端VDD。第一反相器220的輸出端的節(jié)點(diǎn)205的電壓因此被上拉至邏輯高電位。當(dāng)NMOS晶體管308被打開(kāi)時(shí)，第四節(jié)點(diǎn)Nffi的電壓被下拉到第二電壓端GND。第二反相器230的輸出端的節(jié)點(diǎn)210的電壓因此被下拉至邏輯低電位。另外，當(dāng)NMOS晶體管204因節(jié)點(diǎn)210的邏輯低電壓被關(guān)閉時(shí)，耦接到NMOS晶體管204的源極的第三節(jié)點(diǎn)Nui的電壓稍高于節(jié)點(diǎn)210的邏輯低電壓。同樣，當(dāng)PMOS晶體管206因節(jié)點(diǎn)205的邏輯高電壓被關(guān)閉時(shí)，耦接到PMOS晶體管204的源極的第二節(jié)點(diǎn)Nkh的電壓稍低于節(jié)點(diǎn)205的邏輯高電壓。當(dāng)存儲(chǔ)電路300操作于啟動(dòng)模式時(shí)，存儲(chǔ)單元陣列310的存儲(chǔ)單元3lf 31K中儲(chǔ)存的數(shù)據(jù)可被正常的讀取及寫(xiě)入，但存儲(chǔ)單元陣列310的耗能上升至最高等級(jí)。當(dāng)存儲(chǔ)電路300操作于啟動(dòng)模式，控制電路320可產(chǎn)生邏輯低電位VPm、Vpdk于PMOS晶體管302、306的柵極以啟動(dòng)PMOS晶體管302、306。同時(shí)，控制電路320產(chǎn)生邏輯高電位VmB、Vndkb于NMOS晶體管304、308的柵極以啟動(dòng)NMOS晶體管304、308。當(dāng)PMOS晶體管302、306被打開(kāi)時(shí)， 第一節(jié)點(diǎn)Nui、第二節(jié)點(diǎn)Neh的電壓被上拉到第一電壓端VDD。當(dāng)NMOS晶體管304、308被打開(kāi)時(shí)，第三節(jié)點(diǎn)Nui、第四節(jié)點(diǎn)NKe的電壓被下拉到第二電壓端GND。因此存儲(chǔ)單元3lf31K被供給充足電源以維持資料存取的運(yùn)作。當(dāng)存儲(chǔ)電路300操作于睡眠模式時(shí)，存儲(chǔ)單元3lf 31K中先前儲(chǔ)存的數(shù)據(jù)可被保存，但存儲(chǔ)單元陣列310的耗能下降至中級(jí)。當(dāng)存儲(chǔ)電路300操作于睡眠模式，控制電路320可產(chǎn)生閾值電壓(Threshold voltage) VPDl、Vpdk于PMO S晶體管302、306的柵極以啟動(dòng)PMOS晶體管302、306。同時(shí)，控制電路320產(chǎn)生閾值電位V·、Vndkb于NMOS晶體管304、308的柵極以啟動(dòng)NMOS晶體管304、308。因此存儲(chǔ)單元31 f 31Κ與啟動(dòng)模式相比被供給較低電源。于一實(shí)施方式中，控制電路320包括兩個(gè)反相器325、326以及四個(gè)控制邏輯321、322、323、324。于另一實(shí)施方式中，反相器325、326可被省略。當(dāng)節(jié)能信號(hào)Vpd于邏輯高電位時(shí)，存儲(chǔ)電路300可于節(jié)能模式運(yùn)作。當(dāng)睡眠信號(hào)Vpst于邏輯高電位時(shí)，存儲(chǔ)電路300可于睡眠模式運(yùn)作。當(dāng)節(jié)能信號(hào)Vpd與睡眠信號(hào)Vpst皆于邏輯低電位時(shí)，存儲(chǔ)電路300可于啟動(dòng)模式運(yùn)作。反相器325反轉(zhuǎn)節(jié)能信號(hào)Vpd以得到反轉(zhuǎn)節(jié)能信號(hào)VPDB。反相器326反轉(zhuǎn)睡眠信號(hào)Vpst以得到反轉(zhuǎn)睡眠信號(hào)VPSB。第一控制邏輯321可依據(jù)反轉(zhuǎn)節(jié)能信號(hào)Vpdb與睡眠信號(hào)Vpst以產(chǎn)生PMOS晶體管302的柵極電壓VPm。圖4B顯示第一控制邏輯電路321的實(shí)施方式。第二控制邏輯322可依據(jù)反轉(zhuǎn)節(jié)能信號(hào)Vpdb與睡眠信號(hào)Vpst以產(chǎn)生PMOS晶體管306的柵極電壓VPDK。圖4C顯示第二控制邏輯電路322的一種實(shí)施方式。第三控制邏輯323可依據(jù)節(jié)能信號(hào)Vpd與反轉(zhuǎn)睡眠信號(hào)Vpsb以產(chǎn)生NMOS晶體管304的柵極電壓VmB。圖4D顯示第三控制邏輯電路323的一個(gè)實(shí)施方式。第四控制邏輯324可依據(jù)節(jié)能信號(hào)Vpd與反轉(zhuǎn)睡眠信號(hào)Vpsb以產(chǎn)生NMOS晶體管308的柵極電壓Vndebij圖4E顯示第四控制邏輯電路324的一種實(shí)施方式。當(dāng)圖IA的現(xiàn)有存儲(chǔ)電路100于節(jié)能模式運(yùn)作時(shí)，雖然PMOS晶體管101、102被關(guān)閉，但仍然有從節(jié)點(diǎn)103至地電位GND的漏電路徑。由于漏電，節(jié)點(diǎn)103的電壓于節(jié)能模式下逐漸由電壓Vdd下降至例如O. 1VDD。當(dāng)存儲(chǔ)電路100的運(yùn)作模式由節(jié)能模式切換為啟動(dòng)模式，存儲(chǔ)電路100需要大電流以將節(jié)點(diǎn)103充電為VDD，因此需要長(zhǎng)的蘇醒時(shí)間。與圖IA的現(xiàn)有存儲(chǔ)電路100比較，圖3的存儲(chǔ)電路300于節(jié)電模式中具有較少漏電流。當(dāng)存儲(chǔ)電路300由節(jié)能模式切換為啟動(dòng)模式時(shí)，存儲(chǔ)電路300不需大電流充電亦不需要快速充電的能量，因此存儲(chǔ)電路300的蘇醒時(shí)間可減少。PMOS晶體管302、306及NMOS晶體管304、308可減少漏電流。舉例來(lái)說(shuō)，當(dāng)存儲(chǔ)電路300于節(jié)能模式操作時(shí)，PMOS晶體管306的柵極電壓是邏輯高電位以關(guān)閉PMOS晶體管306，而NMOS晶體管304的柵極電壓邏輯低電位以關(guān)閉NMOS晶體管304。節(jié)點(diǎn)Nkh的電壓因此低于PMOS晶體管306的柵極電壓VDD，而節(jié)點(diǎn)Nui的電壓因此高于NMOS晶體管304柵極電壓GND。由于PMOS晶體管206的柵極電壓于邏輯高電位VDD，節(jié)點(diǎn)Neh的電壓低于電壓VDD，PMOS晶體管206的源極柵極壓差Vse因此為負(fù)，以降低通過(guò)PMOS晶體管206的漏電流。因?yàn)镹MO S晶體管204的柵極電壓于邏輯低電位GND，節(jié)點(diǎn)Nui的電壓高于電壓GND，NMOS晶體管204的源極柵極壓差Ves因此為負(fù)，以降低通過(guò)NMOS晶體管204的漏電流。同樣地，通過(guò)NMOS晶體管208及PMOS晶體管202的漏電流亦被降低。另外，于節(jié)電模式下，假使低于GND的電壓施加至NMOS晶體管304、308的柵極，通過(guò)NMOS晶體管304、308的漏電流可進(jìn)一步降低。同理，于節(jié)電模式下，假使高于Vdd的電壓施加至PMOS晶體管302、306的柵極，通過(guò)PMOS晶體管302、306的漏電流可進(jìn)一步降低。當(dāng)存儲(chǔ)電路300由節(jié)能模式切換為啟動(dòng)模式，因此圖3的存儲(chǔ)電路300比圖I的現(xiàn)有存儲(chǔ)電路100的蘇醒時(shí)間短及消耗電源更低。存儲(chǔ)電路300的效能因此優(yōu)于存儲(chǔ)電路100。圖5A為依據(jù)本發(fā)明的存儲(chǔ)電路600的實(shí)施方式的部分電路圖。存儲(chǔ)電路600可運(yùn)作于節(jié)能模式、啟動(dòng)模式、以及睡眠模式。存儲(chǔ)電路600于各模式的運(yùn)作方式與存儲(chǔ)電路300相類(lèi)似。于一實(shí)施方式中，存儲(chǔ)電路600包括PMOS晶體管602、604、606、608、NM0S晶體管612、614、616、618、存儲(chǔ)單元陣列620、以及控制電路(未顯示)。存儲(chǔ)單元陣列620包含多個(gè)存儲(chǔ)單元，于此實(shí)施方式中，至少一個(gè)存儲(chǔ)單元包含兩個(gè)反相器220、230，如圖2所示。存儲(chǔ)單元的第一反相器220的正電源端耦接至第一節(jié)點(diǎn)Nm。存儲(chǔ)單元的第一反相器220的負(fù)電源端耦接至第三節(jié)點(diǎn)Nw存儲(chǔ)單元的第二反相器230的正電源端耦接至第二節(jié)點(diǎn)Nkh。存儲(chǔ)單元的第二反相器230的負(fù)電源端耦接至第四節(jié)點(diǎn)Np于一實(shí)施方式中，每一存儲(chǔ)單元包含兩個(gè)反相器220、230，如圖2所示。所有存儲(chǔ)單元的第一反相器220的正電源端耦接至第一節(jié)點(diǎn)Nm。所有存儲(chǔ)單元的第一反相器220的負(fù)電源端耦接至第三節(jié)點(diǎn)Nw存儲(chǔ)單元的第二反相器230的正電源端耦接至第二節(jié)點(diǎn)Nkh。存儲(chǔ)單元的第二反相器230的負(fù)電源端耦接至第四節(jié)點(diǎn)NKe。PMOS晶體管606、608耦接于第一電壓端Vdd與節(jié)點(diǎn)605之間。PMOS晶體管605的柵極耦接至節(jié)點(diǎn)605。PMOS晶體管602耦接于第一節(jié)點(diǎn)Nui與節(jié)點(diǎn)605之間。PMOS晶體管604耦接于第二節(jié)點(diǎn)Nkh與節(jié)點(diǎn)605之間。NMOS晶體管616、618耦接于第二電壓端GND與節(jié)點(diǎn)615之間。NMOS晶體管616的柵極耦接至節(jié)點(diǎn)615。NMOS晶體管612耦接于第三節(jié)點(diǎn)Nlg與節(jié)點(diǎn)615之間。NMOS晶體管614耦接于第四節(jié)點(diǎn)Nffi與節(jié)點(diǎn)615之間。控制電路可依據(jù)存儲(chǔ)電路600的操作模式控制PMOS晶體管602、604、608以及NMOS晶體管612、614、618的柵極電壓。圖5B顯示不同操作模式下的PMOS晶體管602、604、608以及NMOS晶體管612、614、618的柵極電壓。當(dāng)存儲(chǔ)電路600于節(jié)能模式時(shí)，控制電路可設(shè)定PMOS晶體管608、602以及NMOS晶體管612的柵極電壓VPS、Vpdl, Vndlb為邏輯低電位，并設(shè)定PMOS晶體管604以及NMOS晶體管618、614的柵極電壓VPDK、VPSB、Vndeb為邏輯高電位。當(dāng)存儲(chǔ)電路600于啟動(dòng)模式時(shí)，控制電路可設(shè)定PMOS晶體管608、602、604的柵極電壓VPS、Vpdl, Vpdk為邏輯低電位，并設(shè)定NMOS晶體管618、612、614的柵極電壓VPSB、V·、Vndeb為邏輯高電位。當(dāng)存儲(chǔ)電路600于睡眠模式時(shí)，控制電路可設(shè)定PMOS晶體管602、604以及NMOS晶體管618的柵極電壓VPa、VPDK、VPSB為邏輯低電位，并設(shè)定PMOS晶體管608以及NMOS晶體管612、614的柵極電壓VPS、V·、Vndeb為邏輯高電位。圖6A為依據(jù)本發(fā)明的存儲(chǔ)電路700的實(shí)施方式的部分電路圖。存儲(chǔ)電路700可運(yùn)作于節(jié)能模式、啟動(dòng)模式、以及睡眠模式。存儲(chǔ)電路700于各模式的運(yùn)作方式與存儲(chǔ)電路300相類(lèi)似。于一實(shí)施方式中，存儲(chǔ)電路700包括PMOS晶體管702、704、706、708、710、NMOS晶體管712、714、716、718、720、存儲(chǔ)單元陣列730、以及控制電路(未顯示)。存儲(chǔ)單元陣列730包含多個(gè)存儲(chǔ)單元，于此實(shí)施方式中，至少一存儲(chǔ)單元包含兩個(gè)反相器220、230，如圖2所示。存儲(chǔ)單元的第一反相器220的正電源端耦接至第一節(jié)點(diǎn)Nm。存儲(chǔ)單元的第一反相器220的負(fù)電源端耦接至第三節(jié)點(diǎn)Nw存儲(chǔ)單元的第二反相器230的正電源端耦接至第二節(jié)點(diǎn)Nkh。存儲(chǔ)單元的第二反相器230的負(fù)電源端耦接至第四節(jié)點(diǎn)NKe。于一實(shí)施方式中，每一存儲(chǔ)單元包含兩個(gè)反相器220、230，如圖2所示。存儲(chǔ)單元的第一反相器220的正電源端皆 耦接至第一節(jié)點(diǎn)Nm。存儲(chǔ)單元的第一反相器220的負(fù)電源端皆耦接至第三節(jié)點(diǎn)Nw存儲(chǔ)單元的第二反相器230的正電源端皆耦接至第二節(jié)點(diǎn)N,存儲(chǔ)單元的第二反相器230的負(fù)電源端皆耦接至第四節(jié)點(diǎn)NKe。PMOS晶體管702耦接于第一電壓端Vdd與第一節(jié)點(diǎn)Nui之間。PMOS晶體管704耦接于第一電壓端Vdd與第二節(jié)點(diǎn)Nkh之間。PMOS晶體管710耦接于第一電壓端Vdd與節(jié)點(diǎn)705之間。PMOS晶體管706耦接于節(jié)點(diǎn)705與第一節(jié)點(diǎn)Nm之間。PMOS晶體管706的柵極耦接至第一節(jié)點(diǎn)Nm。PMOS晶體管708耦接于第二節(jié)點(diǎn)Nkh與節(jié)點(diǎn)705之間。PMOS晶體管708的柵極耦接至第二節(jié)點(diǎn)Ns^ NMOS晶體管712耦接于第三節(jié)點(diǎn)Nui與第二電壓端GND之間。NMOS晶體管714耦接于第二電壓端GND與第四節(jié)點(diǎn)Nffi之間。NMOS晶體管720耦接于第二電壓端GND與節(jié)點(diǎn)715之間。NMOS晶體管716耦接于節(jié)點(diǎn)715與第三節(jié)點(diǎn)Nui之間。NMOS晶體管716的柵極耦接至第三節(jié)點(diǎn)NMOS晶體管718耦接于第四節(jié)點(diǎn)NKe與節(jié)點(diǎn)715之間。NMOS晶體管718的柵極耦接至第四節(jié)點(diǎn)NK(；?？刂齐娐房梢罁?jù)存儲(chǔ)電路700的操作模式控制PMOS晶體管702、704、710以及NMOS晶體管712、714、720的柵極電壓。圖6B顯示不同操作模式下的PMOS晶體管702、704、710以及NMOS晶體管712、714、720的柵極電壓。當(dāng)存儲(chǔ)電路700于節(jié)能模式時(shí)，控制電路可設(shè)定PMOS晶體管702以及NMOS晶體管720、712的柵極電壓V·、VPSB、Vndlb為邏輯低電位，并設(shè)定PMOS晶體管710、704以及NMOS晶體管714的柵極電壓Vps、Vpdk、Vndkb為邏輯高電位。當(dāng)存儲(chǔ)電路700于啟動(dòng)模式時(shí)，控制電路可設(shè)定PMOS晶體管702、704以及NMOS晶體管720的柵極電壓VPm、VPDK、Vpsb為邏輯低電位，并設(shè)定PMOS晶體管710、NMOS晶體管712、714的柵極電壓VPS、VmB、Vndeb為邏輯高電位。當(dāng)存儲(chǔ)電路700于睡眠模式時(shí)，控制電路可設(shè)定PMOS晶體管710以及NMOS晶體管712、714的柵極電壓VPS、Vndlb, Vndeb為邏輯低電位，并設(shè)定PMOS晶體管702、704以及NMOS晶體管720的柵極電壓VPm、VPDK、Vpsb為邏輯高電位。圖7A為依據(jù)本發(fā)明的字線(xiàn)控制電路800的方框圖。于一實(shí)施方式中，字線(xiàn)控制電路800包括NAND門(mén)802、反相器804、NMOS晶體管806、PMOS晶體管808、以及多個(gè)字線(xiàn)驅(qū)動(dòng)器810。于另一實(shí)施方式中，反相器804可被省略。NAND門(mén)802可接收三個(gè)輸入信號(hào)XPA, XPB, XPC0 NAND門(mén)802可對(duì)三個(gè)輸入信號(hào)XPA、XPB、XPC進(jìn)行NAND運(yùn)算以產(chǎn)生選擇信號(hào)。選擇信號(hào)直接耦接至PMOS晶體管808，PMOS晶體管808耦接于第一電壓端Vdd與第一節(jié)點(diǎn)Newui之間。反相器804可反轉(zhuǎn)選擇信號(hào)以得到反相選擇信號(hào)。反相選擇信號(hào)直接耦接至NMOS晶體管806，而NMOS晶體管806耦接于第二節(jié)點(diǎn)Notls與第二電壓端GND之間。于一實(shí)施方式中，多個(gè)字線(xiàn)驅(qū)動(dòng)器810中至少一個(gè)有專(zhuān)屬選擇信號(hào)ZSEL與專(zhuān)屬字線(xiàn)WL，并包括第一反相器與第二反相器。第一反相器的負(fù)電源端耦接至第二節(jié)點(diǎn)Notls，第二反相器的正電源端耦接至第一節(jié)點(diǎn)NfflU)。于一實(shí)施方式中，多個(gè)字線(xiàn)驅(qū)動(dòng)器810的第一反相器的負(fù)電源端皆耦接至第二節(jié)點(diǎn)Nqm，第二反相器的正電源端皆耦接至第一節(jié)點(diǎn)Newu)。圖7B為依據(jù)本發(fā)明的字線(xiàn)驅(qū)動(dòng)器810的方框圖。于一實(shí)施方式中，字線(xiàn)驅(qū)動(dòng)器810包括PMOS晶體管812、816、818、NM0S晶體管814、820，其中PMO S晶體管812及NMOS晶體管814形成第一反相器830，而PMOS晶體管818及NMOS晶體管820形成第二反相器840。PMOS晶體管812的源極耦接至第一電壓端VDD，其柵極耦接至選擇信號(hào)ZSEL，其漏極耦接至反字線(xiàn)WLB。NMOS晶體管814的源極耦接至第二節(jié)點(diǎn)Nt^s，其柵極耦接至選擇信號(hào)ZSEL，其 漏極耦接至反字線(xiàn)WLB。PMOS晶體管816的源極耦接至第一電壓端VDD，其柵極耦接至字線(xiàn)WL，其漏極耦接至反字線(xiàn)WLB。PMOS晶體管818的源極耦接至第一節(jié)點(diǎn)Nfflui，其柵極耦接至反字線(xiàn)WLB，其漏極耦接至字線(xiàn)WL。NMOS晶體管820的源極耦接至第二電壓端GND，其柵極耦接至反字線(xiàn)WLB，其漏極耦接至字線(xiàn)WL。當(dāng)三個(gè)輸入信號(hào)XPA、XPB、XPC的電壓是邏輯高電位，字線(xiàn)控制電路800是啟動(dòng)模式，NAND門(mén)802可產(chǎn)生邏輯低電壓作為選擇信號(hào)。選擇信號(hào)的邏輯低電位接著打開(kāi)PMOS晶體管808，拉升第一節(jié)點(diǎn)Notld的電壓直至第一電源端VDD。反相選擇信號(hào)的邏輯高電位接著打開(kāi)NMOS晶體管806，下拉第二節(jié)點(diǎn)Ntms的電壓直至第二電源端GND。跨過(guò)第一電源端VDD與第二電源端GND的電源接著經(jīng)由第一節(jié)點(diǎn)Nfflui與第二節(jié)點(diǎn)Ntms被送至字線(xiàn)驅(qū)動(dòng)器810。第一反相器830接著反轉(zhuǎn)選擇信號(hào)ZSEL的電壓以得到反字線(xiàn)WLB的電壓，而第二反相器840接著反轉(zhuǎn)反字線(xiàn)WLB的電壓以得到字線(xiàn)WL的電壓。相對(duì)的，當(dāng)三個(gè)輸入信號(hào)XPA、XPB、XPC的電壓是邏輯低電位，字線(xiàn)控制電路800是非啟動(dòng)模式，NAND門(mén)802可產(chǎn)生邏輯高電壓作為選擇信號(hào)。選擇信號(hào)的邏輯高電位接著關(guān)閉PMOS晶體管808，使第一節(jié)點(diǎn)Notld的電壓浮動(dòng)。反相選擇信號(hào)的邏輯低電位接著關(guān)閉NMOS晶體管806，使第二節(jié)點(diǎn)Nqm的電壓浮動(dòng)。反字線(xiàn)WLB的電壓接著被拉升至邏輯高電壓，而字線(xiàn)WL的電壓接著被下拉至邏輯低電壓。內(nèi)存電路包括512個(gè)字線(xiàn)控制電路800，而至少一個(gè)字線(xiàn)控制電路800包括4個(gè)字線(xiàn)驅(qū)動(dòng)器810。因此，內(nèi)存電路包括2048個(gè)字線(xiàn)。當(dāng)一個(gè)目標(biāo)字線(xiàn)被選取時(shí)，僅有對(duì)應(yīng)于目標(biāo)字線(xiàn)的字線(xiàn)控制電路800進(jìn)入啟動(dòng)模式，所有511個(gè)其他的字線(xiàn)控制電路800都在非啟動(dòng)模式。由于字線(xiàn)控制電路操作于啟動(dòng)模式時(shí)有漏電流，512個(gè)字線(xiàn)控制電路中只有一個(gè)選取的字線(xiàn)控制電路處于啟動(dòng)模式，因此存儲(chǔ)電路的漏電流被減少為1/512，以改進(jìn)存儲(chǔ)電路的效能。圖8為依據(jù)本發(fā)明的字線(xiàn)控制電路被選取及未被選取的電壓的示意圖。假設(shè)有兩個(gè)字線(xiàn)控制電路A與B。字線(xiàn)控制電路B的字線(xiàn)被選取了。被選取的字線(xiàn)控制電路B的NMOS晶體管806的柵級(jí)電壓被拉升至邏輯高電位，而被選取的字線(xiàn)控制電路B的PMOS晶體管808的柵級(jí)電壓被下拉至邏輯低電位，以使被選取的字線(xiàn)控制電路B進(jìn)入啟動(dòng)模式。字線(xiàn)控制電路A并無(wú)任何字線(xiàn)被選取。未被選取的字線(xiàn)控制電路A的NMOS晶體管806的柵級(jí)電壓被下拉至邏輯低電位，而未被選取的字線(xiàn)控制電路A的PMOS晶體管808的柵級(jí)電壓被上拉至邏輯高電位，以使被選取的字線(xiàn)控制電路B進(jìn)入未啟動(dòng)模式。本領(lǐng)域中技術(shù)人員應(yīng)能理解，在不脫離本發(fā)明的精神和范圍的情況下，可對(duì)本發(fā)
明做許多更動(dòng)與改變。因此，上述本發(fā)明的范圍具體應(yīng)以后附的權(quán)利要求界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種存儲(chǔ)電路，包括 第一 PMOS晶體管，耦接于第一電壓端與第一節(jié)點(diǎn)之間； 第二 PMOS晶體管，耦接于所述第一電壓端與第二節(jié)點(diǎn)之間； 第一 NMOS晶體管，耦接于第三節(jié)點(diǎn)與第二電壓端之間； 第二 NMOS晶體管，耦接于第四節(jié)點(diǎn)與所述第二電壓端之間；以及存儲(chǔ)單元陣列，包括多個(gè)存儲(chǔ)單元，其中所述多個(gè)存儲(chǔ)單元中的至少一個(gè)包含第一反相器及第二反相器，其中所述第一反相器的正電源端耦接至所述第一節(jié)點(diǎn)，所述第一反相器的負(fù)電源端耦接至所述第三節(jié)點(diǎn)，所述第二反相器的正電源端耦接至所述第二節(jié)點(diǎn)，且所述第二反相器的負(fù)電源端耦接至所述第四節(jié)點(diǎn)。
2.如權(quán)利要求I所述的存儲(chǔ)電路，其特征在于，所述第一反相器包括 第三PMOS晶體管，具有源極耦接至所述第一節(jié)點(diǎn)；以及 第三NMOS晶體管，具有源極耦接至所述第三節(jié)點(diǎn)，柵極耦接至所述第三PMOS晶體管的柵極，以及漏極耦接至所述第三PMOS晶體管的漏極； 且所述第二反相器包括 第四PMOS晶體管，具有源極耦接至所述第二節(jié)點(diǎn)，柵極耦接至所述第三PMOS晶體管的漏極，以及漏極耦接至所述第三PMOS晶體管的柵極；以及 第四NMOS晶體管，具有源極耦接至所述第四節(jié)點(diǎn)，柵極耦接至所述第四PMOS晶體管的柵極，以及漏極耦接至所述第四PMOS晶體管的漏極。
3.如權(quán)利要求I所述的存儲(chǔ)電路，其特征在于，所述存儲(chǔ)單元更包括 第一傳輸柵晶體管，耦接于位線(xiàn)以及所述第一反相器的輸出端之間，具有柵極耦接至字線(xiàn)；以及 第二傳輸柵晶體管，耦接于反向位線(xiàn)以及所述第二反相器的輸出端之間，具有柵極耦接至所述字線(xiàn)。
4.如權(quán)利要求I所述的存儲(chǔ)電路，其特征在于，所述存儲(chǔ)電路更包括可控制所述第一PMOS晶體管、所述第二 PMOS晶體管、所述第一 NMOS晶體管、以及所述第二 NMOS晶體管的柵極電壓的控制電路，當(dāng)所述存儲(chǔ)電路于節(jié)能模式運(yùn)作時(shí)，所述控制電路控制所述多個(gè)柵極電壓以啟動(dòng)所述第一 PMOS晶體管、關(guān)閉所述第二 PMOS晶體管、關(guān)閉所述第一 NMOS晶體管、并啟動(dòng)所述第二 NMOS晶體管，以將所述第一反相器的輸出電壓提升至邏輯高電壓，并將所述第二反相器的輸出電壓下拉至邏輯低電壓。
5.如權(quán)利要求4所述的存儲(chǔ)電路，其特征在于，當(dāng)所述存儲(chǔ)電路于啟動(dòng)模式運(yùn)作時(shí)，所述控制電路控制所述第一 PMOS晶體管、所述第二 PMOS晶體管、所述第一 NMOS晶體管、以及所述第二 NMOS晶體管的所述多個(gè)柵極電壓以啟動(dòng)所述第一 PMOS晶體管、啟動(dòng)所述第二PMOS晶體管、啟動(dòng)所述第一 NMOS晶體管、并啟動(dòng)所述第二 NMOS晶體管，以使所述存儲(chǔ)單元儲(chǔ)存數(shù)據(jù)。
6.如權(quán)利要求4所述的存儲(chǔ)電路，其特征在于，當(dāng)所述存儲(chǔ)電路于睡眠模式運(yùn)作時(shí)，所述控制電路控制所述第一 PMOS晶體管、所述第二 PMOS晶體管、所述第一 NMOS晶體管、以及所述第二 NMOS晶體管的所述多個(gè)柵極電壓至所述第一 PMOS晶體管、所述第二 PMOS晶體管、所述第一 NMOS晶體管、以及所述第二 NMOS晶體管的閾值電壓，以使所述存儲(chǔ)單元以較少的功率消耗保存所儲(chǔ)存的數(shù)據(jù)。
7.如權(quán)利要求6所述的存儲(chǔ)電路，其特征在于，所述控制電路包括 第一控制邏輯，依據(jù)反相節(jié)能信號(hào)以及睡眠信號(hào)控制所述第一 PMOS晶體管的柵極電壓； 第二控制邏輯，依據(jù)所述反相節(jié)能信號(hào)以及所述睡眠信號(hào)控制所述第二 PMOS晶體管的柵極電壓； 第三控制邏輯，依據(jù)節(jié)能信號(hào)以及反相睡眠信號(hào)控制所述第一 NMO S晶體管的柵極電壓；以及 第四控制邏輯，依據(jù)所述節(jié)能信號(hào)以及所述反相睡眠信號(hào)控制所述第二 NMOS晶體管的柵極電壓； 其中所述反相節(jié)能信號(hào)是通過(guò)反轉(zhuǎn)所述節(jié)能信號(hào)而得，所述節(jié)能信號(hào)表示是否所述存儲(chǔ)電路于所述節(jié)能模式中操作，而所述反相睡眠信號(hào)是通過(guò)反轉(zhuǎn)所述睡眠信號(hào)而得，所述睡眠信號(hào)表示是否所述存儲(chǔ)電路于所述睡眠模式中操作。
8.一存儲(chǔ)電路，包括 第一 PMOS晶體管，耦接于第五節(jié)點(diǎn)與第一節(jié)點(diǎn)之間； 第二 PMOS晶體管，耦接于所述第五節(jié)點(diǎn)與第二節(jié)點(diǎn)之間； 第三PMOS晶體管，耦接于第一電壓端及所述第五節(jié)點(diǎn)之間，具有柵極耦接至所述第五節(jié)點(diǎn)； 第四PMOS晶體管，耦接于所述第一電壓端與所述第五節(jié)點(diǎn)之間； 第一 NMOS晶體管，耦接于第三節(jié)點(diǎn)與第六節(jié)點(diǎn)之間； 第二 NMOS晶體管，耦接于第四節(jié)點(diǎn)與所述第六節(jié)點(diǎn)之間； 第三NMOS晶體管，耦接于所述第六節(jié)點(diǎn)與第二電壓端之間，具有柵極耦接至所述第六節(jié)點(diǎn)； 第四NMOS晶體管，耦接于所述第六節(jié)點(diǎn)與所述第二電壓端之間；以及存儲(chǔ)單元陣列，包括多個(gè)存儲(chǔ)單元，其中所述多個(gè)存儲(chǔ)單元中的至少一個(gè)包括第一反相器及第二反相器，其中所述第一反相器的正電源端耦接至所述第一節(jié)點(diǎn)，所述第一反相器的負(fù)電源端耦接至所述第三節(jié)點(diǎn)，所述第二反相器的正電源端耦接至所述第二節(jié)點(diǎn)，而所述第二反相器的負(fù)電源端耦接至所述第四節(jié)點(diǎn)。
9.如權(quán)利要求8所述的存儲(chǔ)電路，其特征在于，所述第一反相器包括 第五PMOS晶體管，具有源極耦接至所述第一節(jié)點(diǎn)； 第五NMO S晶體管，具有源極耦接至所述第三節(jié)點(diǎn)，柵極耦接至所述第五PMOS晶體管的柵極，以及漏極耦接至所述第五PMOS晶體管的漏極； 且所述第二反相器包括 第六PMOS晶體管，具有源極耦接至所述第二節(jié)點(diǎn)，柵極耦接至所述第五PMOS晶體管的漏極，以及漏極耦接至所述第五PMOS晶體管的柵極； 第六NMOS晶體管，具有源極耦接至所述第四節(jié)點(diǎn)，柵極耦接至所述第六PMOS晶體管的柵極，以及漏極耦接至所述第六PMOS晶體管的漏極。
10.如權(quán)利要求8所述的存儲(chǔ)電路，其特征在于，所述存儲(chǔ)電路更包括可控制所述第一PMOS晶體管、所述第二 PMOS晶體管、所述第四PMOS晶體管、所述第一 NMOS晶體管、所述第二NMOS晶體管、以及所述第四NMOS晶體管的柵極電壓的控制電路，當(dāng)所述存儲(chǔ)電路于節(jié)能模式運(yùn)作時(shí)，所述控制電路產(chǎn)生邏輯低電壓于所述第一 PMOS晶體管、所述第四PMOS晶體管、以及所述第一 NMOS晶體管的柵極，并產(chǎn)生邏輯高電壓于所述第二 PMOS晶體管、所述第二NMOS晶體管、以及所述第四NMOS晶體管的柵極，以將所述第一反相器的輸出電壓提升至所述邏輯高電壓，并將所述第二反相器的輸出電壓下拉至所述邏輯低電壓。
11.如權(quán)利要求10所述的存儲(chǔ)電路，其特征在于，當(dāng)所述存儲(chǔ)電路于啟動(dòng)模式運(yùn)作時(shí)，所述控制電路產(chǎn)生邏輯低電壓于所述第一 PMOS晶體管、所述第二 PMOS晶體管、以及所述第四PMOS晶體管的柵極以開(kāi)啟所述第一 PMOS晶體管、所述第二 PMOS晶體管、以及所述第四PMOS晶體管；并產(chǎn)生邏輯高電壓于所述第一 NMOS晶體管、所述第二 NMOS晶體管、以及所述第四NMOS晶體管的柵極以開(kāi)啟所述第一 NMOS晶體管、所述第二 NMOS晶體管、以及所述第四NMOS晶體管，以使所述存儲(chǔ)單元儲(chǔ)存數(shù)據(jù)。
12.如權(quán)利要求10所述的存儲(chǔ)電路，其特征在于，當(dāng)所述存儲(chǔ)電路于睡眠模式運(yùn)作時(shí)，所述控制電路產(chǎn)生邏輯低電壓于所述第一 PMOS晶體管、所述第二 PMOS晶體管、以及所述第 四NMOS晶體管的柵極，并產(chǎn)生邏輯高電壓于所述第一 NMOS晶體管、所述第二 NMOS晶體管、以及所述第四PMOS晶體管的柵極，以使所述存儲(chǔ)單元以較少的功率消耗保存所儲(chǔ)存的數(shù)據(jù)。
13.一種存儲(chǔ)電路，包括 第一 PMOS晶體管，耦接于第一電壓端以及第一節(jié)點(diǎn)之間； 第二 PMOS晶體管，耦接于所述第一電壓端與第二節(jié)點(diǎn)之間； 第三PMOS晶體管，耦接于所述第一電壓端與第五節(jié)點(diǎn)之間； 第四PMOS晶體管，耦接于所述第一節(jié)點(diǎn)與所述第五節(jié)點(diǎn)之間，具有柵極耦接至所述第一節(jié)點(diǎn)； 第五PMOS晶體管，耦接于所述第二節(jié)點(diǎn)與所述第五節(jié)點(diǎn)之間，具有柵極耦接至所述第二節(jié)點(diǎn)； 第一 NMOS晶體管，耦接于第三節(jié)點(diǎn)與第二電壓端之間； 第二 NMOS晶體管，耦接于第四節(jié)點(diǎn)與所述第二電壓端之間； 第三NMOS晶體管，耦接于第六節(jié)點(diǎn)與所述第二電壓端之間； 第四NMOS晶體管，耦接于所述第六節(jié)點(diǎn)與所述第三節(jié)點(diǎn)之間，具有柵極耦接至所述第三節(jié)點(diǎn)； 第五NMOS晶體管，耦接于所述第六節(jié)點(diǎn)與所述第四節(jié)點(diǎn)之間，具有柵極耦接至所述第四節(jié)點(diǎn)；以及 存儲(chǔ)單元陣列，包括多個(gè)存儲(chǔ)單元，其中所述多個(gè)存儲(chǔ)單元中的至少一個(gè)包括第一反相器及第二反相器，其中所述第一反相器的正電源端耦接至所述第一節(jié)點(diǎn)，所述第一反相器的負(fù)電源端耦接至所述第三節(jié)點(diǎn)，所述第二反相器的正電源端耦接至所述第二節(jié)點(diǎn)，而所述第二反相器的負(fù)電源端耦接至所述第四節(jié)點(diǎn)。
14.如權(quán)利要求13所述的存儲(chǔ)電路，其特征在于，所述存儲(chǔ)電路更包括可控制所述第一 PMOS晶體管、所述第二 PMOS晶體管、所述第三PMOS晶體管、所述第一 NMOS晶體管、所述第二 NMOS晶體管、以及所述第三NMOS晶體管的柵極電壓的控制電路，當(dāng)所述存儲(chǔ)電路于節(jié)能模式運(yùn)作時(shí)，所述控制電路產(chǎn)生邏輯低電壓于所述第一PMOS晶體管、所述第一NMOS晶體管、以及所述第三NMOS晶體管的柵極，并產(chǎn)生邏輯高電壓于所述第二 PMOS晶體管、所述第三PMOS晶體管、以及所述第二 NMOS晶體管的柵極，以將所述第一反相器的一輸出電壓提升至所述邏輯高電壓，并將所述第二反相器的輸出電壓下拉至所述邏輯低電壓。
15.如權(quán)利要求14所述的存儲(chǔ)電路，其特征在于，當(dāng)所述存儲(chǔ)電路于啟動(dòng)模式運(yùn)作時(shí)，所述控制電路產(chǎn)生邏輯低電壓于所述第一 PMOS晶體管、所述第二 PMOS晶體管、以及所述第三NMOS晶體管的柵極以開(kāi)啟第一 PMOS晶體管與所述第二 PMOS晶體管，并產(chǎn)生邏輯高電壓于所述第一 NMOS晶體管、所述第二 NMOS晶體管、以及所述第三PMOS晶體管的柵極以開(kāi)啟所述第一 NMOS晶體管與所述第二 NMOS晶體管，以使所述存儲(chǔ)單元儲(chǔ)存數(shù)據(jù)。
16.如權(quán)利要求14所述的存儲(chǔ)電路，其特征在于，當(dāng)所述存儲(chǔ)電路于睡眠模式運(yùn)作時(shí)，所述控制電路產(chǎn)生邏輯高電壓于所述第一 PMOS晶體管、所述第二 PMOS晶體管、以及所述第三NMOS晶體管的柵極，并產(chǎn)生邏輯低電壓于所述第一 NMOS晶體管、所述第二 NMOS晶體管、以及所述第三PMOS晶體管的柵極，以使所述存儲(chǔ)單元以較少的功率消耗保存所儲(chǔ)存的數(shù) 據(jù)。
17.一種字線(xiàn)控制電路，包括 第一 PMOS晶體管，耦接于第一電壓端與第一節(jié)點(diǎn)之間，具有柵極耦接至第一選擇信號(hào); 第一匪OS晶體管，耦接于第二節(jié)點(diǎn)與第二電壓端之間，具有柵極耦接至反相第一選擇信號(hào)，其中所述反相第一選擇信號(hào)是通過(guò)反轉(zhuǎn)所述第一選擇信號(hào)而得；以及 多個(gè)字線(xiàn)驅(qū)動(dòng)器，所述多個(gè)字線(xiàn)驅(qū)動(dòng)器至少其中之一包括第一反相器及第二反相器，其中所述第一反相器的正電源端耦接至所述第一電壓端，所述第一反相器的負(fù)電源端耦接至所述第二節(jié)點(diǎn)，所述第二反相器的正電源端耦接至所述第一節(jié)點(diǎn)，而所述第二反相器的負(fù)電源端耦接至所述第二電壓端。
18.如權(quán)利要求17所述的字線(xiàn)控制電路，其特征在于，所述第一反相器包括 第二 PMOS晶體管，具有源極耦接至所述第一電壓端，柵極耦接至第二選擇信號(hào)，以及漏極耦接至反字線(xiàn)； 第二 NMOS晶體管，具有源極耦接至所述第二節(jié)點(diǎn)，柵極耦接至所述第二選擇信號(hào)，以及漏極耦接至所述反字線(xiàn)； 且所述第二反相器包括 第三PMOS晶體管，具有源極耦接至所述第一節(jié)點(diǎn)，柵極耦接至所述反字線(xiàn)，以及漏極耦接至所述字線(xiàn)； 第三NMOS晶體管，具有源極耦接至所述第二電壓端，柵極耦接至所述反字線(xiàn)，以及漏極耦接至所述字線(xiàn)； 且所述字線(xiàn)驅(qū)動(dòng)器更包括 第四PMOS晶體管，具有源極耦接至所述第一電壓端，柵極耦接至所述字線(xiàn)，以及漏極耦接至所述反字線(xiàn)。
19.如權(quán)利要求17所述的字線(xiàn)控制電路，其特征在于，當(dāng)所述字線(xiàn)控制電路于節(jié)能模式下運(yùn)作，所述第一選擇信號(hào)具邏輯高電壓以關(guān)閉所述第一 PMOS晶體管與所述第一 NMOS晶體管，以將所述第一反相器的輸出電壓提升至所述邏輯高電壓，并將所述第二反相器的輸出電壓下拉至所述邏輯低電壓。
20.如權(quán)利要求17所述的字線(xiàn)控制電路，其特征在于，當(dāng)所述字線(xiàn)控制電路于啟動(dòng)模式下運(yùn)作，所 述第一選擇信號(hào)具邏輯低電壓以啟動(dòng)所述第一 PMOS晶體管與所述第一 NMOS晶體管。
全文摘要
本發(fā)明提供一種存儲(chǔ)電路與字線(xiàn)控制電路，其中存儲(chǔ)電路包括第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、以及存儲(chǔ)單元陣列。第一PMOS晶體管耦接于第一電壓端與第一節(jié)點(diǎn)之間。第二PMOS晶體管耦接于第一電壓端與第二節(jié)點(diǎn)之間。第一NMOS晶體管耦接于第三節(jié)點(diǎn)與第二電壓端之間。第二NMOS晶體管耦接于第四節(jié)點(diǎn)與第二電壓端之間。存儲(chǔ)單元陣列包括多個(gè)存儲(chǔ)單元，其中存儲(chǔ)單元至少一個(gè)包含第一反相器及第二反相器，其中第一反相器的正電源端耦接至第一節(jié)點(diǎn)，第一反相器的負(fù)電源端耦接至第三節(jié)點(diǎn)，第二反相器的正電源端耦接至第二節(jié)點(diǎn)，且第二反相器的負(fù)電源端耦接至第四節(jié)點(diǎn)。本發(fā)明于節(jié)能模式切換至啟動(dòng)模式時(shí)的充電耗能及蘇醒時(shí)間可有效地被減低。
文檔編號(hào)G11C7/12GK102867534SQ201210228950
公開(kāi)日2013年1月9日 申請(qǐng)日期2012年7月3日 優(yōu)先權(quán)日2011年7月6日
發(fā)明者黃世煌 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司