半導體存儲裝置及字線譯碼布線方法
【專利摘要】本發(fā)明公開了一種半導體存儲裝置及字線譯碼布線方法。本發(fā)明涉及半導體存儲領域，解決了現(xiàn)有技術中為改善字線信號質量而導致布線擁塞等問題。本發(fā)明實施例提供的方案為：一種半導體存儲裝置及字線譯碼布線方法，將半導體存儲裝置的存儲陣列劃分成多個較小存儲陣列，在所述第一金屬層對第一次譯碼的行地址進行布線，在所述第一金屬層下方的第二金屬層對第二次譯碼的行地址進行布線，譯碼輸出字線驅動所述多個較小的存儲陣列。本發(fā)明實施例適用于多種半導體存儲芯片設計，包括：片上緩存、旁路轉換緩沖、內容可尋址存儲器、ROM、EEPROM及SRAM等。
【專利說明】半導體存儲裝置及字線譯碼布線方法
【技術領域】
[0001]本發(fā)明涉及半導體存儲領域，具體涉及一種半導體存儲裝置及字線譯碼布線方法。
【背景技術】
[0002]在當今的芯片中，內存經常需要消耗大量的芯片面積，并且，內存也是經常成為限制芯片在較低運行電壓和較高速度上運行的一個瓶頸。例如，靜態(tài)隨機存取存儲器(staticrandom access memory, SRAM)經常占據(jù)較大的金屬布線資源,在布局布線(P&R)設計中，容易產生嚴重的金屬層布線擁塞的問題。
[0003]對于SRAM而言，設計的重點是字線(word line，WL)，而不是時鐘。如果字線的寄生電阻電容(RC)過大，會造成字線的信號不是理想的方波，而有很大的斜率，斜率和走線的長度成平方關系，這樣，就會顯著影響目標頻率和Vcc_min。早期地，每進行一次代線升級，字線上的RC就會增加兩倍多，而從40nm (納米)開始，則會增加到4_10倍。因此需要盡量減少寄生RC延遲，從而提聞字線的質量。
[0004]業(yè)界SRAM的物理實現(xiàn)最通常采用單邊驅動方式(single-driven方式)，即地址譯碼及驅動邏輯被布置在整個存儲陣列的一側，字線自譯碼輸出貫穿整個存儲單元陣列。在進入65nm以下工藝后，存儲陣列字線自身的RC延遲已嚴重影響SRAM性能及良率。由于RC延遲與走線長度成平方關系，電路設計中需要通過將長距離走線的字線分割成較短字線來改善字線斜率及延遲。
[0005]現(xiàn)有技術中經?？紤]采用中間驅動(center-driven)的方式縮短字線的長度，例如，可將整個存儲陣列劃分成兩個較小的存儲陣列，在兩個存儲陣列的中間進行布線。但是，這種中間驅動的方式，中間的走線非常密集，布線設計復雜，并且不能充分利用共同的控制邏輯和芯片面積?，F(xiàn)有技術的另一種實現(xiàn)中，如圖1所示，采用一種全局驅動(global-driven)方式，其以中間驅動方式為基礎。在SRAM100中，在上金屬層(如M5層)完成字線的譯碼布線，包括通過預譯碼器110的預譯碼和通過終譯碼器120的終譯碼，然后在M5層下面的金屬層(如M3層)與存儲陣列141和存儲陣列142連接。雖然全局性驅動方式解決了上述中間驅動方式的一些問題，但是，上金屬層的布線變得非常擁擠，而且，由于電源和接地信號也位于上金屬層，所以需要進行字線的屏蔽。
[0006]在上述過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術中至少存在如下問題:
[0007]為改善字線信號質量而導致布線擁塞。

【發(fā)明內容】

[0008]針對現(xiàn)有技術的不足，本發(fā)明提供了一種半導體存儲裝置及字線譯碼布線方法，能夠在縮短走線長度的基礎上，實現(xiàn)簡單布線，從而節(jié)約了芯片面積，減小了寄生RC。
[0009]為達到上述目的，本發(fā)明的實施例采用如下技術方案:
[0010]本發(fā)明提供了一種半導體存儲裝置，包括:[0011]存儲陣列，所述存儲陣列劃分為多個較小的存儲陣列；
[0012]預譯碼器，用于接收行地址并進行所述行地址的第一次譯碼，所述預譯碼器在第一金屬層與所述第一次譯碼輸出的行地址線連接；
[0013]終譯碼器，用于接收經第一次譯碼的行地址并進行所述行地址的第二次譯碼，所述終譯碼器位于所述多個較小的存儲陣列之間，所述終譯碼器在所述第一金屬層下方的第二金屬層經字線與所述存儲陣列連接，所述字線為所述第二次譯碼輸出的行地址線。
[0014]優(yōu)選的，經所述預譯碼器第一次譯碼的行地址為獨熱碼。
[0015]優(yōu)選的，所述預譯碼器為多個。
[0016]優(yōu)選的，所述終譯碼器為多個，所述多個終譯碼器通過所述字線驅動對應的所述多個較小的存儲陣列。
[0017]本發(fā)明提供了一種字線譯碼布線方法，所述字線用于驅動半導體裝置的存儲陣列，所述存儲陣列劃分為多個較小的存儲陣列，所述半導體存儲裝置包括第一金屬層和所述第一金屬層的下方的第二金屬層，所述方法包括:
[0018]接收行地址并在所述第一金屬層對第一次譯碼的行地址進行布線；
[0019]接收所述第一次譯碼的行地址并在所述第二金屬層對第二次譯碼的行地址進行布線。
[0020]優(yōu)選的，經所述第一次譯碼的行地址為獨熱碼。
[0021]優(yōu)選的，多個預譯碼器進行所述第一次譯碼。
[0022]優(yōu)選的，所述半導體存儲裝置為多端口半導體存儲器。
[0023]優(yōu)選的，多個終譯碼器進行所述行地址的第二次譯碼，所述多個譯碼器通過所述字線驅動對應所述的多個較小的存儲陣列。
[0024]本發(fā)明實施例提供的半導體存儲裝置及字線譯碼布線方法，將預譯碼和終譯碼的布線分別在不同的金屬層實現(xiàn)，布線較為簡單，同時，節(jié)約了走線長度，減少寄生RC。另外，由于預譯碼的地址可為獨熱碼，預譯碼后的地址線不需要進行遮蔽處理。
[0025]以上對本發(fā)明示例性實施例的簡要概括用于提供對這類實施例的基本理解。此概括并不是本發(fā)明設想的所有方面的寬泛概述，并且既不意圖確定所有實施例的關鍵或決定性要素也不意圖限制任何或所有實施例的范圍。其唯一目的在于簡要地提出一個或多個方面的一些構思，作為下面更為詳細的描述的前序。為了實現(xiàn)前述的以及相關的目的，一個或多個實施例包括將在下面充分描述且在權利要求書中特別指出的特征。下面的描述和附圖詳細地闡述了一個或多個實施例的某些示例性特征。不過，這些特征僅通過可以采用各方面原理的各種方式中的一些來加以說明，但此描述意圖包括所有這樣的方面及其等同物。
【專利附圖】

【附圖說明】
[0026]附圖包含于說明書中并構成說明書的一部分，示出了本發(fā)明的一個或多個示例性實施例，與詳細描述一起用于解釋本發(fā)明實施例的原理和實施方式。
[0027]附圖中:
[0028]圖1示出了現(xiàn)有技術中一種半導體存儲裝置的示意圖；
[0029]圖2示出了根據(jù)本發(fā)明實施例的一種半導體存儲裝置的示意圖；
[0030]圖3示出了根據(jù)本發(fā)明實施例的一種字線譯碼布線方法的流程示意圖?！揪唧w實施方式】
[0031]現(xiàn)在，將更為詳細地描述本發(fā)明的優(yōu)選實施方式，其示例在附圖中示出。本領域普通技術人員應認識到，下面的描述僅僅是示例性的而并非意圖進行任何方式的限定。
[0032]本發(fā)明實施例中的存儲器包括但不限于下面的類型:靜態(tài)隨機存儲(staticrandom access memory, SRAM)、動$隨|幾存fi者(dynamic random access memory, DRAM)、同步動態(tài)隨機存儲(synchronous static random access memory, SDRAM)、可擦除可編程只讀存儲(erasable programmable read-only memory, EPROM)、電子可擦除可編程只讀存儲(electrically erasable programmable read-only memory, EPROM)或者閃存(Flashmemory)。
[0033]本發(fā)明的實施例以SRAM為例，但是，同樣適用于上述的存儲器。
[0034]為了方便說明，僅將SRAM中用于解釋本發(fā)明實施例的單元示出。如圖2所示，SRAM200包括兩個金屬層，例如，分別為M3和M5，M5位于M3的上方。其他的金屬層未示出。應注意，本發(fā)明的示例性的附圖，只是為了方便表示M3層和M5層之間的位置關系，圖示中SRAM其中的部件之間的位置關系并不是實際的物理位置關系，除非在本發(fā)明中做出明確的限定。在SRAM200中，包括存儲陣列、預譯碼器210、終譯碼器220。其中存儲陣列以一個256*256存儲單元組成的存儲陣列為例。存儲陣列劃分為兩個較小的存儲陣列區(qū)域，分別為存儲陣列241 (0-127)和存儲陣列242 (128-255)。預譯碼器210用于接收行地址并用于行地址的第一次譯碼。終譯碼器220用于接收第一次譯碼后的行地址并進行行地址的第二次譯碼。在M3中，對第一次譯碼的行地址進行布線，在M5中，對第二次譯碼的行地址進行布線。終譯碼器220經第一次譯碼的行地址線與預譯碼器210連接，終譯碼器220位于兩個存儲陣列的中間，并通過字線與兩個較小的存儲陣列連接，字線為終譯碼器220第二次譯碼的行地址線。這樣，不同于全局驅動方式中將全部譯碼后的地址通過字線傳送到M5層，僅是預譯碼的地址傳送到M5層中的終譯碼器。
[0035]在另一個本發(fā)明實施例中，首先，8位地址通過預譯碼器進行預譯碼，預譯碼器有三個預譯碼器組成，分別為2個3-8的預譯碼器和I個2-4的預譯碼器。這樣，8條地址線在M5層經過預譯碼器預譯碼后，變?yōu)?0條地址線。每個預譯碼器的預譯碼地址都是獨熱碼(one-hot)，因此，預譯碼地址可以不用相鄰遮蔽的方式加以布線，這就最小化了 M5層中布線的使用率。然后，20條地址線在M3層經過的終譯碼器譯碼后，就變?yōu)?56條字線。字線的長度也就短于全局驅動方式的字線長度。另外，在進入終譯碼器前，預譯碼后的20條地址線通過一個與非門，再與終譯碼器連接。
[0036]本發(fā)明實施例中的終譯碼器可以為多個，多個終譯碼器分別進行局部譯碼，用于通過字線分別驅動每個終譯碼器各自對應的存儲陣列。
[0037]另外,本發(fā)明實施例可適用于多端口(mult1-port)SRAM。在多端口 SRAM中，由于需要對應的多組字線，字線布線更加密集，所以本發(fā)明實施例的字線布線方式對于多端口SRAM更為適用。
[0038]本發(fā)明實施例還提供了一種字線譯碼布線方法，所述字線用于驅動半導體裝置的存儲陣列，所述存儲陣列劃分為多個較小的存儲陣列，所述半導體存儲裝置包括第一金屬層和所述第一金屬層的下方的第二金屬層，所述方法包括:[0039]步驟302，接收行地址并在所述第一金屬層對第一次譯碼的行地址進行布線；
[0040]步驟304，接收經第一次譯碼的行地址并在所述第二金屬層對第二次譯碼的行地址進行布線。
[0041]本發(fā)明實施例提供的半導體存儲裝置及字線譯碼布線方法，將預譯碼和終譯碼的布線分別在不同的金屬層實現(xiàn)，布線較為簡單，同時，節(jié)約了走線長度，減少寄生RC。另外，由于預譯碼的地址可為獨熱碼，譯碼后的地址線不需要進行遮蔽處理。
[0042]應理解，本發(fā)明實施例中字線譯碼布線方法的具體實現(xiàn)方案可以參照半導體存儲裝置中的方案實現(xiàn)，此處不再贅述。
[0043]本發(fā)明實施例適用于多種半導體存儲芯片設計，包括:片上緩存、旁路轉換緩沖(Translation Look-aside Buffer, TLB)、內容可尋址存儲器(Content AddressableMemory, CAM)、ROM、EEPROM 及 SRAM 等。
[0044]本發(fā)明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內。本發(fā)明的保護范圍由附屬的權利要求書及其等同范圍所界定。
【權利要求】
1.一種半導體存儲裝置，包括: 存儲陣列，所述存儲陣列劃分為多個較小的存儲陣列； 預譯碼器，用于接收行地址并進行所述行地址的第一次譯碼，所述預譯碼器在第一金屬層與所述第一次譯碼輸出的行地址線連接； 終譯碼器，用于接收經第一次譯碼的行地址并進行所述行地址的第二次譯碼，所述終譯碼器位于所述多個較小的存儲陣列之間，所述終譯碼器在所述第一金屬層下方的第二金屬層經字線與所述存儲陣列連接，所述字線為所述第二次譯碼輸出的行地址線。
2.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，經所述預譯碼器第一次譯碼的行地址為獨熱碼。
3.根據(jù)權利要求1或2所述的半導體存儲裝置，其特征在于，所述預譯碼器為多個。
4.根據(jù)權利要求1或2所述的半導體存儲裝置，其特征在于，所述終譯碼器為多個，所述多個終譯碼器通過所述字線驅動對應的所述多個較小的存儲陣列。
5.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，所述半導體存儲裝置為多端口半導體存儲器。
6.根據(jù)權利要求1所述的半導體存儲裝置，其特征在于，所述半導體裝置為SRAM、DRAM或匪。
7.一種字線譯碼布線方法，所述字線用于驅動半導體裝置的存儲陣列，所述存儲陣列劃分為多個較小的存儲陣列，所述半導體存儲裝置包括第一金屬層和所述第一金屬層的下方的第二金屬層，所述方法包括: 接收行地址并在所述第一金屬層對第一次譯碼的行地址進行布線； 接收所述第一次譯碼的行地址并在所述第二金屬層對第二次譯碼的行地址進行布線。
8.根據(jù)權利要求7所述的字線譯碼布線方法，其特征在于，經所述第一次譯碼的行地址為獨熱碼。
9.根據(jù)權利要求7或8所述的字線譯碼布線方法，其特征在于，多個預譯碼器進行所述第一次譯碼。
10.根據(jù)權利要求7或8所述的字線譯碼布線方法，其特征在于，多個終譯碼器進行所述行地址的第二次譯碼，所述多個譯碼器通過所述字線驅動對應所述的多個較小的存儲陣列。
【文檔編號】G11C11/413GK103456350SQ201210173803
【公開日】2013年12月18日 申請日期:2012年5月30日 優(yōu)先權日:2012年5月30日
【發(fā)明者】黃永昌, 郭靖, 陳華, 馬吉平 申請人:輝達公司