專利名稱：半導體存儲設備的數據輸出電路的制作方法
技術領域：
本發(fā)明的示例性實施例涉及半導體存儲設備，具體而言涉及半導體存儲設備的數據輸出電路。
背景技術：
總的來說，同步于基于外部時鐘信號而產生的內部時鐘信號，操作同步半導體存儲設備的數據輸入/輸出。這樣的同步半導體存儲設備可以是SDR (單數據速率)SDRAM (同步動態(tài)隨機存取存儲器)，該SDR SDRAM同步于內部時鐘信號的上升沿而輸出數據。替代地，所述同步半導體存儲設備可以是DDR (雙數據速率)SDRAM、DDR2 SDRAM、或DDR3 SDRAM, 同步于內部時鐘信號的上升沿和下降沿而輸出數據。DDR3 SDRAM 一般使用8位的預取方案。所述8位的預取方案是這樣的一種方法， 即一旦在半導體存儲設備的內部產生讀命令的情況下，在兩個時鐘周期期間，從存儲單元陣列并行輸出8位的數據，然后經由一個數據輸入/輸出引腳向外部設備串行輸出8位的數據。已知的同步半導體存儲設備的數據輸出電路可以包括對齊控制信號發(fā)生單元和管道鎖存單元。對齊控制信號發(fā)生單元響應于在讀操作過程中被施加了讀命令的列地址，可以產生偶對齊控制信號S0SEB1_R和S0SEB2_R，以及奇對齊控制信號S0SEB1_F和S0SEB2_F。管道鎖存單元可以儲存從存儲體輸入的8位的并行數據GICKO:7>，并且隨后響應于偶對齊控制信號S0SEB1_R和S0SEB2_R，以及奇對齊控制信號S0SEB1_F和S0SEB2_F，對存儲的數據進行對齊，從而將對齊的數據串行輸出。作為參考，通過將偶對齊控制信號S0SEB1_R和S0SEB2_R，或者偶對齊控制信號 SOSEB 1_R和S0SEB2_R的反相信號延遲內部時鐘信號的半個時鐘，可以產生奇對齊控制信號 SOSEB1_F 和 S0SEB2_F。進一步地，管道鎖存單元可以包括偶數據對齊單元和奇數據對齊單元，以確定讀突發(fā)順序。偶數據對齊單元響應于偶對齊控制信號S0SEB1_R和S0SEB2_R，可以對并行數據進行對齊，輸出第一對齊輸出數據，奇數據對齊單元響應于奇對齊控制信號S0SEB1_F和 S0SEB2_F，可以對并行數據進行對齊，輸出第二對齊輸出數據。圖1示出了已知的同步半導體存儲設備的數據輸出電路中的偶數據對齊單元的電路圖。作為參考，由于除了輸入信號外，奇數據對齊單元的電路配置與偶數據對齊單元的電路配置大體上相同，因此為了簡潔將省略其具體說明。
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偶數據對齊單元10包括第一級多路復用器12和第二級多路復用器14，以執(zhí)行二步的多路復用操作。第一級多路復用器12響應于第一偶對齊控制信號S0SEB1_R，選擇偶數據D001R和偶數據D023R中的一個以及偶數據D045R和偶數據D067R中的一個。第二級多路復用器14響應于第二偶對齊控制信號S0SEB2_R，選擇第一級多路復用器12的輸出中的一個輸出，以輸出第一對齊輸出數據ARD0。如上所述，已知的管道鎖存單元響應于偶對齊控制信號S0SEB1_R和S0SEB2_R或者奇對齊控制信號S0SEB1_F和S0SEB2_F，通過順序地控制第一級多路復用器12和第二級多路復用器14，可以執(zhí)行二步的多路復用操作。因此，所述已知的管道鎖存單元可以確定輸出數據的讀突發(fā)順序。然而，由于上面的二步的多路復用操作，增加了異步通道的可能性， 而這影響了列地址存取時間(“tAA”)，該列地址存取時間代表將由讀命令輸出的數據的速率。并且，因為偶數據對齊單元和奇數據對齊單元中的每一個都包括二級多路復用器，會產生由于增加的異步通道的可能性而導致的偏移。

發(fā)明內容
本發(fā)明的示例性實施例涉及半導體存儲設備的數據輸出電路，其通過實現用于確定讀突發(fā)順序的具有一級多路復用器的數據對齊單元，能夠減少/最小化異步通道的可能性和偏移。因此，通過提高tAA而防止同步存儲設備發(fā)生故障。進一步地，本發(fā)明的其它示例實施例涉及半導體存儲設備的數據輸出電路，其通過簡化數據對齊單元的結構并且減少/最小化數據對齊單元的門的級數，可以提高數據傳輸速率。本發(fā)明的另外的示例實施例涉及半導體存儲設備的數據輸出電路，其通過實現具有多個觸發(fā)器的對齊信號發(fā)生單元，能夠提高tCK裕度。根據本發(fā)明的實施例，半導體的數據輸出電路包括管道鎖存單元，配置為儲存輸入的并行數據，并且響應于多個對齊控制信號，對儲存的數據進行對齊來輸出串行輸出數據；以及對齊控制信號發(fā)生單元，配置為響應于突發(fā)類型信息和種子地址組，產生多個對齊控制信號，其中，所述對齊控制信號發(fā)生單元產生對齊控制信號，以在交換模式中對數據進行交換，該交換模式是突發(fā)類型為某種類型并且種子地址組的位具有某種值的情況。管道鎖存單元可以包括多路復用單元，該多路復用單元包含多個單元多路復用器，該多個單元多路復用器的數量與對齊控制信號的數量一致。單元多路復用器可以并聯耦合以形成一級多路復用單元。根據本發(fā)明的另一個實施例，半導體存儲設備的數據輸出電路包括管道鎖存單元，配置為儲存輸入的并行數據，并且響應于多個偶對齊控制信號而對儲存的數據的偶數據進行對齊以輸出第一輸出數據，以及響應于多個奇對齊控制信號而對儲存的數據的奇數據進行對齊以輸出第二輸出數據；和對齊控制信號發(fā)生單元，配置為響應于突發(fā)類型信息和種子地址組，產生多個偶對齊控制信號和奇對齊控制信號，其中，在正常模式中，對齊控制信號發(fā)生單元輸出偶對齊控制信號作為奇對齊控制信號，以及在交換模式中，通過對偶對齊控制信號進行交換而輸出奇對齊控制信號。根據本發(fā)明的再一個實施例，半導體存儲設備的數據輸出電路包括管道鎖存輸出控制單元，配置為響應于讀列存取選通(CAQ信號，產生管道鎖存輸出控制信號，該列存取選通(CAQ信號由讀命令設置；對齊控制信號發(fā)生單元，配置為響應于突發(fā)類型信息和種子地址組，產生用于在檢測的交換模式中對數據進行交換的多個對齊控制信號；管道鎖存單元，配置為儲存輸入的并行數據，并且響應于多個對齊控制信號而對儲存的數據進行對齊以輸出串行輸出數據；和數據驅動單元，配置為同步于時鐘信號輸出管道鎖存單元的串行輸出數據。


圖1示出了已知的同步半導體存儲設備的數據輸出電路中的偶數據對齊單元的電路圖。圖2示出了根據本發(fā)明的實施例的同步半導體存儲設備的數據輸出電路的方框圖。圖3示出了圖2所示的管道鎖存單元的方框圖。圖4A和4B示出了圖3所示的偶數據對齊單元和奇數據對齊單元的電路圖。圖5A和5B是示出了圖4A和4B所示的響應于種子地址產生的對齊控制信號的圖表。圖6示出了根據本發(fā)明的實施例的對齊控制信號發(fā)生單元的方框圖。圖7示出了圖6所示的對齊控制信號輸出單元和交換單元的電路圖。圖8示出了圖6所示的交換控制單元的電路圖。圖9是示出了圖6所示的對齊控制信號發(fā)生單元的操作的波形圖。圖10是示出了根據本發(fā)明的實施例的來自半導體存儲設備的輸出數據的突發(fā)順序的波形圖。
具體實施例方式參考附圖，以下詳細描述本發(fā)明的示例性的實施例。然而，本發(fā)明可以以不同的形式來實施，并且不應該被解釋為局限于此處描述的實施例。而是，提供這些實施例，使得本公開是深入的和完整的，并且將本發(fā)明的范圍完全地傳達給本領域的技術人員。在本發(fā)明的各個附圖和實施例中，相同的附圖標記表示相同的元件。圖2示出了根據本發(fā)明的實施例的同步半導體存儲設備的數據輸出電路的方框圖。如圖所示，根據示例性實施例的同步半導體存儲設備的數據輸出電路包括管道鎖存輸出控制單元100，對齊控制信號發(fā)生單元200，管道鎖存單元300和數據驅動單元400。管道鎖存輸出控制單元100配置為響應于由讀命令設置的讀列存取選通信號 CASP6_RD，產生第一管道鎖存輸出控制信號FPOUT和第二管道鎖存輸出控制信號RP0UT。對齊控制信號發(fā)生單元200配置為響應于突發(fā)類型選擇信號SEQBINT、CAS潛伏時間信號LATENCY2和DLL上升時鐘信號RCLK_DLL，接收種子地址組A<0:2>以產生選擇信號 SOSEBO、偶對齊控制信號組0RDER_R<0 3>和奇對齊控制信號組0RDER_F<0 3>。這里，種子地址組A<0:2>可以由在讀操作中施加了讀命令的列地址的三個最低有效位組成。對齊控制信號發(fā)生單元200對第一種子地址A<0>解碼以產生選擇信號S0SEB0，以及對第二種子地址和第三種子地址A<1:2>解碼以產生偶對齊控制信號組0RDER_R<0:3>和奇對齊控制信號組0RDER_F<0 3>。這里，例如，A<0:2>包括與最低有效位對應的A<0>，與中間有效位對應的A<1>以及與最高有效位對應的A<2>。因此，例如在 A<0:2>是“011”的情況下，A<0>是最低有效位“1”，A<1>是中間有效位“1”，以及A<2>是最高有效位“0”。管道鎖存單元300配置為響應于管道鎖存輸入控制信號PIN以及存儲體信息信號 BANK_EV和BANK_0D，儲存相應存儲體的(N+1)位的并行數據GICKO :N> (這里“N”是正整數)；配置為響應于選擇信號SOSEBO以及偶對齊控制信號組0RDER_R<0:3>和奇對齊控制信號組0RDER_F<0:3>，對儲存的數據進行對齊；并且配置為響應于第一管道鎖存輸出控制信號FPOUT和第二管道鎖存輸出控制信號RP0UT，將第一管道輸出數據RDO和第二管道輸出數據FDO串行輸出。這里，例如“N”是7，因此，管道鎖存單元300配置為儲存相應存儲體的 8位的并行數據GI0<0:7>。數據驅動單元400配置為同步于輸出時鐘信號RCLK_D0和FCLK_D0中相應的一個信號，輸出第一管道輸出數據RDO和第二管道輸出數據FDO作為輸出數據DQ。圖3示出了圖2所示的管道鎖存單元300的方框圖。如圖所示，管道鎖存單元300包括輸入驅動單元320、數據鎖存單元340、數據選擇單元350、數據對齊單元360和輸出驅動單元380。輸入驅動單元320配置為包括多個多路復用器，以響應于存儲體信息信號BANK_ EV和BANK_0D來選擇相應存儲體的8位的并行數據GI0<0:7>，輸出多路復用輸出數據 MXOlR 至 MX67R，和 MXOlF 至 MX67F。數據鎖存單元340配置為響應于管道鎖存輸入控制信號PIN，鎖存多路復用輸出數據 MXOlR 至 MX67R，和 MXOlF 至 MX67F。數據選擇單元350配置為響應于選擇信號S0SEB0，選擇性地輸出鎖存的數據作為鎖存輸出數據D001R至D067R和D001F至D067F。數據對齊單元360配置為確定讀突發(fā)順序。數據對齊單元360響應于偶對齊控制信號組0RDER_R<0 3>和奇對齊控制信號組0RDER_F<0 3>，對鎖存輸出數據D001R至D067R 和D001F至D067F進行對齊，輸出第一對齊輸出數據ARDO和第二對齊輸出數據AFD0。更具體地，數據對齊單元360包括偶數據對齊單元360A和奇數據對齊單元360B。 偶數據對齊單元360A響應于偶對齊控制信號組0RDER_R<0:3>，對鎖存輸出數據D001R至 D067R進行對齊，輸出第一對齊輸出數據ARD0。奇數據對齊單元360B響應于奇對齊控制信號組0RDER_F<0:3>，對鎖存輸出數據D001F至D067F進行對齊，輸出第二對齊輸出數據 AFDO0輸出驅動單元380配置為響應于第一管道鎖存輸出控制信號FPOUT和第二管道鎖存輸出控制信號RP0UT，輸出第一對齊輸出數據ARDO和第二對齊輸出數據AFDO作為第一管道輸出數據RDO和第二管道輸出數據FD0。圖4A示出了圖3所示的偶數據對齊單元360A的電路圖。參見圖4A，偶數據對齊單元360A包括一級多路復用單元362A和鎖存單元364A。 所述一級多路復用單元362A響應于偶對齊控制信號組0RDER_R<0:3>，選擇鎖存輸出數據 D001R至D067R中的一個，以輸出第一對齊輸出數據ARD0。一級多路復用單元362A包括對應于偶對齊控制信號組0RDER_R<0 3>的信號數量
9的多個單元多路復用器。每一個單元多路復用器響應于偶對齊控制信號組0RDER_R<0:3> 的相應的信號，將鎖存輸出數據D001R至D067R中的相應的一個數據輸出作為第一對齊輸出數據ARD0。例如，當偶對齊控制信號組0RDER_R<0:3>的信號數量是4時，一級多路復用單元362A包括4個單元多路復用器。在優(yōu)選的實施例中，所述單元多路復用器并聯耦合， 以執(zhí)行一級多路復用操作。更具體地，一級多路復用單元362A可以包括多個三態(tài)反相器，該多個三態(tài)反相器配置為響應于偶對齊控制信號組0RDER_R<0:3>，選擇鎖存輸出數據D001R至D067R中的一個數據，以輸出第一對齊輸出數據ARD0。同時，鎖存單元364A包括反相鎖存器，該反相鎖存器配置為鎖存一級多路復用單元362A的輸出。圖4B示出了圖3所示的奇數據對齊單元360B的電路圖。參見圖4B，奇數據對齊單元360B包括一級多路復用單元362B和鎖存單元364B。 所述一級多路復用單元362B響應于奇對齊控制信號組0RDER_F<0:3>，選擇鎖存輸出數據 D001F至D067F中的一個數據，以輸出第二對齊輸出數據AFD0。一級多路復用單元362B包括對應于奇對齊控制信號組0RDER_F<0 3>的信號數量的多個單元多路復用器。每一個單元多路復用器響應于奇對齊控制信號組0RDER_F<0:3> 的相應信號，將鎖存輸出數據D001F至D067F中的相應一個數據輸出作為第二對齊輸出數據AFD0。例如，當奇對齊控制信號組0RDER_F<0:3>的信號數量是4時，一級多路復用單元 362B包括4個單元多路復用器。在優(yōu)選的實施例中，所述單元多路復用器并聯耦合，以執(zhí)行一級多路復用操作。更具體地，一級多路復用單元362B可以包括多個三態(tài)反相器，該多個三態(tài)反相器配置為響應于奇對齊控制信號組0RDER_F<0:3>來選擇鎖存輸出數據D001F至D067F中的一個數據，以輸出第二對齊輸出數據AFD0。同時，鎖存單元364B包括反相鎖存器，該反相鎖存器配置為鎖存一級多路復用單元362B的輸出。如上所述，已知的數據輸出電路響應于對齊控制信號SOSEB 1_R、S0SEB2_R、 S0SEB1_F、和S0SEB2_F，執(zhí)行二步的多路復用操作。與此相反，本實施例的數據輸出電路響應于對齊控制信號組0RDER_R<0:3>和對齊控制信號組0RDER_F<03>，執(zhí)行一步的多路復用操作。因此，可以最小化/減少異步通道的可能性和其導致的偏移。在下文中，為了執(zhí)行一步的多路復用操作，描述一種通過對種子地址組A<0:2>解碼來產生對齊控制信號組0RDER_R<0:3>和對齊控制信號組0RDER_F<0:3>的方法。同步存儲設備響應于讀命令，將儲存在單元陣列塊中的數據鎖存至管道鎖存器， 然后在列存取選通潛伏時間CL之后，輸出鎖存在管道鎖存器中的數據。因此，當連續(xù)地輸入指令時，可以在沒有數據沖突的情況下輸出數據。當響應于單個讀命令而輸出具有多個位的數據時，通過設定模式寄存器設置 (MRS)的突發(fā)長度確定輸出數據的位數。進一步地，通過設定MRS的突發(fā)類型確定輸出數據的序列，該突發(fā)種類分為順序型和交錯型。所述順序型和交錯型具有不同的數據輸出順序。參見表1，在讀操作期間，同步存儲器設備根據種子地址和突發(fā)類型即順序型和交錯型確定輸出數據的序列。表1說明了對于順序型和交錯型，基于種子地址的輸出數據的序列。
權利要求
1.一種半導體存儲設備的數據輸出電路，包括管道鎖存單元，配置為儲存輸入的并行數據，并且響應于多個對齊控制信號而對儲存的數據進行對齊以輸出串行輸出數據；以及對齊控制信號發(fā)生單元，配置為響應于突發(fā)類型信息和種子地址組，產生所述多個對齊控制信號，其中，所述對齊控制信號發(fā)生單元產生所述對齊控制信號，以在交換模式中對數據進行交換，在該交換模式中，所述突發(fā)類型為某種類型并且所述種子地址組的位具有某種值。
2.根據權利要求1所述的數據輸出電路，其中，所述管道鎖存單元包括多路復用單元， 該多路復用單元包含多個單元多路復用器，該多個單元多路復用器的數量與所述對齊控制信號的數量一致。
3.根據權利要求2所述的數據輸出電路，其中，所述單元多路復用器并聯耦合以形成一級多路復用單元。
4.根據權利要求1所述的數據輸出電路，其中，所述種子地址組包括在讀操作中被提供有讀命令的列地址的一些位。
5.根據權利要求1所述的數據輸出電路，其中，所述交換模式包括一種情形，在該情形中，突發(fā)類型設置為順序型，并且在時鐘信號的下降時刻所述種子地址組的第一信號具有第一邏輯電平。
6.根據權利要求1所述的數據輸出電路，其中，所述對齊控制信號發(fā)生單元包括地址解碼單元，配置為通過對所述種子地址組的第二信號和第三信號進行解碼，產生多個初始值設置信號；對齊控制信號輸出單元，配置為基于所述初始值設置信號來設置初始值，并且每當時鐘信號跳變時，順序地輸出所述初始值設置信號作為所述對齊控制信號；交換控制單元，配置為接收突發(fā)類型選擇信號、所述種子地址組的第一信號和所述時鐘信號以產生交換控制信號，所述交換控制信號在所述交換模式中被使能；以及交換單元，配置為響應于所述交換控制信號，在所述交換模式中選擇性地對所述對齊控制信號執(zhí)行交換操作以交換數據。
7.根據權利要求6所述的數據輸出電路，其中，所述對齊控制信號發(fā)生單元還包括初始化單元，配置為產生用于在初始時刻將所述對齊控制信號輸出單元復位的初始化信號。
8.根據權利要求7所述的數據輸出電路，其中，響應于列存取選通CAS潛伏時間信號和所述時鐘信號，確定所述初始時刻，所述列存取選通CAS潛伏時間信號在相對于CAS潛伏時間的某個時間被激活。
9.根據權利要求7所述的數據輸出電路，其中，所述對齊控制信號輸出單元包括多個信號發(fā)生器，所述多個信號發(fā)生器的數量與所述對齊控制信號的數量一致，其中，所述信號發(fā)生器中的每一個信號發(fā)生器包括多個D觸發(fā)器，該多個D觸發(fā)器配置為基于所述初始值設置信號來設置初始值，并且每當時鐘信號跳變時，順序地輸出所述設置的初始值作為所述對齊控制信號。
10.根據權利要求7所述的數據輸出電路，其中，通過響應于所述初始化信號鎖存所述種子地址組的第一信號、將所述鎖存的第一信號與所述時鐘信號同步以及對所述同步鎖存的第一信號和所述突發(fā)類型選擇信號進行同步，所述交換控制單元產生所述交換控制信號。
11.一種半導體存儲設備的數據輸出電路，包括管道鎖存單元，配置為儲存輸入的并行數據，并且響應于多個偶對齊控制信號而對所述儲存的數據中的偶數據進行對齊以輸出第一輸出數據，以及響應于多個奇對齊控制信號而對所述儲存的數據中的奇數據進行對齊以輸出第二輸出數據；以及對齊控制信號發(fā)生單元，配置為響應于突發(fā)類型信息和種子地址組，產生所述的多個偶對齊控制信號和多個奇對齊控制信號，其中，所述對齊控制信號發(fā)生單元在正常模式中輸出所述偶對齊控制信號作為所述奇對齊控制信號，以及在交換模式中，通過對所述偶對齊控制信號進行交換，輸出所述奇對齊控制信號。
12.根據權利要求11所述的數據輸出電路，其中，所述管道鎖存單元包括偶數據對齊單元，配置為響應于所述多個偶對齊控制信號，對所述儲存的數據中的偶數據進行對齊以輸出第一輸出數據；以及奇數據對齊單元，配置為響應于所述多個奇對齊控制信號，對所述儲存的數據中的奇數據進行對齊以輸出第二輸出數據。
13.根據權利要求12所述的數據輸出電路，其中，所述奇數據對齊單元和所述偶數據對齊單元中的每一個包括多路復用單元，配置為選擇所述儲存的數據中的相應一個數據，輸出所選擇的一個數據作為第一輸出數據或第二輸出數據，所述多路復用單元包括多個單元多路復用器，所述多個單元多路復用器的數量與所述相應的偶對齊控制信號的數量或奇對齊控制信號的數量一致；以及鎖存單元，配置為鎖存所述多路復用單元的輸出。
14.根據權利要求13所述的數據輸出電路，其中，所述單元多路復用器并聯耦合以形成一級多路復用單元。
15.根據權利要求12所述的數據輸出電路，其中，所述管道鎖存單元還包括 輸入驅動單元，配置為根據存儲體信息，接收和選擇相應的存儲體的輸入并行數據； 數據鎖存單元，配置為響應于管道鎖存輸入控制信號而鎖存所述選擇的并行數據，并且將所述鎖存的并行數據輸出至所述偶數據對齊單元和所述奇數據對齊單元；以及輸出驅動單元，配置為將從所述偶數據對齊單元和奇數據對齊單元輸出的第一輸出數據和第二輸出數據與管道鎖存輸出控制信號同步。
16.根據權利要求11所述的數據輸出電路，還包括管道鎖存輸出控制單元，配置為響應于由讀命令設置的讀列存取選通CAS信號，產生所述管道鎖存輸出控制信號；以及數據驅動單元，配置為同步于時鐘信號輸出所述管道鎖存單元的第一輸出數據和第二輸出數據。
17.根據權利要求11所述的數據輸出電路，其中，所述對齊控制信號發(fā)生單元包括 地址解碼單元，配置為通過對所述種子地址組的第二信號和第三信號進行解碼，產生多個初始值設置信號；對齊控制信號輸出單元，配置為基于所述初始值設置信號來設置初始值，并且每當時鐘信號跳變時，順序地輸出所述初始值設置信號作為所述偶對齊控制信號和奇對齊控制信號；交換控制單元，配置為接收突發(fā)類型選擇信號、所述種子地址組的第一信號和所述時鐘信號，產生第一交換控制信號和第二交換控制信號；以及交換單元，配置為響應于所述第一交換控制信號和第二交換控制信號，選擇性地對偶對齊控制信號進行交換操作以輸出所述奇對齊控制信號。
18.根據權利要求17所述的數據輸出電路，其中，所述對齊控制信號發(fā)生單元還包括 初始化單元，配置為產生用于在初始時刻將所述對齊控制信號輸出單元復位的初始化信號。
19.根據權利要求18所述的數據輸出電路，其中，響應于列存取選通CAS潛伏時間信號和所述時鐘信號確定所述初始時刻，該列存取選通CAS潛伏時間信號在相對于CAS潛伏時間的某個時間被激活。
20.根據權利要求18所述的數據輸出電路，其中，所述對齊控制信號輸出單元包括多個信號發(fā)生器，該多個信號發(fā)生器的數量與所述偶對齊控制信號的數量一致，其中，所述信號發(fā)生器中的每一個包括多個D觸發(fā)器，該多個觸發(fā)器配置為基于所述初始值設置信號而設置初始值，并且每當時鐘信號跳變時，順序地輸出所設置的初始值作為所述偶對齊控制信號。
21.根據權利要求18所述的數據輸出電路，其中，所述交換單元在所述第一交換控制信號被激活時，輸出所述偶對齊控制信號作為所述奇對齊控制信號，以及在所述第二交換控制信號被激活時，通過對所述偶對齊控制信號進行交換，輸出所述奇對齊控制信號。
22.根據權利要求18所述的數據輸出電路，其中，所述交換控制單元包括第一傳輸門，配置為響應于所述初始化信號，傳送所述種子地址組的第一信號； 第一鎖存器，配置為鎖存所述第一傳輸門的輸出； 第二傳輸門，配置為響應于所述時鐘信號，傳送所述第一鎖存器的輸出； 第二鎖存器，配置為鎖存所述第二傳輸門的輸出以輸出中間信號；以及邏輯操作單元，配置為對所述中間信號和所述突發(fā)類型選擇信號進行邏輯操作，以激活用于所述普通模式的第一交換控制信號和激活用于所述交換模式的第二交換控制信號。
23.一種半導體存儲設備的數據輸出電路，包括管道鎖存輸出控制單元，配置為響應于由讀命令設置的讀列存取選通CAS信號，產生管道鎖存輸出控制信號；對齊控制信號發(fā)生單元，配置為響應于突發(fā)類型信息和種子地址組，產生用于在檢測的交換模式中對數據進行交換的多個對齊控制信號；管道鎖存單元，配置為儲存輸入的并行數據，并且響應于所述多個對齊控制信號而對所述儲存的數據進行對齊以輸出串行輸出數據；和數據驅動單元，配置為同步于時鐘信號輸出所述管道鎖存單元的串行輸出數據。
24.根據權利要求23所述的數據輸出電路，其中，所述管道鎖存單元包括多路復用單元，該多路復用單元包含多個單元多路復用器，該多個單元多路復用器的數量與所述對齊控制信號的數量一致。
25.根據權利要求M所述的數據輸出電路，其中，所述單元多路復用器并聯耦合以形成一級多路復用單元。
全文摘要
半導體存儲設備的數據輸出電路，包括管道鎖存單元，配置為儲存輸入的并行數據，并且響應于多個對齊控制信號而對儲存的數據進行對齊以輸出串行輸出數據；以及對齊控制信號發(fā)生單元，配置為響應于突發(fā)類型信息和種子地址組，產生所述多個對齊控制信號，其中，所述對齊控制信號發(fā)生單元產生所述對齊控制信號，以在交換模式中對數據進行交換，在該交換模式中，突發(fā)類型為某種類型并且種子地址組的位具有某種值。
文檔編號G11C7/10GK102194510SQ201010148559
公開日2011年9月21日 申請日期2010年4月16日 優(yōu)先權日2010年3月8日
發(fā)明者李康悅, 金光現 申請人:海力士半導體有限公司