專利名稱：使用局部時(shí)鐘發(fā)生器的自定時(shí)校準(zhǔn)優(yōu)化擴(kuò)展的電壓或工藝范圍上的sram性能的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及時(shí)鐘或定時(shí)電路，更具體地說，涉及一種運(yùn)行諸如靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)之類的使用局部產(chǎn)生的時(shí)鐘信號(hào)的存儲(chǔ)器陣列的方法。
背景技術(shù)：
集成電路廣泛用于各種電子應(yīng)用，從諸如手表之類的簡(jiǎn)單設(shè)備到最復(fù)雜的計(jì)算機(jī)系統(tǒng)。微電子集成電路(IC)芯片一般可以被認(rèn)為是在半導(dǎo)體襯底(例如硅)上形成的邏輯單元的集合，其中各個(gè)單元之間以電子方式相互連接。IC可以包括非常多的單元并且這些單元之間需要復(fù)雜的連接。單元是由一個(gè)或多個(gè)諸如晶體管、電容器、電阻器、電感器之類的電路元件和其他通過組合執(zhí)行邏輯功能的基本電路元件構(gòu)成的組。單元類型包括例如核心單元、掃描單元、存儲(chǔ)單元和輸入/輸出(I/O)單元。功率使用已成為數(shù)據(jù)處理系統(tǒng)集成電路開發(fā)中的關(guān)注要點(diǎn)。由于功耗問題，低功率電路變得更流行。低功率設(shè)計(jì)也成為優(yōu)選設(shè)計(jì)，因?yàn)檫@種設(shè)計(jì)的電源噪聲較低并且對(duì)制造變化的容忍度較強(qiáng)。過度用電不僅耗費(fèi)成本和降低效率，而且還會(huì)導(dǎo)致熱管理問題。功率耗散已成為使用深亞微米技術(shù)產(chǎn)生高性能電路設(shè)計(jì)(以1千兆赫或更高的頻率工作)的限制因素。因此，現(xiàn)代微處理器設(shè)計(jì)受功率約束的制約。在千兆赫以上的設(shè)計(jì)中，單元之間的時(shí)鐘網(wǎng)絡(luò)可以占總有效功率的近50%。因此， 功率約束向構(gòu)建單元時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)者提出了額外的挑戰(zhàn)，對(duì)于諸如低功耗、65納米集成電路之類的最新技術(shù)而言，這種挑戰(zhàn)將變得更為嚴(yán)峻。有一些技術(shù)可以在實(shí)現(xiàn)高性能、低功耗系統(tǒng)的定時(shí)目標(biāo)的同時(shí)最小化功率。一種方法涉及使用局部時(shí)鐘緩沖器(LCB)分配時(shí)鐘信號(hào)。典型的時(shí)鐘控制系統(tǒng)具有產(chǎn)生主時(shí)鐘信號(hào)的時(shí)鐘發(fā)生電路(例如，鎖相環(huán))，所述主時(shí)鐘信號(hào)被饋給在LCB處提供同步全局時(shí)鐘信號(hào)的時(shí)鐘分配網(wǎng)絡(luò)。每個(gè)LCB都調(diào)整全局時(shí)鐘占空比并逐漸滿足諸如局部邏輯電路、鎖存器或存儲(chǔ)器陣列之類的相應(yīng)電路元件的要求。將LCB置于靠近計(jì)時(shí)(clocked)電路還會(huì)減少時(shí)鐘偏移，從而有助于改進(jìn)電路的定時(shí)。另一種功率管理方法是動(dòng)態(tài)電壓調(diào)節(jié)(scaling)，其中給定組件中使用的電壓根據(jù)運(yùn)行參數(shù)、工藝參數(shù)或環(huán)境參數(shù)來升高或降低。動(dòng)態(tài)電壓調(diào)節(jié)是一種同時(shí)降低靜態(tài)和動(dòng)態(tài)功耗的有效方式，但是需要較寬的電壓范圍來保持電路在不同的性能規(guī)范下正常工作， 并且不同的功率/延遲度量通常具有不同的最優(yōu)電源電壓(Vdd)。針對(duì)結(jié)合動(dòng)態(tài)電壓調(diào)節(jié)的電路中的不同單元使用不同的電壓將產(chǎn)生獨(dú)特的問題， 尤其是對(duì)于低電壓運(yùn)行，因?yàn)椴煌瑔卧难舆t在低電壓下改變的比例是不同的。例如，使用來自LCB的局部產(chǎn)生的時(shí)鐘信號(hào)的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)陣列可能具有0. 5伏的器件閾值電壓(Vth)，而所述LCB工作在0.4伏的器件閾值電壓(存儲(chǔ)器通常具有較高的Vth以實(shí)現(xiàn)魯棒性和低漏電，而外圍控制信號(hào)發(fā)生電路具有較低的Vth以便高速工作)。由于SRAM 中的線負(fù)載與邏輯門中的器件負(fù)載相對(duì)，因此SRAM中的延遲隨變化電壓的改變將不同于 LCB的邏輯門中的延遲。這種延遲差異可能非常大，對(duì)制造要求和/或電路性能產(chǎn)生負(fù)面影響。有些電路對(duì)低電壓處的變化具有很高的敏感度。在SRAM控制實(shí)例中，LCB產(chǎn)生局部時(shí)鐘信號(hào)和延遲后的局部時(shí)鐘信號(hào)，這兩種信號(hào)被緩沖以產(chǎn)生字線信號(hào)、預(yù)充電信號(hào)和鎖存信號(hào)。通過使用反相器鏈延遲和擴(kuò)展局部時(shí)鐘信號(hào)的脈沖寬度來獲得延遲后的局部時(shí)鐘信號(hào)。SRAM控制中最關(guān)鍵的定時(shí)要素是確定SRAM讀寫時(shí)間窗口的局部時(shí)鐘信號(hào)脈沖寬度。但是，由于供電電壓變化導(dǎo)致反相器延遲變化以及閾值電壓存在差異，很難通過動(dòng)態(tài)電壓調(diào)節(jié)來控制該定時(shí)要素。結(jié)果，SRAM延遲功能無法跟蹤LCB反相器延遲功能。此問題的一種可能解決方案是使用可編程延遲電路，如美國專利第5，389，843號(hào)中所述。使用一系列多路復(fù)用器和延遲元件以輸出具有可調(diào)整延遲的信號(hào)。使用具有N個(gè)可編程位的數(shù)字輸入值控制電路的N個(gè)延遲階段，也就是說，所述位分別是所述多路復(fù)用器的選擇器。盡管可針對(duì)該電路選擇性地編程延遲元件的數(shù)目，但是對(duì)于僅僅是含糊地知曉的供電電壓而言，這些元件的實(shí)際延遲仍存在變化，因此對(duì)于在低電壓特別敏感的器件而言，這種方法是不可行的。另一種解決方案是使用“虛擬(dummy) ”電路來復(fù)制延遲路徑。這種方法應(yīng)用于美國專利第5，596，539和6，760，269號(hào)中的存儲(chǔ)器控制。與虛擬位線相連的讀出放大器驅(qū)動(dòng)控制線，所述控制線在虛擬單元完成提供精確數(shù)據(jù)讀取定時(shí)的讀取操作時(shí)斷言存儲(chǔ)器陣列定時(shí)信號(hào)。盡管這種方法為延遲調(diào)整提供了實(shí)時(shí)基礎(chǔ)，但是如上所述，復(fù)制的SRAM路徑的延遲變化可能不與LCB邏輯中的延遲變化匹配，從而導(dǎo)致較差的定時(shí)控制。鑒于上述問題，需要設(shè)計(jì)一種校準(zhǔn)諸如存儲(chǔ)器陣列之類的敏感電路的局部時(shí)鐘信號(hào)的改進(jìn)的方法。如果所述方法可以考慮由電源電壓導(dǎo)致的延遲變化以及相關(guān)電路組件的閾值電壓的差別，則這將更為有利。

發(fā)明內(nèi)容
期望提供一種改進(jìn)的時(shí)鐘發(fā)生電路。進(jìn)一步期望提供可以與相關(guān)集成電路組件的動(dòng)態(tài)電壓調(diào)節(jié)結(jié)合使用的電路。仍進(jìn)一步期望提供一種使用局部時(shí)鐘的自定時(shí)校準(zhǔn)優(yōu)化擴(kuò)展的電壓或工藝范圍上的SRAM性能的方法。上述期望使用延遲電路實(shí)現(xiàn)，所述延遲電路具有第一延遲組件，其工作在第一電壓電平并提供固定延遲路徑以從時(shí)鐘信號(hào)產(chǎn)生中間延遲信號(hào)；電平變換器，其以所述第一電壓電平接收所述中間延遲信號(hào)并將所述中間延遲信號(hào)提升到高于所述第一電壓電平的第二電壓電平；以及第二延遲組件，其提供從所述中間延遲信號(hào)產(chǎn)生延遲后的時(shí)鐘信號(hào)的可調(diào)延遲路徑，其中所述第二延遲組件工作在所述第二電壓電平。所述第一延遲組件可包括具有固定長(zhǎng)度的反相器鏈，并且所述第二延遲組件可包括多個(gè)串聯(lián)的延遲元件，所述延遲元件的輸出端中的一個(gè)輸出端選擇性地與所述延遲電路的輸出端相連。所述延遲元件可以例如是反相器、“與”門或“與非”門。在針對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的局部時(shí)鐘緩沖器應(yīng)用所述延遲電路中，所述第一電壓電平與所述局部時(shí)鐘緩沖器的名義電壓電平相同，所述第二電壓電平與所述 SRAM的名義電壓電平相同。這些電壓可響應(yīng)于動(dòng)態(tài)電壓調(diào)節(jié)而變化，從而需要重新校準(zhǔn)所述可調(diào)延遲路徑?？梢酝ㄟ^逐漸增大SRAM陣列的讀取訪問時(shí)間直到同時(shí)的讀取操作返回正確的輸出，或者通過使用復(fù)制(r印lica) SRAM路徑模擬電源電壓改變導(dǎo)致的延遲變化來校準(zhǔn)所述可調(diào)延遲路徑。使用鎖存器或移位寄存器直接或間接控制的開關(guān)將沿所述可調(diào)延遲路徑的所述延遲元件選擇性地與延遲電路輸出端相連。在任意給定時(shí)刻，只有一個(gè)鎖存器或寄存器具有使開關(guān)閉合所需的邏輯狀態(tài)。在一個(gè)實(shí)施例中，由來自復(fù)制SRAM路徑的延遲輸入信號(hào)對(duì)鎖存器進(jìn)行計(jì)時(shí)。在一個(gè)備選實(shí)施例中，當(dāng)重復(fù)激活校準(zhǔn)信號(hào)以逐漸增加延遲時(shí)，所述使開關(guān)閉合的邏輯狀態(tài)移動(dòng)通過移位寄存器?？梢詫?duì)所述移位寄存器進(jìn)行編程。


通過參考附圖可以更好地理解本發(fā)明，并且本發(fā)明的各種目標(biāo)、特征和優(yōu)點(diǎn)將對(duì)本領(lǐng)域的技術(shù)人員變得顯而易見圖1是根據(jù)本發(fā)明構(gòu)建的延遲電路的一個(gè)實(shí)施例的示意圖；圖2是根據(jù)本發(fā)明構(gòu)建的可與圖1的延遲電路一起使用的自適應(yīng)脈沖發(fā)生器的一個(gè)實(shí)施例的示意圖；圖3是根據(jù)本發(fā)明構(gòu)建的可與圖2的自適應(yīng)脈沖發(fā)生器一起使用的移位延遲剩余集(residue set)電路的一個(gè)實(shí)施例的示意圖；圖4是根據(jù)本發(fā)明構(gòu)建的使用復(fù)制SRAM路徑的自定時(shí)局部時(shí)鐘緩沖器的一個(gè)實(shí)施例的示意圖；圖5是根據(jù)本發(fā)明構(gòu)建的可與圖4的自定時(shí)局部時(shí)鐘緩沖器一起使用的延遲剩余集電路的一個(gè)實(shí)施例的示意圖；以及圖6是根據(jù)本發(fā)明構(gòu)建的可與圖4的自定時(shí)局部時(shí)鐘緩沖器一起使用的可編程延遲剩余集電路的一個(gè)實(shí)施例的示意圖。在不同的圖中使用相同的標(biāo)號(hào)表示相似或相同的項(xiàng)。
具體實(shí)施例方式本發(fā)明涉及用于產(chǎn)生定時(shí)或時(shí)鐘信號(hào)的改進(jìn)的方法和集成電路結(jié)構(gòu)。具體地說， 本發(fā)明可應(yīng)用于諸如靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)陣列之類的使用局部時(shí)鐘信號(hào)和延遲后的時(shí)鐘信號(hào)的電路組件的定時(shí)控制。本發(fā)明提供延遲后的時(shí)鐘信號(hào)的精確調(diào)整以優(yōu)化在擴(kuò)展的運(yùn)行參數(shù)、工藝參數(shù)或環(huán)境參數(shù)范圍上的SRAM性能。現(xiàn)在參考附圖，具體地說，參考圖1，其中描述了根據(jù)本發(fā)明構(gòu)建的延遲電路的一個(gè)實(shí)施例10。延遲電路10通常包括具有固定長(zhǎng)度的反相器鏈12、可選擇性地調(diào)整其延遲的線性可編程延遲剩余14、以及將固定反相器鏈12與線性可編程延遲剩余14互連的電平變換器16。反相器鏈12包括第一多個(gè)串聯(lián)的反相器18a，..., 18η。第一反相器18a接收輸入時(shí)鐘信號(hào)，最后一個(gè)反相器18η將中間延遲信號(hào)輸出到電平變換器16的輸入端。反相器鏈12工作在小于線性可編程延遲剩余14使用的第二電源電壓的第一電壓電壓。電平變換器16相應(yīng)地將中間延遲信號(hào)的電壓從第一電源電壓提升到第二電源電壓以便輸入到線性可編程延遲剩余14。在將時(shí)鐘信號(hào)提供給SRAM陣列的局部時(shí)鐘緩沖器的一種示例性實(shí)現(xiàn)中，反相器鏈12的電源電壓名義上為0. 4-0. 5伏，并且線性可編程延遲剩余14的電源電壓名義上為0. 5-0. 6伏，這與SRAM陣列的電源電壓相同(這兩種電壓電平都可隨動(dòng)態(tài)電壓調(diào)節(jié)而改變)。針對(duì)線性可編程延遲剩余14使用較高的電壓允許以較小的增量增加延遲電路10的總體延遲。較高的電源電壓還提供更好的時(shí)鐘校準(zhǔn)模型(同時(shí)在硬件和模擬方面)。優(yōu)選地使用與SRAM陣列相同的電源電壓以統(tǒng)一不同集成電路組件的電源電壓。線性可編程延遲剩余14包括第二多個(gè)串聯(lián)的反相器20a，. . .，20η，但是相繼反相器20之間的每個(gè)線連接都具有第一開關(guān)22a，..., 22η,以及到第二開關(guān)Ma，...,24η的分支連接。第二開關(guān)Ma，...,24η的其他節(jié)點(diǎn)與提供延遲或定時(shí)信號(hào)的輸出線沈相連。通過可編程的選擇位sel_0，... , sel_n使第一組開關(guān)22a，...，22η斷開和閉合，并且通過所述選擇位的補(bǔ)集(complement)，即selb_0, · · ·，selb_n使第二組開關(guān)24a,... ,24η斷開和閉合。在任意給定時(shí)刻，只激活一個(gè)選擇位來使一個(gè)開關(guān)閉合并提供通過線性可編程延遲剩余14的單個(gè)延遲路徑。針對(duì)平鋪的電路結(jié)構(gòu)可選地提供開關(guān)22η及其輸出。延遲電路10相應(yīng)地包括沿反相器鏈12的來自固定延遲路徑的第一延遲組件以及來自可調(diào)延遲路徑的通過線性可編程延遲剩余14的第二延遲組件，將這兩個(gè)組件相加以得到總延遲量。固定延遲和可調(diào)整延遲的相對(duì)量可以根據(jù)特定實(shí)施方式而改變。通過激活線性可編程延遲剩余14中的開關(guān)的不同選擇位以縮短或延長(zhǎng)可調(diào)延遲路徑來將總延遲量設(shè)置為期望延遲，并且根據(jù)采用延遲電路10的特定目的來選擇總延遲量。例如，當(dāng)用于 SRAM控制時(shí)，總延遲量被設(shè)為允許訪問SRAM陣列的適當(dāng)?shù)臅r(shí)間窗口?？梢酝ㄟ^執(zhí)行校準(zhǔn)過程(其逐漸增加SRAM陣列的讀取訪問時(shí)間直到同時(shí)的讀取操作返回正確的輸出，或使用具有開銷的重復(fù)SRAM路徑)來確定所需的延遲。本領(lǐng)域的技術(shù)人員將理解，延遲電路10可與除SRAM之外的其他執(zhí)行邏輯求值的邏輯電路一起使用，并且可類似地通過電路組件的同時(shí)的定時(shí)邏輯求值校準(zhǔn)延遲電路10。結(jié)合圖2描述了一種此類用于確定具體延遲調(diào)整的校準(zhǔn)過程，圖2示出了根據(jù)本發(fā)明構(gòu)建的SRAM子系統(tǒng)32的局部時(shí)鐘緩沖器30的自適應(yīng)脈沖發(fā)生器的一個(gè)實(shí)施例。局部時(shí)鐘緩沖器30和SRAM子系統(tǒng)32位于單個(gè)集成電路芯片上。局部時(shí)鐘緩沖器30接收全局時(shí)鐘信號(hào)(g_clk)并產(chǎn)生啟動(dòng)時(shí)鐘信號(hào)(l_clk)。全局時(shí)鐘信號(hào)是“或非”門34的輸入并且也是延遲電路的輸入，所述延遲電路包括通過反相器鏈12’的固定延遲路徑以及通過移位延遲剩余集電路14’(下面結(jié)合圖3進(jìn)一步地說明)的可調(diào)延遲路徑。所述延遲電路包括作為移位延遲剩余集電路14’的前端器件的電平變換反相器36。來自移位延遲剩余集電路14’的定時(shí)信號(hào)輸出與“或非”門34的其他輸入端相連。來自“或非”門34的輸出信號(hào)(其與另一反相器38相連)因此具有與全局時(shí)鐘信號(hào)相同的頻率，但是其脈沖寬度通過延遲時(shí)間和定時(shí)信號(hào)的寬度來調(diào)制。反相器38用于校正來自“或非”門34的信號(hào)的極性， 并且其輸出為啟動(dòng)時(shí)鐘信號(hào)。所述啟動(dòng)時(shí)鐘信號(hào)是到SRAM子系統(tǒng)32的字線譯碼/驅(qū)動(dòng)器電路40的輸入。字線譯碼/驅(qū)動(dòng)器電路40接收所請(qǐng)求的存儲(chǔ)塊的字線地址并在啟動(dòng)時(shí)鐘有效時(shí)激勵(lì)SRAM陣列42的相應(yīng)字線。全局求值和位線譯碼/驅(qū)動(dòng)器44讀出目標(biāo)存儲(chǔ)單元中的值并將存儲(chǔ)塊輸出到發(fā)出請(qǐng)求的實(shí)體，例如，微處理器。塊44中的全局求值邏輯在延遲后的啟動(dòng)時(shí)鐘信號(hào)(del_l_clk)有效時(shí)對(duì)位線求值。延遲后的啟動(dòng)時(shí)鐘信號(hào)由生成啟動(dòng)時(shí)鐘信號(hào)(l_clk) 的同一機(jī)制產(chǎn)生，只是預(yù)先計(jì)算與從SRAM陣列42的局部位線到其全局位線的信號(hào)傳播延遲對(duì)應(yīng)的延遲時(shí)間(例如，來自其他的反相器鏈)。
對(duì)SRAM陣列42的讀取操作用于提供有關(guān)當(dāng)前時(shí)鐘信號(hào)的相對(duì)延遲和脈沖寬度的充分程度的反饋?？梢允褂肧RAM陣列42的常規(guī)字線或使用SRAM陣列42中為此目的提供的一組特殊存儲(chǔ)單元執(zhí)行所述讀取操作。接收測(cè)試模式的單元優(yōu)選地位于最接近SRAM陣列42的物理中心的位置。在所述示例性實(shí)施例中，包括測(cè)試模式的九個(gè)位被寫入SRAM陣列 42中的指定地址，然后由全局求值和位線譯碼/驅(qū)動(dòng)器44讀出。由微處理器或集成電路的其他控制邏輯發(fā)起這些讀寫操作。全局求值和位線譯碼/驅(qū)動(dòng)器44的輸出分接將這九個(gè)位饋給局部時(shí)鐘緩沖器30中的比較器46的第一輸入端。比較器46還在第二輸入端處接收存儲(chǔ)的9位數(shù)據(jù)，并將所存儲(chǔ)的數(shù)據(jù)與來自同時(shí)求值的九個(gè)位相比較。第二輸入端的九個(gè)位可以存儲(chǔ)在在工廠處設(shè)置或由集成電路的掃描鏈以編程的方式設(shè)置的保持鎖存器中。如果比較顯示所有九個(gè)位匹配，則讀取操作成功，S卩，讀取時(shí)間窗口足夠長(zhǎng)，并且無需進(jìn)一步調(diào)整延遲時(shí)鐘信號(hào)；在此情況下，比較器46將邏輯“0”輸出到“與非”門48。如果比較顯示九個(gè)位中有任意一個(gè)位不匹配，則讀取操作需要更大的時(shí)間窗口，即，延遲后的啟動(dòng)時(shí)鐘信號(hào)的脈沖寬度小于所需的脈沖寬度，從而需要調(diào)整延遲后的啟動(dòng)時(shí)鐘信號(hào)；在此情況下，比較器46的輸出為邏輯“1”。“與非”門48的另一輸入為來自另一“或非”門50 的斬波信號(hào)。通過將進(jìn)一步的延遲引入所述延遲后的啟動(dòng)時(shí)鐘信號(hào)并將該進(jìn)一步延遲后的信號(hào)進(jìn)行反轉(zhuǎn)，然后將其與所述延遲后的啟動(dòng)時(shí)鐘信號(hào)進(jìn)行合并來得到所述斬波信號(hào)。當(dāng)延遲后的啟動(dòng)時(shí)鐘信號(hào)的脈沖寬度較窄時(shí)，來自“或非”門50的斬波信號(hào)的反轉(zhuǎn)的脈沖寬度(當(dāng)信號(hào)為邏輯“低”時(shí))將較寬，并且當(dāng)延遲后的啟動(dòng)時(shí)鐘信號(hào)的脈沖寬度較寬時(shí)，來自 “或非”門50的斬波信號(hào)的反轉(zhuǎn)的脈沖寬度將較窄?！芭c非”門48輸出時(shí)鐘校準(zhǔn)信號(hào)(clk_ ff)，所述時(shí)鐘校準(zhǔn)信號(hào)(clk_ff)將是有效的，除非9位比較失敗且“或非”門50的輸出有效。移位延遲剩余集電路14’使用所述校準(zhǔn)信號(hào)增加延遲并產(chǎn)生更寬的脈沖寬度。移位延遲剩余集電路14’在圖3中進(jìn)一步詳細(xì)示出，并且包括由多個(gè)串聯(lián)的“與” 門52a，52b，. . .，52η提供的可調(diào)延遲路徑。通過選擇性地激活將“與”門的輸出連接到移位延遲剩余集電路14’的定時(shí)信號(hào)輸出的開關(guān)來再次選擇不同的延遲。在此實(shí)施例中，每個(gè)開關(guān)都包括與P型場(chǎng)效應(yīng)晶體管(Pfet)耦合的η型場(chǎng)效應(yīng)晶體管(nfet)，即，nfet的源極與Pfet的源極相連，nfet的漏極與pfet的漏極相連。nfet/pfet對(duì)54a，54b，...，54η的 nfet 柵極由各個(gè)反相器 56a，56b，...，56η 控制。nfet/pfet 對(duì) 54a，54b，...，54η 的 pfet 柵極由移位寄存器電路59的各個(gè)移位寄存器(觸發(fā)器)58a，58b，...，58η控制。來自反相器36的中間延遲信號(hào)與nfet/pfet對(duì)54a的源極以及“與”門52a的一個(gè)輸入端相連，并且“與”門52a的另一輸入端與移位寄存器58a的輸出端相連。類似地， “與”門52a的輸出端與nfet/pfet對(duì)54b的源極以及“與”門52b的一個(gè)輸入端相連，并且 “與”門52b的另一輸入端與移位寄存器58b的輸出端相連。這些從一個(gè)“與”門的輸出端到下一“與”門的輸入端的連接逐一重復(fù)。最后一個(gè)“與”門52η的輸出端與nfet/pfet對(duì) 54η的源極相連。盡管此實(shí)施例針對(duì)延遲元件使用“與”門，但是可以使用諸如后跟反相器的“與非”門之類的其他邏輯門。移位寄存器58a的輸入端與恒定邏輯“高”信號(hào)(ff_in)相連，其輸出端與移位寄存器58b的輸入端相連。從一個(gè)移位寄存器的輸出端到下一移位寄存器的輸入端的連接逐一重復(fù)。每個(gè)移位寄存器58a，58b，...，58n都通過來自另一“與”門60的信號(hào)進(jìn)行計(jì)時(shí) (鎖存)?！芭c”門60接收來自校驗(yàn)信號(hào)(clk_ff)和使能信號(hào)(enshift)的輸入。響應(yīng)于由動(dòng)態(tài)電壓調(diào)節(jié)導(dǎo)致的SRAM 32的電源電壓的改變，所述使能信號(hào)可以被激活以重新校準(zhǔn)延遲后的時(shí)鐘信號(hào)。當(dāng)enshift有效時(shí)，“與”門60會(huì)在每次從時(shí)鐘校準(zhǔn)信號(hào)接收校正脈沖時(shí)將鎖存脈沖發(fā)送到移位寄存器58a，58b，. . .，58η。使用復(fù)位信號(hào)將移位寄存器58a中的值初始設(shè)為0 (邏輯“低”)并將移位寄存器58b，...，58η中的值初始設(shè)為1 (邏輯“高”)。 這些設(shè)置提供通過nfet/pfet對(duì)5 但不通過任何“與”門52a，52b，. . . , 52η的可能的最短延遲。在校準(zhǔn)期間(使能移位時(shí))，該0值沿著寄存器鏈下移，每次重復(fù)執(zhí)行9位比較并最后激活校準(zhǔn)信號(hào)，這會(huì)通過選擇性地改變通過一個(gè)或多個(gè)“與”門52a，52b，. . .，52η的延遲路徑來逐漸增加延遲。當(dāng)0值駐留在最后一個(gè)移位寄存器58η中且其余移位寄存器中的值為1時(shí)，將獲得最大延遲，因此延遲路徑通過所有“與”門52a，52b，...，52η。移位寄存器58η的輸出還可以用作誤差信號(hào)(overflowb)以指示最大延遲鏈何時(shí)仍然太短。對(duì)于45 納米技術(shù)的示例性實(shí)施例，固定延遲可以在50皮秒的量級(jí)，可調(diào)延遲在10到100皮秒范圍內(nèi)，并且延遲增量在10到20皮秒范圍內(nèi)。將結(jié)合圖4描述上述使用復(fù)制SRAM路徑的第二校準(zhǔn)方法，圖4示出了根據(jù)本發(fā)明構(gòu)建的自定時(shí)局部時(shí)鐘緩沖器(LCB) 70的一個(gè)實(shí)施例。全局時(shí)鐘信號(hào)是到三個(gè)“與非”門 72a.72b.72c的輸入。“與非”門72a和72b的第二輸入端與邏輯“高” (Vdd)相連?！芭c非” 門72a的輸出端是到反相器73的輸入，反相器73的輸出端與“或非”門76相連。來自延遲剩余集電路14”的定時(shí)輸出信號(hào)與“或非”門76的另一輸入端相連。來自“或非”門76 的輸出信號(hào)(其與另一反相器78相連)因此具有與全局時(shí)鐘信號(hào)相同的頻率，但是它的脈沖寬度再次通過延遲時(shí)間和定時(shí)輸出信號(hào)的寬度來調(diào)制。反相器78用于校正來自“或非” 門76的信號(hào)的極性，并且其輸出為啟動(dòng)時(shí)鐘信號(hào)。本領(lǐng)域的技術(shù)人員將理解，諸如反相器 73和78之類的各種反相器用于根據(jù)給定的自定時(shí)LCB 70實(shí)施例中使用的門的類型設(shè)置適當(dāng)?shù)男盘?hào)極性，并且在備選實(shí)施例中可以省略或添加這些反相器?！芭c非”門72b的輸出端驅(qū)動(dòng)提供固定延遲路徑的反相器鏈12。來自反相器鏈12 的中間延遲信號(hào)通過兩個(gè)其他在該實(shí)施例中都用于電平變換的反相器74、80，即，反相器 74將信號(hào)的電源電平從反相器鏈12的電源電平提升為中間電壓，而反相器80進(jìn)一步將信號(hào)的電壓電平提升為延遲剩余集電路14”的電源電平。“與非”門72c的第二輸入端為使能信號(hào)(selcal)，并且“與非”門72c的輸出端與復(fù)制SRAM路徑84相連。SRAM路徑84使用與運(yùn)行的SRAM具有相同組件的虛擬電路跟蹤當(dāng)前運(yùn)行參數(shù)、工藝參數(shù)和環(huán)境參數(shù)下運(yùn)行的SRAM存儲(chǔ)器的延遲。使用虛擬電路替代讀出運(yùn)行的SRAM存儲(chǔ)器本身的位線可避免SRAM陣列擾動(dòng)。可以僅使用一個(gè)復(fù)制SRAM路徑校準(zhǔn)多個(gè)LCB。來自SRAM路徑84的信號(hào)通過將SRAM延遲輸入(dl_clk)提供給延遲剩余集電路14”的另一反相器75。使能信號(hào)的補(bǔ)集還控制pfet82，pfet 82的漏極與Vdd (局部時(shí)鐘緩沖器的電源電壓)相連，Pfet 82的源極與“或非”門76的第二輸入端相連，以便在校準(zhǔn)期間禁用啟動(dòng)時(shí)鐘信號(hào)的延遲調(diào)制。盡管“與非”門72c或具有使能信號(hào)作為輸入的其他邏輯對(duì)此實(shí)施方式而言是不可少的，但是“與非”門72a和72b僅用于定時(shí)目的，以將“與非”門72c的相同延遲作用賦予它們各自的信號(hào)路徑，因此可以在備選實(shí)施方式中移除“與非”門7 和72b。延遲剩余集電路14”在圖5中進(jìn)一步詳細(xì)示出，并具有與圖2的移位延遲剩余集電路14’中的可調(diào)延遲路徑類似的可調(diào)延遲路徑，延遲剩余集電路14”包括多個(gè)串聯(lián)的“與”門52a，52b，· · ·，52η，所述“與”門選擇性地通過包括nfet/pfet對(duì)54a, 54b,…，54η的開關(guān)和反相器56a，56b，...,56η與電路輸出端互連。但是，現(xiàn)在使用組合邏輯替代移位寄存器來控制開關(guān)，所述組合邏輯的輸入是使能信號(hào)(selcalb)的補(bǔ)集和來自多個(gè)鎖存器88a， 88b，...，88η的輸出。鎖存器88a，88b，. . .，88η通過校準(zhǔn)信號(hào)，S卩，SRAM延遲信號(hào)(dl_clk) 進(jìn)行計(jì)時(shí)。來自反相器80的中間延遲信號(hào)是第一鎖存器88a的輸入，并且“與非”門9 接收自校準(zhǔn)信號(hào)的補(bǔ)集以及鎖存器88a的輸出作為輸入。類似地，“與”門5 的輸出是鎖存器88b的輸入，另一“與非”門94b接收自校準(zhǔn)信號(hào)以及鎖存器88b的輸出作為輸入。這些從一個(gè)“與”門的輸出端到下一鎖存器的輸入端以及從該鎖存器的輸出端到下一“與非” 門(其另一輸入端為補(bǔ)集信號(hào))的連接逐一重復(fù)，直到最后一個(gè)“與非”門9 的輸出端與 nfet/pfet對(duì)5 的源極相連?！芭c非”門94a的輸出端與另一“與非”門90的輸入端以及“同或(NXOR)，，門92a 的輸入端相連。“與非”門90的另一輸入端與自校準(zhǔn)信號(hào)的補(bǔ)集相連，并且“與非”門90的輸出端控制第一 nfet/pfet對(duì)54a0類似地，下一“與非”門94b的輸出端與“同或”門92b 的另一輸入端以及下一“同或”門(未示出)的輸入端相連，并且“同或”門92b的輸出端控制下一 nfet/pfet對(duì)Mb。這些從相繼“與非”門輸出端到相繼“同或”門輸入端以及從“同或”門輸出端到nfet/pfet對(duì)的連接逐一重復(fù)，直到最后一個(gè)“與非”門9 的輸出端與最后一個(gè)“同或”門92η的輸入端以及nfet/pfet對(duì)5 相連。當(dāng)自校準(zhǔn)信號(hào)無效(selcalb = Vdd)時(shí)，中間延遲信號(hào)(inswO)如跟蹤SRAM延遲所要求的那樣通過正確數(shù)量的“與非” 延遲到達(dá)電路輸出端。對(duì)于該示例性實(shí)施方式，延遲鏈中優(yōu)選地具有32個(gè)“與非”門，每個(gè) “與非”門在Vdd = 0. 9伏處提供大約10皮秒的延遲。進(jìn)一步參考圖6，可以備選地通過可編程延遲剩余集電路14’”提供可調(diào)延遲，可編程延遲剩余集電路14’”具有與圖2的移位延遲剩余集電路14’和圖5的延遲剩余集電路14”的可調(diào)延遲路徑類似的可調(diào)延遲路徑，可編程延遲剩余集電路14’”包括多個(gè)串聯(lián)的 “與”門52a，52b，· · ·，52η，所述“與”門選擇性地通過包括nfet/pfet對(duì)54a, 54b,…，54η 的開關(guān)和反相器56a，56b，...，56η與電路輸出端互連。但是，在此備選實(shí)施例中，寄存器鏈存儲(chǔ)捕獲的位序列、將此數(shù)據(jù)順序地傳出寄存器鏈以便由外部電路或機(jī)器進(jìn)行分析，然后從外部電路或機(jī)器接收(加載)編程位，所述編程位用于根據(jù)預(yù)設(shè)功能為所需的延遲選擇適當(dāng)?shù)拈_關(guān)Μ?？删幊萄舆t剩余集電路14’ ”具有另一移位寄存器電路59’，電路59’包括由獨(dú)立時(shí)鐘信號(hào)(cl0ck_ff)控制(鎖存)的寄存器58a，58b，...，58n。鎖存時(shí)鐘信號(hào)的頻率并不重要，但是優(yōu)選地通過全局時(shí)鐘信號(hào)產(chǎn)生并具有相同的頻率。第一寄存器58a接收可編程輸入信號(hào)(ff_in)并且其輸出端與多路復(fù)用器IOOa的一個(gè)輸入端以及“與非”門96a的一個(gè)輸入端相連。多路復(fù)用器IOOa的另一輸入端是鎖存器98a的輸出端，鎖存器98a的輸入為中間延遲信號(hào)(inswO)。鎖存器98a通過SRAM延遲信號(hào)(dl_clk)進(jìn)行計(jì)時(shí)。多路復(fù)用器IOOa由移位使能信號(hào)(enshift)控制并且所述移位使能信號(hào)的補(bǔ)集是“與非”門96a 的另一輸入端。多路復(fù)用器IOOa的輸出端饋給寄存器58b。“與非”門96a的輸出端控制 nfet/pfet對(duì)5 并且還是延遲鏈“與”門52a的輸入端。沿寄存器鏈逐一建立類似的連接，例如，下一寄存器58b的輸出端是下一多路復(fù)用器IOOb的輸入端并且是還接收移位使能信號(hào)的補(bǔ)集的“與非”門96b的輸入端，鎖存器98b接收來自“與”門52a的延遲信號(hào)并且其輸出與由移位使能信號(hào)控制的多路復(fù)用器IOOb的另一輸入端相連，“與非”門96b的輸出端控制nfet/pfet對(duì)54b。最后一個(gè)寄存器58η的輸出端與“與非”門96η的一個(gè)輸入端相連并且也是寄存器鏈(ff_out)的數(shù)據(jù)輸出。使用復(fù)位信號(hào)將移位寄存器58a中的值初始設(shè)為0 (邏輯“低”)并且將移位寄存器58b，...，58n中的值初始設(shè)為1(邏輯“高”)?？梢允褂迷囧e(cuò)序列捕獲最優(yōu)位模式。取決于應(yīng)用，延遲剩余集電路還可以具有外部可編程性和內(nèi)部自配置兩者的組合。因此，本發(fā)明提供了一種有利的方法，用于使用動(dòng)態(tài)電壓調(diào)節(jié)在不降低性能最優(yōu)性的情況下優(yōu)化使用延遲時(shí)鐘信號(hào)的電路的性能。局部時(shí)鐘延遲中的變化以固定的微小開銷(在示例性實(shí)施例中，0.5伏處的最大延遲開銷約為67皮秒)準(zhǔn)確地跟蹤SRAM延遲中的變化。本發(fā)明由此改進(jìn)了性能、降低了功耗并提高了處理器和其他超大規(guī)模集成(VLSI)電路的產(chǎn)出。盡管參考特定實(shí)施例描述了本發(fā)明，但是此描述并非旨在做出任何限制。通過參考本發(fā)明的描述，所披露實(shí)施例的各種修改以及本發(fā)明的備選實(shí)施例對(duì)于本領(lǐng)域的技術(shù)人員將變得顯而易見。例如，盡管在SRAM存儲(chǔ)器的自定時(shí)局部時(shí)鐘緩沖器的上下文中披露了本發(fā)明，但是它可更廣泛地應(yīng)用于任何依賴于控制信號(hào)定時(shí)(脈沖寬度和延遲)的精確控制的電路，其中包括鎖存器脈沖寬度的優(yōu)化，以及優(yōu)化存儲(chǔ)器陣列的預(yù)充電和求值次數(shù)的動(dòng)態(tài)邏輯。
權(quán)利要求
1.一種延遲電路，包括電路輸入端，其用于接收時(shí)鐘信號(hào)；第一延遲組件，其提供從所述時(shí)鐘信號(hào)產(chǎn)生中間延遲信號(hào)的固定延遲路徑，所述第一延遲組件工作在第一電壓電平；電平變換器，其以所述第一電壓電平從所述第一延遲組件接收所述中間延遲信號(hào)并將所述中間延遲信號(hào)提升到高于所述第一電壓電平的第二電壓電平；以及第二延遲組件，其提供從所述中間延遲信號(hào)產(chǎn)生延遲后的時(shí)鐘信號(hào)的可調(diào)延遲路徑， 所述第二延遲組件工作在所述第二電壓電平。
2.如權(quán)利要求1中所述的延遲電路，其中所述第一延遲組件包括具有固定長(zhǎng)度的反相器鏈。
3.如權(quán)利要求1中所述的延遲電路，其中所述第二延遲組件包括多個(gè)串聯(lián)的延遲元件，所述延遲元件的輸出端中的一個(gè)輸出端選擇性地與所述延遲電路的輸出端相連。
4.如權(quán)利要求1中所述的延遲電路，其中所述延遲元件是反相器。
5.如權(quán)利要求1中所述的在控制靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的定時(shí)的局部時(shí)鐘緩沖器中使用的延遲電路，其中所述第一電壓電平與所述局部時(shí)鐘緩沖器的電壓電平相同；以及所述第二電壓電平與所述SRAM的電壓電平相同。
6.一種用于對(duì)集成電路芯片中的電路組件進(jìn)行定時(shí)控制的時(shí)鐘電路，包括 電路輸入端，其用于接收全局時(shí)鐘信號(hào)；第一電路裝置，其與所述電路輸入端相連以從所述全局時(shí)鐘信號(hào)得到局部時(shí)鐘信號(hào)； 第二電路裝置，其與所述電路輸入端相連以從所述全局時(shí)鐘信號(hào)得到延遲定時(shí)信號(hào)；以及第三電路裝置，其根據(jù)對(duì)所述電路組件的同期定時(shí)邏輯求值來校準(zhǔn)所述第二電路裝置。
7.如權(quán)利要求6中所述的時(shí)鐘電路，其中所述第一電路裝置使用所述延遲定時(shí)信號(hào)調(diào)制所述局部時(shí)鐘信號(hào)。
8.如權(quán)利要求6中所述的時(shí)鐘電路，其中所述第二電路裝置包括 多個(gè)串聯(lián)的延遲元件；多個(gè)開關(guān)，其選擇性地將所述延遲元件連接到所述第二電路裝置的輸出端；以及多個(gè)寄存器，其分別控制所述開關(guān)，所述寄存器中只有一個(gè)寄存器具有使所述開關(guān)中的一個(gè)相應(yīng)開關(guān)閉合的邏輯狀態(tài)。
9.如權(quán)利要求6中所述的時(shí)鐘電路，其中所述集成電路組件是靜態(tài)隨機(jī)存取存儲(chǔ)器，所述靜態(tài)隨機(jī)存取存儲(chǔ)器具有存儲(chǔ)器陣列、激勵(lì)所述存儲(chǔ)器陣列的字線的字線驅(qū)動(dòng)器，以及輸出所述存儲(chǔ)器陣列的存儲(chǔ)塊的位線譯碼器；所述局部時(shí)鐘信號(hào)激活所述字線驅(qū)動(dòng)器；以及從所述全局時(shí)鐘信號(hào)得到的延遲后的時(shí)鐘信號(hào)激活所述位線譯碼器。
10.如權(quán)利要求6中所述的時(shí)鐘電路，其中響應(yīng)于所述集成電路組件的電源電壓的改變，所述第三電路裝置校準(zhǔn)所述第二電路裝置。
11.一種局部時(shí)鐘緩沖器，包括延遲電路，其具有固定延遲路徑，其接收全局時(shí)鐘信號(hào)并產(chǎn)生中間延遲信號(hào)；可調(diào)延遲路徑，其接收所述中間延遲信號(hào)并產(chǎn)生延遲后的時(shí)鐘信號(hào)；以及復(fù)位線，其將所述可調(diào)延遲路徑的延遲設(shè)為最小延遲量，其中響應(yīng)于校準(zhǔn)信號(hào)的激活，所述可調(diào)延遲路徑的延遲逐步增加；組合邏輯，其根據(jù)由所述延遲后的時(shí)鐘信號(hào)調(diào)制后的所述全局時(shí)鐘信號(hào)產(chǎn)生局部時(shí)鐘信號(hào)；以及校準(zhǔn)邏輯，其判定所述延遲后的時(shí)鐘信號(hào)的脈沖寬度何時(shí)小于期望脈沖寬度并作為響應(yīng)而激活所述校準(zhǔn)信號(hào)。
12.如權(quán)利要求11中所述的局部時(shí)鐘緩沖器，其中所述延遲電路包括 多個(gè)串聯(lián)的延遲元件；多個(gè)開關(guān)，其選擇性地將所述延遲元件連接到所述延遲電路的輸出端；以及多個(gè)移位寄存器，其分別控制所述開關(guān)，其中當(dāng)重復(fù)激活所述校準(zhǔn)信號(hào)以逐漸增加延遲時(shí)，使所述開關(guān)閉合的邏輯狀態(tài)移動(dòng)通過所述移位寄存器。
13.如權(quán)利要求12中所述的局部時(shí)鐘緩沖器，其中所述延遲元件是“與”門，所述“與” 門中的每個(gè)“與”門都具有接收所述移位寄存器中的一個(gè)相應(yīng)移位寄存器的輸出的輸入端。
14.如權(quán)利要求11中所述的局部時(shí)鐘緩沖器，其中由靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的字線驅(qū)動(dòng)器使用所述局部時(shí)鐘信號(hào)； 由所述SRAM的位線譯碼器使用從所述全局時(shí)鐘信號(hào)得到的延遲后的時(shí)鐘信號(hào)；以及所述校準(zhǔn)邏輯通過將來自所述位線譯碼器的讀數(shù)值和先前存儲(chǔ)的值相比較來判定所述延遲后的時(shí)鐘信號(hào)的脈沖寬度小于所述期望脈沖寬度。
15.如權(quán)利要求14中所述的局部時(shí)鐘緩沖器，其中所述校準(zhǔn)信號(hào)是從所述延遲后的時(shí)鐘信號(hào)得到的斬波信號(hào)與比較信號(hào)的邏輯“與非”組合。
16.一種用于靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的自定時(shí)局部時(shí)鐘緩沖器，包括 電路輸入端，其接收全局時(shí)鐘信號(hào)；第一“與非”門，其具有第一和第二輸入端，所述第一“與非”門的所述第一輸入端與所述電路輸入端相連，并且所述第一“與非”門的所述第二輸入端與自校準(zhǔn)信號(hào)相連； 復(fù)制SRAM路徑，其具有與所述第一“與非”門的輸出端相連的輸入端； 第二“與非”門，其具有第一和第二輸入端，所述第二“與非”門的所述第一輸入端與所述電路輸入端相連，并且所述第二“與非”門的所述第二輸入端與電源電壓相連； 反相器鏈，其具有與所述第二“與非”門的輸出端相連的輸入端； 延遲剩余集電路，其具有信號(hào)輸入端、延遲輸入端和使能輸入端，所述信號(hào)輸入端與所述反相器鏈的輸出端相連，所述延遲輸入端與所述復(fù)制SRAM路徑的輸出端相連，以及所述使能輸入端與所述自校準(zhǔn)信號(hào)的補(bǔ)集相連，其中所述延遲剩余集電路從在激活所述自校準(zhǔn)信號(hào)時(shí)由所述延遲輸入端校準(zhǔn)的信號(hào)輸入產(chǎn)生定時(shí)輸出信號(hào)；第三“與非”門，其具有第一和第二輸入端，所述第三“與非”門的所述第一輸入端與所述電路輸入端相連，并且所述第三“與非”門的所述第二輸入端與所述電源電壓相連； 第一反相器，其具有與所述第三“與非”門的輸出端相連的輸入端； “或非”門，其具有第一和第二輸入端，所述“或非”門的所述第一輸入端與所述第一反相器的輸出端相連，并且所述“或非”門的所述第二輸入端與所述定時(shí)輸出信號(hào)相連；以及第二反相器，其具有與所述“或非”門的輸出端相連的輸入端，其中所述第二反相器的輸出端提供用于所述SRAM的局部時(shí)鐘信號(hào)。
17.如權(quán)利要求16中所述的自定時(shí)局部時(shí)鐘緩沖器，其中所述延遲剩余集電路具有可調(diào)延遲路徑，使用通過開關(guān)與所述延遲剩余集電路的輸出端相連的多個(gè)串聯(lián)的延遲組件選擇所述可調(diào)延遲路徑。
18.如權(quán)利要求17中所述的自定時(shí)局部時(shí)鐘緩沖器，其中所述延遲剩余集電路還包括多個(gè)由所述延遲輸入端計(jì)時(shí)的鎖存器，所述鎖存器中的第一鎖存器具有接收所述信號(hào)輸入的輸入端，并且所述鎖存器中的其余鎖存器具有與所述延遲元件的相應(yīng)輸出端相連的輸入端。
19.如權(quán)利要求17中所述的自定時(shí)局部時(shí)鐘緩沖器，其中由多個(gè)可編程移位寄存器控制所述開關(guān)。
20.如權(quán)利要求19中所述的自定時(shí)局部時(shí)鐘緩沖器，其中通過以下操作對(duì)所述移位寄存器編程捕獲所述移位寄存器中的第一位序列；將所述第一位序列傳輸至外部電路，所述外部電路分析所述第一位序列并根據(jù)預(yù)設(shè)函數(shù)針對(duì)所述延遲后的時(shí)鐘信號(hào)的期望延遲選擇第二位序列；以及將所述第二位序列從所述外部電路載入所述移位寄存器。
全文摘要
一種延遲電路，其具有處于低電壓電平的固定延遲路徑、電平變換器以及處于高電壓電平的可調(diào)延遲路徑。所述固定延遲路徑包括反相器鏈，所述可調(diào)延遲路徑包括選擇性地與電路輸出端相連的串聯(lián)的延遲元件。在靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的局部時(shí)鐘緩沖器應(yīng)用中，所述低電壓電平是所述局部時(shí)鐘緩沖器的低電壓電平，并且所述高電壓電平是所述SRAM的高電壓電平。這些電壓可響應(yīng)于動(dòng)態(tài)電壓調(diào)節(jié)而變化，從而需要重新校準(zhǔn)所述可調(diào)延遲路徑。可以通過逐漸增大SRAM陣列的讀取訪問時(shí)間直到同時(shí)的讀取操作返回正確的輸出，或者通過使用復(fù)制SRAM路徑模擬電源電壓改變導(dǎo)致的延遲變化來校準(zhǔn)所述可調(diào)延遲路徑。
文檔編號(hào)G11C7/22GK102171763SQ200980138882
公開日2011年8月31日 申請(qǐng)日期2009年10月1日 優(yōu)先權(quán)日2008年10月2日
發(fā)明者G·D·卡彭特, J·B·匡, K·J·諾瓦卡, L-T·龐 申請(qǐng)人:國際商業(yè)機(jī)器公司