專利名稱：包括緩沖器器件和集成電路存儲器器件的存儲器系統(tǒng)拓撲的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路器件、這些器件的高速信號傳輸、存儲器器件和存儲器 系統(tǒng)。
背景技術(shù)：
—些當代趨勢預(yù)測，諸如通用微處理器和圖形處理器的處理器將繼續(xù)增加系統(tǒng)存 儲器和數(shù)據(jù)帶寬要求。在諸如多核心處理器架構(gòu)和多個圖形流水線的應(yīng)用中使用并行機 制，處理器應(yīng)能夠驅(qū)動系統(tǒng)帶寬以如下速度增加，一些人預(yù)測該速度為在未來的數(shù)十年里 每三年就加倍。在動態(tài)隨機存取存儲器("DRAM")中有幾個主要趨勢，使得DRAM昂貴且在 跟上增加的數(shù)據(jù)帶寬和系統(tǒng)存儲器要求方面有挑戰(zhàn)性。例如，在給定DRAM技術(shù)節(jié)點中晶體 管速度相對于特征尺寸的改進和將DRAM技術(shù)提升到給定DRAM管芯的更高的存儲器密度所 要求的上升的資本投資成本不利地影響DRAM技術(shù)可以跟上增加的數(shù)據(jù)帶寬和系統(tǒng)容量要 求的速度。

發(fā)明內(nèi)容


在附圖的圖中示出了作為示例而不是作為限制的實施例，且其中相同參考數(shù)字指 類似元件，且其中 圖1說明包括多個集成電路存儲器器件和多個集成電路緩沖器器件的存儲器模 塊拓撲； 圖2說明具有分離多點控制/地址總線的存儲器模塊拓撲；
圖3說明具有單一多點控制/地址總線的存儲器模塊拓撲； 圖4說明在每個集成電路緩沖器器件和存儲器模塊連接器接口之間提供數(shù)據(jù)的 存儲器模塊拓撲； 圖5說明包括多個集成電路存儲器器件和多個集成電路緩沖器器件的存儲器模
塊拓撲，其中一個集成電路緩沖器器件用于控制和地址信息； 圖6說明圖5的存儲器模塊拓撲中控制/地址信號通路的終端； 圖7說明圖5的存儲器模塊拓撲中數(shù)據(jù)信號通路的終端； 圖8說明圖5的存儲器模塊拓撲中分離控制/地址信號通路的終端； 圖9A說明包括多個集成電路存儲器器件和多個集成電路緩沖器器件的存儲器模
6塊拓撲的頂視圖； 圖9B說明包括多個集成電路存儲器器件和多個集成電路緩沖器器件的存儲器模 塊拓撲的側(cè)視圖； 圖9C說明包括多個集成電路存儲器器件和多個集成電路緩沖器器件的存儲器模 塊拓撲的底視圖； 圖10是說明具有多個集成電路存儲器管芯和集成電路緩沖器管芯的器件的拓撲 的方塊圖； 圖11說明具有多個集成電路存儲器管芯和集成電路緩沖器管芯的多芯片封裝
("MCP，，)； 圖12說明具有多個集成電路存儲器管芯和緩沖器管芯的器件； 圖13說明具有部署在柔性帶上的多個集成電路存儲器器件和緩沖器器件的器
件； 圖14說明具有并排部署且容納在封裝中的多個集成電路存儲器管芯和緩沖器管 芯的器件； 圖15說明具有容納在不同封裝中且集成為較大封裝上封裝("POP")器件的多個 集成電路存儲器管芯和緩沖器管芯的器件； 圖16說明包括串行存在檢測器件("SPD")的存儲器模塊拓撲；
圖17說明每個數(shù)據(jù)片具有SPD的存儲器模塊拓撲；
圖18是集成電路緩沖器管芯的方塊圖；
圖19是存儲器器件的方塊圖； 圖20A-B說明存儲器模塊接口部分和多個集成電路緩沖器器件之間的信號通路；
圖21A-D說明包括主設(shè)備和具有多個集成電路存儲器器件的至少一個存儲器模 塊(展示為緩沖器101a)的存儲器系統(tǒng)點對點拓撲； 圖22A-C說明包括主設(shè)備和具有多個集成電路存儲器器件的至少一個存儲器模 塊的存儲器系統(tǒng)菊鏈拓撲； 圖23A-C和24A-B說明包括主設(shè)備以對多個集成電路緩沖器器件提供控制/地址 信息的存儲器系統(tǒng)拓撲； 圖25A-B說明具有不同尺寸地址空間或存儲器容量的存儲器模塊； 圖26A-B說明包括主設(shè)備和在第一和第二操作模式(旁路模式)期間工作的兩個
存儲器模塊的存儲器系統(tǒng)； 圖27說明包括主設(shè)備和至少四個存儲器模塊的存儲器系統(tǒng)； 圖28A-B說明包括主設(shè)備和在第一和第二操作模式(旁路模式)期間工作的四個
存儲器模塊的存儲器系統(tǒng)； 圖29說明旁路電路； 圖30A-B說明用于集成電路緩沖器器件的時序圖；
圖31說明根據(jù)實施例階級化存儲器模塊的方法； 圖32A-E說明集成電路緩沖器器件和多個集成電路存儲器器件之間的樹狀拓撲 (數(shù)據(jù)和/或控制/地址信息)； 圖33A-B說明集成電路緩沖器器件和多個集成電路存儲器器件之間的飛越(fly-by)拓撲(數(shù)據(jù)和/或控制/地址信息); 圖34說明集成電路緩沖器器件和多個集成電路存儲器器件之間的點對點(也稱 為分段)拓撲(數(shù)據(jù)和/或控制/地址信息)； 圖35說明集成電路緩沖器管芯和多個集成電路存儲器管芯之間的MCP(或封裝中 系統(tǒng)("SIP"))拓撲(數(shù)據(jù)和/或控制/地址信息)；
圖36是集成電路緩沖器器件的方塊圖；
圖37A-B說明集成電路緩沖器器件的時序圖； 圖38說明不同列(rank)中的緩沖器器件和多個集成電路存儲器器件；
圖39說明用于存取用作相應(yīng)存儲器列的單獨存儲器器件的系統(tǒng)；
圖40說明集成電路緩沖器器件中的操作方法。
具體實施例方式
系統(tǒng)，除了其他實施例之外，包括用于在集成電路緩沖器器件(可以耦合到諸如 存儲器控制器的主設(shè)備)和多個集成電路存儲器器件之間傳送數(shù)據(jù)和/或控制/地址信息 的拓撲。例如，可以響應(yīng)使用單一飛越(或總線)信號通路從集成電路緩沖器器件提供給 多個集成電路緩沖器器件的控制/地址信息，使用獨立分段(或點對點鏈路)信號通路在 多個集成電路存儲器器件和集成電路緩沖器器件之間提供數(shù)據(jù)。其他拓撲類型可以包括叉 狀、星狀、飛越、分段和SIP或MCP實施例中使用的拓撲。 集成電路緩沖器器件使多個集成電路存儲器器件的可配置有效存儲器組織成為 可能。由集成電路緩沖器器件向存儲器控制器表示的存儲器組織可以與在集成電路緩沖器 器件后或耦合到其的實際存儲器組織不同。例如，可以從預(yù)期具有預(yù)定數(shù)目的存儲器器件 和存儲器庫以及頁尺寸和峰值帶寬的存儲器組織的存儲器控制器將控制/地址信息提供
給緩沖器器件，其中耦合到緩沖器器件的實際存儲器組織不同。緩沖器器件分段和/或合
并在預(yù)期特殊存儲器組織的存儲器控制器和實際存儲器組織之間傳送的數(shù)據(jù)。集成電路緩
沖器器件可以將來自單獨存儲器器件的讀取數(shù)據(jù)合并成讀取數(shù)據(jù)流。同樣地，集成電路存
儲器器件可以將寫入數(shù)據(jù)分段成存儲在多個存儲器器件上的寫入數(shù)據(jù)部分。 集成電路緩沖器器件可以包括數(shù)據(jù)通路、地址轉(zhuǎn)換、數(shù)據(jù)通路路由器、命令解碼和
控制(或寄存器組)電路。緩沖器器件也包括可以被配置成至少三個不同分段模式的接口
1)四個4位接口 (4X4) ，2)兩個4位接口 (2X4)或3)兩個8位接口 (2X8)。不同的配
置允許存儲器模塊或存儲器堆疊配置的靈活性。緩沖器器件也可以包括圖形生成器和內(nèi)部
存儲器陣列電路以模仿存儲和從多個集成電路存儲器器件取回數(shù)據(jù)。 緩沖器器件可以通過(例如)消除與耦合到分段數(shù)據(jù)信號通路的集成電路存儲器 器件的不同列的存儲器事務(wù)之間的信號通路(總線)周轉(zhuǎn)時間的"時間泡沫"或空閑時間來 增加存儲器系統(tǒng)性能。存儲器列也可以包括單一集成電路存儲器器件。消除存儲器控制器 對存儲器列存取的追蹤和插入時間泡沫可以減少存儲器控制器的復(fù)雜性?？梢允褂梅侄螖?shù) 據(jù)信號通路來擴展存儲器模塊或存儲器列容量，而不會由泡沫時間插入引起帶寬減少。存 儲器模塊可以在仍然模仿單一列存儲器模塊的情況下包括更多存儲器器件或管芯。
根據(jù)實施例，系統(tǒng)包括主設(shè)備和具有工作在第一和第二操作模式(旁路模式)的 多個集成電路存儲器器件和多個集成電路緩沖器器件的第一存儲器模塊。在第一操作模式中，第一存儲器模塊將來自多個集成電路存儲器器件的讀取數(shù)據(jù)提供到(通過集成電路緩 沖器器件)耦合到主設(shè)備的第一信號通路上，且第二存儲器模塊同時將來自其多個集成電 路存儲器器件的讀取數(shù)據(jù)提供到(通過第二模塊上的另一個集成電路緩沖器器件)耦合到 主設(shè)備的第三信號通路上。在第二操作模式中，第一存儲器模塊將來自其多個集成電路存 儲器器件的第一讀取數(shù)據(jù)提供到(通過集成電路緩沖器器件)第一信號通路上和將來自其 多個集成電路存儲器器件的第二讀取數(shù)據(jù)提供到(通過集成電路緩沖器器件)耦合到第二 存儲器模塊的第二信號通路上。第二存儲器模塊中的集成電路緩沖器器件隨后旁路來自第 二信號通路的第二讀取數(shù)據(jù)，且在耦合到主設(shè)備的第三信號通路上提供第二讀取數(shù)據(jù)。第 一存儲器模塊可以具有較大的地址空間或容量，諸如與第二存儲器模塊相比為兩倍大。
類似地，在第一和第二操作模式期間，可以將寫入數(shù)據(jù)從主設(shè)備提供給第一和第 二存儲器模塊。 根據(jù)實施例，第二存儲器模塊可以包括旁路電路(諸如在集成電路緩沖器器件、 接口或連續(xù)性存儲器模塊中)，以將來自第二信號通路的第二讀取數(shù)據(jù)傳送給第三信號通 路。旁路電路可以包括跳線、信號軌跡和/或半導(dǎo)體器件。旁路電路也可以包括用于在從 存儲器模塊輸出讀取數(shù)據(jù)(或階級化)中增加延遲的延遲電路。 根據(jù)實施例，系統(tǒng)包括主設(shè)備和至少四個存儲器模塊，其中至少兩個存儲器模塊 具有與其他兩個存儲器模塊不同的容量。四個存儲器模塊耦合到多個信號通路。系統(tǒng)可以 以旁路模式操作，其中一個或多個存儲器模塊使用旁路電路以將來自至少一個較大容量存 儲器模塊的讀取數(shù)據(jù)提供給主設(shè)備。 根據(jù)實施例，系統(tǒng)包括主設(shè)備和可以部署成多種拓撲(諸如點對點或菊鏈拓撲)
的多個存儲器模塊。存儲器模塊可以包括使用多種拓撲耦合以接收控制信息的多個集成電
路緩沖器器件，諸如單獨或組合地專用、飛越、Stub、蜿蜒(serpentine)或樹狀拓撲。 根據(jù)實施例，方法確定包括主設(shè)備和多個存儲器模塊的系統(tǒng)的操作模式。在旁路
操作模式中，向來自至少一個存儲器模塊的讀取數(shù)據(jù)提供延遲，以階級化或確保來自使用
不同信號通路的不同容量存儲器模塊的讀取數(shù)據(jù)在大約相同的時間到達主設(shè)備。 根據(jù)實施例，存儲器模塊包括從其從相關(guān)多個集成電路存儲器器件(或管芯)存
取數(shù)據(jù)的多個相應(yīng)集成電路緩沖器器件(或管芯)向存儲器模塊連接器提供數(shù)據(jù)的多個信
號通路。在特定實施例中，每個集成電路緩沖器器件也耦合到匯流(bussed)信號通路，其
提供指定存取與相應(yīng)集成電路緩沖器器件相關(guān)的至少一個集成電路存儲器器件的控制和/
或地址信息。 根據(jù)實施例，存儲器模塊連接器包括控制/地址接口部分和數(shù)據(jù)接口部分?？刂?/地址總線將多個集成電路緩沖器器件耦合到控制/地址接口部分。多個數(shù)據(jù)信號通路將 多個相應(yīng)集成電路緩沖器器件耦合到數(shù)據(jù)接口部分。每個集成電路緩沖器器件包括l)耦 合到至少一個集成電路存儲器器件的接口、2)耦合到控制/地址總線的接口和3)耦合到多
個數(shù)據(jù)信號通路中的數(shù)據(jù)信號通路的接口 。 根據(jù)實施例，存儲器模塊可以包括(例如)使用電可擦可編程序只讀存儲器 ("EEPR0M")(也稱為串行存在檢測("SPD")器件)的非易失存儲器位置，以存儲存儲器 模塊的有關(guān)參數(shù)和配置的信息。在實施例中，至少一個集成電路緩沖器器件存取存儲在SPD 器件中的信息。
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在封裝實施例中，封裝容納集成電路緩沖器管芯和多個集成電路存儲器管芯。在 封裝中，多個信號通路在集成電路緩沖器管芯和多個集成電路存儲器管芯之間傳送數(shù)據(jù) (讀取和/或?qū)懭霐?shù)據(jù))。集成電路緩沖器管芯將控制信號從封裝的接口提供到多個集成 電路存儲器管芯。響應(yīng)控制信號，通過集成電路緩沖器管芯將存儲在多個集成電路存儲器 管芯的存儲器陣列中的數(shù)據(jù)提供給部署在存儲器模塊上的信號通路。在實施例中，封裝可 以是多芯片封裝("MCP")。在實施例中，可以將多個集成電路存儲器管芯容納在公共或獨 立封裝中。在以下所描述的實施例中，存儲器模塊可以包括堆疊在另外一個之上且通過信 號通路耦合的一系列集成電路管芯(即，存儲器管芯和緩沖器管芯)。 如本文所描述，集成電路緩沖器器件也稱為緩沖器或緩沖器器件。同樣地，集成電 路存儲器器件也稱為存儲器器件。主設(shè)備也稱為主器件。 在實施例中，集成電路存儲器器件與存儲器管芯的區(qū)別在于存儲器管芯是由半導(dǎo) 體材料形成的用于存儲和/或取回數(shù)據(jù)或其他存儲器功能的單片集成電路，而集成電路存 儲器器件是具有允許存儲器管芯被存取的至少一些形式的封裝或接口的存儲器管芯。
同樣在實施例中，集成電路緩沖器器件與緩沖器管芯的區(qū)別在于緩沖器管芯是由 半導(dǎo)體材料形成的單片集成電路且執(zhí)行本文所描述的至少一個或多個緩沖器功能，而集成 電路緩沖器器件是具有允許與緩沖器管芯通信的至少一些形式的封裝或接口的緩沖器管 心。 在以下更詳細描述的實施例中，圖1-8說明包括位于存儲器模塊上的多個集成電 路存儲器器件(或管芯)和多個集成電路緩沖器器件(或管芯)的控制/地址和數(shù)據(jù)信 號通路拓撲。圖10、18和19也說明包括位于存儲器模塊上的集成電路存儲器器件(或管 芯)和集成電路緩沖器器件(或管芯)的信號通路拓撲以及實施例中的集成電路緩沖器器 件(或管芯)和存儲器器件(或管芯)的操作。圖21A-D、MA-C、MA-C和MA-B說明系 統(tǒng)拓撲。圖26A-B、28A-B和31說明以第一和第二操作模式(旁路模式)來操作存儲器系 統(tǒng)。圖32A-E、33A-B、34和35說明集成電路緩沖器器件和多個集成電路存儲器器件之間的 拓撲。圖36是集成電路緩沖器器件的方塊圖，且圖37A-B說明集成電路緩沖器器件的時序 圖。圖38和39說明不同存儲器列中的緩沖器器件和多個集成電路存儲器器件。圖40說 明集成電路緩沖器器件中的操作方法。 圖1說明包括多個集成電路存儲器器件和多個相關(guān)集成電路緩沖器器件的存儲 器模塊拓撲。在實施例中，存儲器模塊100包括耦合到公共地址/控制信號通路121的多個 緩沖器器件100a-d。多個緩沖器器件100a-d中的每個緩沖器器件通過信號通路102a-d和 103來存取多個相應(yīng)集成電路存儲器器件101a-d。在實施例中，由緩沖器100a-d中的一個 和存儲器器件101a-d組形成相應(yīng)數(shù)據(jù)片a-d。緩沖器器件100a-d分別耦合到在緩沖器器 件100a-d和存儲器模塊連接器接口之間傳送數(shù)據(jù)(讀取和寫入數(shù)據(jù))的信號通路120a-d。 在實施例中，分別使用信號通路120a-d將掩碼信息從存儲器模塊連接器接口傳送到緩沖 器器件100a-d。 在實施例中，數(shù)據(jù)片是耦合到相應(yīng)集成電路緩沖器器件的存儲器模塊數(shù)據(jù)信號通 路(或總線)的一部分。數(shù)據(jù)片可以包括全部數(shù)據(jù)通路或到達或來自部署在存儲器模塊的 單一存儲器器件的數(shù)據(jù)通路的一部分。 可以認為集成電路存儲器器件是具有多個存儲單元(其共同地被稱為存儲器陣列)的一類常見的集成電路器件。存儲器器件存儲與提供作為寫入或讀取命令的一部分的 特殊地址相關(guān)的數(shù)據(jù)(可以被取回)。存儲器器件的類型的實例包括動態(tài)隨機存取存儲器 ("DRAM")(包括單一或雙數(shù)據(jù)速率同步DRAM)、靜態(tài)隨機存取存儲器("SRAM")和快速 存儲器。存儲器器件通常包括請求或命令解碼和陣列存取邏輯，除了其他功能，其解碼請求 和地址信息，且控制存儲器陣列和信號通路之間的存儲器傳送。存儲器器件可以包括發(fā)送 器電路，以(例如)相對于時鐘信號的上升和下降邊緣(例如，在雙數(shù)據(jù)速率類型的存儲器 器件中)同步地輸出數(shù)據(jù)。類似地，在實施例中，存儲器器件可以包括接收器電路，以(例 如)相對于時鐘信號(或與時鐘信號具有時域關(guān)系的輸出數(shù)據(jù))的上升和下降邊緣同步地 接收數(shù)據(jù)。同樣可以包括接收器電路以相對于時鐘信號的上升和下降邊緣同步地接收控制 信息。在實施例中，選通信號可以伴隨傳播到達或來自存儲器器件的數(shù)據(jù)，且該數(shù)據(jù)可以由 使用選通信號的器件(例如，存儲器器件或緩沖器或控制器)捕獲。 在實施例中，集成電路緩沖器器件是用作存儲器模塊連接器接口和至少一個集成 電路存儲器器件之間的接口的集成電路。在實施例中，緩沖器器件可以存儲和/或?qū)?shù)據(jù)、 控制信息、地址信息和/或時鐘信號路由到可以容納在公共或獨立封裝中的至少一個集成 電路存儲器器件。在實施例中，緩沖器在多個存儲器器件和存儲器模塊連接器接口之間單 獨或組合地隔離、路由和/或轉(zhuǎn)換數(shù)據(jù)、控制信息和時鐘信號。存儲器模塊連接器接口的實 施例在以下描述且在圖9A-C中示出。 如圖1中所示，在多個實施例中，部署在存儲器模塊100上的至少一個信號通路 121在緩沖器器件100a-d中的至少一個和存儲器模塊連接器接口之間傳送控制和/或地址 (控制/地址)信息。在實施例中，信號通路121是多點總線。如圖2-8中所說明和以下所 描述，可以在替代實施例中使用用于在一個或多個緩沖器器件100a-d和存儲器模塊連接 器接口之間傳送控制/地址信息、數(shù)據(jù)和時鐘信號的替代拓撲。例如，可以使用分離多點控 制/地址信息總線、分段多點控制/地址總線和用于數(shù)據(jù)總線的點對點和/或菊鏈拓撲。
在實施例中，可以在信號通路121中的至少一個信號線上傳送時鐘信號和/或時 鐘信息。這些時鐘信號提供具有已知頻率和/或相位的一個或多個時鐘信號。在實施例中， 時鐘信號與控制/地址信息同步或和其一起行進。在實施例中，時鐘信號的邊緣與表示控 制/地址信息的控制/地址信號的邊緣具有時間關(guān)系。在實施例中，由時鐘源、主設(shè)備(例 如，控制器器件)和/或緩沖器器件來產(chǎn)生時鐘信號。 在實施例中，可以在相應(yīng)信號通路120a-d中的至少一個信號線上傳送時鐘信號 和/或時鐘信息。緩沖器器件100a-d可以與數(shù)據(jù)一起在信號通路120a-d上接收和/或發(fā) 送時鐘信號。在實施例中，將寫入數(shù)據(jù)在信號通路120a-d上提供給緩沖器器件100a-d，且 與寫入數(shù)據(jù)一起在信號通路120a-d上提供時鐘信號。在實施例中，從緩沖器器件100a-d在 信號通路120a-d上與信號通路120a-d上的讀取數(shù)據(jù)一起提供時鐘信號(諸如，時鐘至主 設(shè)備("CTM"))。在實施例中，時鐘信號與寫入和/或讀取數(shù)據(jù)同步或與其一起行進。時 鐘信號的邊緣與表示寫入和/或讀取數(shù)據(jù)的數(shù)據(jù)信號的邊緣具有時間關(guān)系或與其對準?？?以將時鐘信息嵌入數(shù)據(jù)中，以消除與數(shù)據(jù)信號一起使用獨立的時鐘信號。
在實施例中，可以在相應(yīng)信號通路120a-d中的至少一個信號線上傳送讀取、寫入 和/或雙向選通信號。緩沖器器件100a-d可以與信號通路120a-d上的數(shù)據(jù)一起接收和/或 發(fā)送選通信號。在實施例中，將寫入數(shù)據(jù)在信號通路120a-d上提供給緩沖器器件100a-d，且在信號通路120a-d上與寫入數(shù)據(jù)一起提供選通信號。在實施例中，從緩沖器器件100a-d 在信號通路120a-d上與在信號通路120a-d上的讀取數(shù)據(jù)一起提供選通信號。在實施例中， 選通信號與寫入和/或讀取數(shù)據(jù)同步或與其一起行進。選通信號的邊緣與表示寫入和/或 讀取數(shù)據(jù)的數(shù)據(jù)信號的邊緣具有時間關(guān)系或與其對準。 在實施例中，從存儲器模塊連接器接口在信號通路121上提供用于存取特殊集成 電路存儲器器件中的特殊存儲器位置的地址(例如，行和/或列地址)和/或命令。在實施 例中，命令與特殊集成電路存儲器器件的存儲器操作有關(guān)。例如，命令可以包括用以將寫入 數(shù)據(jù)存儲在特殊集成電路存儲器器件中的特殊存儲器位置上的寫入命令和/或用于從特 殊集成電路存儲器器件取回存儲在特殊存儲器位置的讀取數(shù)據(jù)的讀取命令。同樣，可以同 時存取不同數(shù)據(jù)片中的多個存儲器器件。在實施例中，命令可以包括行命令、列命令(諸如 讀取或?qū)懭?、掩碼信息、預(yù)先充電和/或感測(sense)命令。在實施例中，通過一個公共線
路組在信號通路121上以時間多路復(fù)用分組的形式傳送控制信息，其中分組中的特殊字段 用于包括命令操作碼和/或地址。同樣地，可以通過緩沖器100a-d在相應(yīng)信號通路120a-d 上將讀取數(shù)據(jù)分組從集成電路存儲器器件傳送到存儲器模塊連接器接口 。在實施例中，分 組表示在用于確定特殊信號線上的信號的特殊位窗(或時間間隔)上確定的的一個或多個 信號。 在實施例中，可以在信號通路121中的一個或多個信號線上傳送芯片選擇信息。 在實施例中，芯片選擇信息可以是具有選擇和啟動"芯片"或集成電路存儲器器件/緩沖器 器件的操作的預(yù)定電壓值或狀態(tài)(或邏輯值)的相應(yīng)信號線上的一個或多個芯片選擇信 號。 在實施例中，存儲器模塊100與主設(shè)備(例如，處理器或控制器)通信(通過存儲 器模塊連接器接口 )。 圖2說明具有分離多點控制/地址/時鐘總線的存儲器模塊拓撲的實施例。具體 地，存儲器模塊200包括耦合到緩沖器100a-d和存儲器模塊連接器接口的分離多點控制/ 地址總線221。參考圖2，總線221的第一部分在終端230結(jié)束，且總線221的第二部分在 終端231結(jié)束。在實施例中，終端230的阻抗與耦合到緩沖器100c-d的總線221的第一部 分的阻抗(ZO)匹配，且終端231的阻抗與耦合到緩沖器100a-d的總線221的第二部分的 阻抗(Zl)匹配。在實施例中，阻抗Z0等于阻抗Z1。在實施例中，將終端230和231單獨 或組合地部署在存儲器模塊100、緩沖器器件100a和100d或用以容納緩沖器器件100a和 100d的封裝上。 圖3說明具有在終端330結(jié)束的單一多點控制/地址/時鐘總線的存儲器模塊拓 撲。在實施例中，終端330的阻抗與信號通路121(或控制/地址/時鐘總線)的阻抗匹配。 在實施例中，將終端330單獨或組合地部署在存儲器模塊300上或緩沖器器件100d上。
圖4說明在每個集成電路緩沖器器件和存儲器模塊連接器接口之間提供數(shù)據(jù)的 存儲器模塊拓撲。在實施例中，每個信號通路120a-d分別在相關(guān)終端420a-d結(jié)束。在實 施例中，終端420a-d具有與信號通路120a-d的每一個的阻抗ZO匹配的相應(yīng)阻抗。在實施 例中，將終端420a-d單獨或組合地部署在存儲器模塊400、緩沖器器件100a-d的每一個或 用以容納緩沖器器件100a-d的封裝上。 參考圖l，信號通路121與信號通路103的控制/地址信號速率比可以為2 : l(或其他多種，諸如4 : i、8 : i等)，從而使得存儲器模塊連接器接口能夠與規(guī)定同樣快地
操作，而存儲器器件101a-d可以以控制/地址信號傳輸速率的一半(四分之一、八分之一 等)操作，從而使得可以使用相對較低成本的存儲器器件。類似地，信號通路102a-d中 的一個與信號通路120a-d中的一個的數(shù)據(jù)信號速率比可以為2 : l(或其他多種，諸如
4 : 1、8 : i等)，從而使得存儲器模塊連接器接口能夠與規(guī)定同樣快地操作，而存儲器器
件101a-d可以以數(shù)據(jù)信號傳輸速率的一半(四分之一、八分之一等)操作，從而使得可以 使用相對較低成本的存儲器器件。 圖5說明包括多個集成電路存儲器器件和具有用于控制、地址和/或時鐘信息的 集成電路緩沖器器件501的多個集成電路緩沖器器件的存儲器模塊拓撲。除了緩沖器模塊 501耦合到信號通路121和121a-b之外，存儲器模塊500與存儲器模塊100類似。緩沖器 器件501將控制、地址和/或時鐘信息在信號通路121a上輸出到緩沖器器件100a-b并且 在信號通路121b上輸出到緩沖器器件100c-d。在實施例中，緩沖器器件501復(fù)制在信號通 路121上接收的控制、地址和/或時鐘信息，并在信號通路121a-b上重復(fù)控制、地址和/或 時鐘信息。在實施例中，緩沖器器件501是提供與在信號通路121a-b上提供的控制和地址 信息的時間關(guān)系的定時緩沖器器件。在實施例中，信號通路121a-b包括至少一個信號線以 提供時鐘信號和/或時鐘信息。在實施例中，緩沖器器件501包括如圖18中所示的時鐘電 路1870。在實施例中，緩沖器器件501接收諸如分組請求的控制信息，其指定存取集成電路 存儲器器件101a-d中的至少一個且將相應(yīng)的控制信號(在信號通路121a和/或121b上) 輸出到指定集成電路存儲器器件。 圖6說明除了終端601耦合到存儲器模塊600上的信號通路121之外與圖5中說 明的類似的存儲器模塊拓撲。在實施例中，終端601的阻抗與信號通路121的阻抗ZO匹 配。在實施例中，將終端601部署在存儲器模塊600、緩沖器器件501或用以容納緩沖器器 件501的封裝上。 圖7說明將數(shù)據(jù)提供到和/或提供來自每個集成電路緩沖器器件和耦合到信號通 路的終端的存儲器模塊拓撲。在實施例中，每個信號通路120a-d分別在相關(guān)終端701a-d 結(jié)束。在實施例中，終端701a-d具有與信號通路120a-d的每一個的阻抗ZO匹配的相應(yīng)阻 抗。在實施例中，將終端701a-d單獨或組合地部署在存儲器模塊700、緩沖器器件100a-d 或用以容納緩沖器器件100a-d的封裝上。 圖8說明在用于控制、地址和/或時鐘信息和多個緩沖器器件之間具有分離多點 信號通路的存儲器模塊拓撲。特別地，存儲器模塊800包括耦合到緩沖器100a-d和緩沖器 器件501的分離多點控制/地址總線121a-b。在實施例中，總線的第一部分121a在終端 801結(jié)束，且總線的第二部分121b在終端802結(jié)束。在實施例中，終端801的阻抗與第一支 路的阻抗(ZO)匹配，且終端802的阻抗與第二支路的阻抗(Zl)匹配。在實施例中，阻抗ZO 等于阻抗Zl。在實施例中，將終端801和802單獨或組合地部署在存儲器模塊800、緩沖器 器件100a和100d或用以容納緩沖器器件100a和100d的封裝上。 參考圖5，信號通路121與信號通路121a(或121b)與信號通路103的控制/地址
信號速率比可以為2 : i : U或其他多種，諸如4 : i : 1、8 : i : i等)，從而使得使用
信號通路121a(或121b)和信號通路103的其他多點總線拓撲并非必須與使用圖1中所示 的信號通路121的實施例同樣高的信號速率操作。同樣與圖1類似，信號通路121與信號
13通路i03的控制/地址信號速率比可以為2 : U或其他多種，諸如4 : i、8 : i等)，從而
使得存儲器模塊連接器接口能夠與規(guī)定同樣快地操作，而存儲器器件101a-d可以以控制/
地址信號傳輸速率的一半(或四分之一、八分之一等)操作，從而使得可以使用相對較低成
本的存儲器器件。類似地，信號通路102a-d中的一個與信號通路120a-d中的一個的數(shù)據(jù)
信號速率比可以為2 : U或其他多種，諸如4 : 1、8 : i等)，從而使得存儲器模塊連接器
接口能夠與規(guī)定信號傳輸速率同樣快地操作，而存儲器器件101a-d可以以數(shù)據(jù)信號傳輸
速率的一半(或四分之一、八分之一等)操作，從而使得可以使用相對較低成本的存儲器器 件。 圖9A說明包括耦合到連接器接口的多個集成電路緩沖器器件和多個集成電路存 儲器器件的存儲器模塊拓撲。在實施例中，存儲器模塊900包括具有標準雙列直插存儲器 模塊("DI匪")形狀因素或其他模塊形狀因素標準(諸如，小外形DI匪("S0-DI匪")或 半高式DI匪("VLP-DI匪"))的基板910。在替代實施例中，基板910可以是(但不限于)， 單獨或組合地，晶片、印制電路板("PCB")、如BT環(huán)氧樹脂的封裝基板、柔性板、主板、子板 或背板。 在實施例中，存儲器模塊900包括部署在基板910的第一側(cè)面上的成對存儲器器 件101a-b和緩沖器器件100a-d。在替代實施例中，使用更多或更少的存儲器器件和緩沖器 器件。在實施例中，如圖9B和9C中的存儲器模塊900的側(cè)視圖和底視圖中所示，同樣將成 對存儲器器件101c-d部署在存儲器模塊900的第二側(cè)面上。在實施例中，將每個存儲器器 件和緩沖器器件容納在獨立封裝中。在替代實施例中，可以將存儲器器件和緩沖器器件容 納在本文所描述的MCP封裝實施例中。 存儲器模塊900包括具有用于傳送數(shù)據(jù)和控制/地址/時鐘信號的不同接口部分 的連接器接口 920。例如，存儲器模塊900的第一側(cè)面包括用以傳送數(shù)據(jù)信號的連接器接口 部分920a-d和用以傳送控制/地址信號的連接器接口部分930a。在實施例中，連接器接口 部分930a也傳送時鐘信號和/或時鐘信息。在實施例中，存儲器模塊900的第二側(cè)面包括 用來傳送數(shù)據(jù)信號的連接器接口部分920e-h，和用來傳送控制/地址信號的連接器接口部 分930b。在實施例中，連接器接口部分930b也傳送時鐘信號和/或時鐘信息。
在實施例中，將連接器接口 920部署在基板910的邊緣上。在實施例中，將存儲器 模塊900插入到部署在基板950上的插座940中。在實施例中，基板950是具有用于在基 板950上傳輸信號的信號通路960a-b的主板或PCB。在實施例中，信號通路960a和960b 是信號軌跡或線路。在實施例中，信號通路960a和960b耦合到部署在基板950上可以具 有另一個存儲器模塊插入和/或耦合到主設(shè)備的其他插座。 在實施例中，連接器接口部分包括諸如金屬表面的至少一個觸點或傳導(dǎo)元件，以 用于輸入和/或輸出電信號。在替代實施例中，觸點可以是，單獨或組合地，球狀、插座、表 面、信號軌跡、配線、正或負摻雜的半導(dǎo)體區(qū)域和/或管腳。在實施例中，本文所描述的連接 器接口 (諸如，連接器接口 920)并不限于物理可分離接口，其中插入連接器或接口嚙合內(nèi) 孔連接器(或插座940)或接口。連接器接口還包括任何類型的物理接口或連接，諸如用于 封裝中系統(tǒng)("SIP")中的接口，其中將導(dǎo)線、焊球或來自存儲器模塊的連接焊接到電路板。
在替代實施例中，在諸如計算機圖形卡、視頻游戲控制臺或打印機中的嵌入式存 儲器子系統(tǒng)中包括存儲器模塊900。在替代實施例中，存儲器模塊900位于個人計算機或服務(wù)器上。 在實施例中，主設(shè)備與圖l-9和16-17中所說明的存儲器模塊通信。主設(shè)備可以將 信號發(fā)送到圖1-9和16-17中所說明的存儲器模塊和從其接收信號。主設(shè)備可以是存儲器 控制器、對等器件或從屬器件。在實施例中，主設(shè)備是存儲器控制器，其可以是含有其他接 口或功能，例如，芯片組的北橋芯片的集成電路器件。主設(shè)備可以集成在微處理器或圖形處 理器單元("GPU")或視覺處理器單元("VPU")上。可以將主設(shè)備實施為現(xiàn)場可編程門 陣列("FPGA")。存儲器模塊、信號通路和主設(shè)備可以包括在多個系統(tǒng)或子系統(tǒng)中，諸如個 人計算機、圖形卡、機頂盒、電纜調(diào)制解調(diào)器、蜂窩式電話、游戲控制臺、數(shù)字電視機(例如， 高分辨率電視機("HDTV"))傳真機、電纜調(diào)制解調(diào)器、數(shù)字通用盤("DVD")播放器或網(wǎng) 絡(luò)路由器。 在實施例中，主設(shè)備、存儲器模塊和信號通路在部署在公共封裝或獨立封裝中的 一個或多個集成單片電路中。 圖IO是說明具有多個集成電路存儲器器件101a-d和緩沖器100a的器件100的實 施例的方塊圖。在此，可以在信號通路1006(數(shù)據(jù))上在多個集成電路存儲器器件101a-d 和緩沖器100a之間傳送數(shù)據(jù)(讀取和/或?qū)懭?。信號通路1006是位于器件1000內(nèi)部 的信號通路，并且與圖11中所示的信號通路113a-d和1114相對應(yīng)。信號通路1006是用 于在多個集成電路存儲器器件101a-d和緩沖器100a之間提供雙向數(shù)據(jù)信號的總線。雙向 數(shù)據(jù)信號的實例包括從集成電路存儲器器件101a-d的一個或多個行進到緩沖器100a的信 號且也包括從緩沖器100a行進到集成電路存儲器器件101a-d的一個或多個的信號。信號 通路1005是器件1000內(nèi)部的信號通路且與圖11中所示的信號通路1116a-d和1117相對 應(yīng)。 信號通路1005是用于將單向控制/地址/時鐘信號從緩沖器100a提供給多個集 成電路存儲器器件101a-d的總線。在單向總線的實例中，信號沿僅一個方向行進，S卩，在 此狀況下，僅從緩沖器100a到集成電路存儲器器件101a-d的一個或多個。信號通路1005 包括單獨控制信號線，例如，行地址選通線、列地址選通線、芯片選擇線等和地址信號線。信 號通路1005可以包括飛越時鐘線以將時鐘信號從緩沖器100a傳送到集成電路存儲器器件 101a-d。信號通路1005可以將時鐘信號從集成電路存儲器器件101a-d的一個或多個傳送 到緩沖器100a。 在實施例中，緩沖器100a與串行存在檢測("SPD")器件通信以存儲和取回與器 件1000和/或存儲器模塊900有關(guān)的參數(shù)和配置信息。在實施例中，SPD 1002是非易失 存儲器件。信號通路1004將SPD 1002耦合到緩沖器100a。在實施例中，信號通路1004是 用于在SPD 1002和緩沖器100a之間提供雙向信號的內(nèi)部信號通路。 在實施例中，SPD 1002是EEPROM器件。然而，SPD 1002的其他類型是可能的，包
括(但不限于)手動跳線或開關(guān)設(shè)置，諸如連接到特殊邏輯電平(高或低)的上拉或下拉
電阻器網(wǎng)絡(luò)，其會在系統(tǒng)中增加存儲器模塊或從系統(tǒng)移走存儲器模塊時改變狀態(tài)。 在實施例中，SPD 1002是包括存儲可以在系統(tǒng)操作期間容易通過軟件改變，從而
允許高程度的靈活性，且使得配置操作對終端用戶透明的配置信息的寄存器的存儲器器件。 在如圖18中所說明的實施例中，可以使用寄存器組(諸如，配置寄存器組1881)將以上提及的SPD的功能集成到緩沖器器件100a中。參考圖18，SPD邏輯和接口 1820c可 以預(yù)先配置有與緩沖器和連接到緩沖器的存儲器器件有關(guān)的信息，或者可以存儲與緩沖器 器件lOOa或存儲器器件中的僅一個有關(guān)的信息。對緩沖器的控制輸入可以確定寄存器組 內(nèi)的存儲節(jié)點何時將取樣信息以預(yù)先加載或預(yù)先配置SPD邏輯和接口 1820c。術(shù)語寄存器 可以適用于單位寬寄存器或多位寬寄存器。 在圖IO所說明的實施例中，SPD 1002存儲與存儲器模塊900或存儲器系統(tǒng)的配置 信息有關(guān)的信息。例如，配置信息可以包括修復(fù)或冗余信息以修復(fù)有缺陷的存儲器器件、有 缺陷的存儲器單元或存儲器器件上的外圍電路和/或信號通路。在實施例中，SPD配置信息 包括存儲器模塊總體拓撲，諸如封裝中和/或存儲器模塊上的存儲器器件的數(shù)目、位置和 類型或列(rank)(如果有的情況)。SPD配置信息可以包括一個或多個存儲器模塊的存儲 器容量的量和/或時序信息，以階級化存儲器系統(tǒng)中存儲器模塊和主設(shè)備之間的信號。在 實施例中，SPD配置信息包括緩沖器中的接口的串行化比率和/或關(guān)于配置緩沖器的寬度 的信息。在實施例中，SPD配置信息包括表示緩沖器器件100a的理想寬度的第一值或包括 表示緩沖器器件100a的可能寬度的范圍的多個值和表示如圖18中所說明的接口 1820b的 理想寬度的第二值。 在實施例中，SPD配置信息包括用于存取存儲器器件的時序信息或參數(shù)，諸如存取 存儲器器件的行的時間、存取存儲器器件的列的時間、行存取和列存取之間的時間、行存取 和預(yù)先充電操作之間的時間、施加給存儲器陣列的第一庫的行感測和施加給存儲器陣列的 第二庫的行感測之間的時間和/或施加給存儲器陣列中的第一庫的預(yù)先充電操作和施加 給存儲器陣列的第二庫的預(yù)先充電操作之間的時間。 在實施例中，可以用時間單位來表示所存儲的時序信息，其中值的表格將特定時 間單位映射至特定二進制碼。在初始化或校準序列期間，主設(shè)備或緩沖器可以讀取SPD配 置信息，且確定一個或多個存儲器器件的適當時序信息。例如，主設(shè)備也可以從SPD 1002 讀取表示時鐘信號的時鐘頻率的信息，且用時鐘信號的時鐘周期除以取回的時序信息。(時 鐘信號的時鐘周期是時鐘信號的時鐘頻率的倒數(shù))?？梢詫⒋顺僮鲗?dǎo)致的任何余數(shù)上舍 入到時鐘信號的時鐘周期的下一個整數(shù)。 如圖10中所示，信號通路120a和121耦合到緩沖器lOOa。在實施例中，信號通路 120a將單向控制/地址/時鐘信號傳送給緩沖器lOOa。在實施例中，信號通路121將雙向 或單向數(shù)據(jù)信號傳送給緩沖器100a或從其傳送信號。同樣在替代實施例中可以將其他互 連和外部連接拓撲用于器件1000。例如，緩沖器100a可以耦合到單一多點控制總線、分離 多點控制總線或分段多點總線。 在實施例中，器件1000具有兩個獨立電源。電源V1將電力供應(yīng)給存儲器模塊900 上的一個或多個存儲器器件(存儲器器件101a-d)。電源V2將電力供應(yīng)給存儲器模塊900 上的一個或多個緩沖器(緩沖器100a)。在實施例中，緩沖器100a具有內(nèi)部功率調(diào)節(jié)電路 以將電力供應(yīng)給存儲器器件101a-d。 圖11說明根據(jù)實施例具有容納在公共封裝1110中或上的多個集成電路存儲器管 芯1101a-d和緩沖器管芯1100a的器件1100。如本文其他實施例中所描述和如圖12_15和 35中所示，在多個封裝類型實施例中部署多個集成電路存儲器管芯1101a-d和緩沖器管芯 1100a。例如，可以將多個集成電路存儲器管芯1101a-d和緩沖器管芯1100a并排堆疊在柔性帶上或放置在器件基板上的獨立封裝中。緩沖器管芯1100a用以在多個集成電路存儲器 管芯1101a-d和包括觸點1104a-f的器件接口 1111之間提供信號，包括控制/地址/時 鐘信息和數(shù)據(jù)。在實施例中，一個或多個觸點1104a_f與連接器接口 920的觸點類似。觸 點1104a-f用以將器件1100耦合到基板910，且尤其是耦合到實施例中存儲器模塊100的 信號通路120a和121。器件接口 1111還包括信號通路1118和1115，以通過緩沖器接口 1103在觸點1104a-f和緩沖器100a之間傳送信號。隨后，通過緩沖器接口 1103和信號通 路1117(部署在器件接口 1111中)和1116a-d以及信號通路1114(部署在器件接口 1111 中)和1113a-d，在多個存儲器管芯1101a-d和緩沖器管芯1100a之間傳送信號。在實施例 中，在集成電路存儲器管芯1101a-d之間放置隔板1102a-c。在實施例中，放置隔板1102a-c 以散熱。類似地，這樣部署緩沖器管芯1100a使其遠離多個集成電路存儲器管芯1101a-d， 以減輕存儲器器件周圍的熱消散。在實施例中，信號通路通過焊球或焊接結(jié)構(gòu)彼此耦合和 耦合到集成電路存儲器管芯1101a-d。 圖12說明具有含有多個集成電路存儲器管芯1101a-d的封裝1210和具有緩沖器 管芯1100a的不同封裝1290的堆疊封裝器件1200。堆疊和容納兩個封裝1210和1290以 制造器件1200。在實施例中，多個集成電路存儲器管芯具有獨立封裝，且堆疊在封裝1290 上。器件1200具有如圖11中說明的類似組件。如本文中所描述，緩沖器管芯1100a與多 個集成電路存儲器管芯1101a-d通信。器件1200具有堆疊在緩沖器管芯1100a上且由觸 點1201a-d分開的存儲器管芯1101a-d。在實施例中，觸點1201a-d是將信號通路1117和 1114耦合到信號通路1202和1203(其耦合到緩沖器接口 1103)的焊球。
圖13說明根據(jù)實施例具有部署在柔性帶1302上的多個集成電路存儲器器件 101a-b(器件1301中的101a-c)和緩沖器器件100a的器件1300和1301。如本文中所說 明，緩沖器器件100a與多個集成電路存儲器器件通信。部署在柔性帶1302上或中的信號 通路1305在多個集成電路存儲器器件101a-c和緩沖器100a之間傳送信號。在實施例中， 諸如球的柵格陣列1304的觸點將多個集成電路存儲器器件101a-c中的每個集成電路存儲 器器件和緩沖器100a耦合到柔性帶1302中的信號通路1305。在實施例中，可以使用粘合 劑1303來將多個集成電路存儲器器件101a-c彼此耦合并耦合到緩沖器100a。在實施例 中，器件1300和1301部署在公共封裝中。 圖14說明具有并排部署且容納在封裝1410中的多個集成電路存儲器管芯 1101a-d和1401a-d和緩沖器管芯1100a的器件1400。器件1400具有圖11中所說明的類 似組件。如本文所描述，緩沖器管芯1100a與多個集成電路存儲器管芯1101a-d和1401a-d 通信。在實施例中，將多個集成電路存儲器管芯1101a-d和1401a-d和緩沖器管芯1100a 并排部署在耦合到器件接口 1411的基板1450上。多個集成電路存儲器管芯1401a-d由隔 板1402a-c分離。在實施例中，將單一集成電路存儲器管芯1101d和單一集成電路存儲器 管芯1401d與緩沖器管芯1100a并排部署在一起。器件接口 1411包括觸點1104a-f。通過 信號通路1418和1415在緩沖器接口 1103和觸點1104a-f之間傳送信號。通過信號通路 1417在緩沖器接口 1103和信號通路1116a-d(或集成電路存儲器管芯1101a-d)之間傳送 信號。類似地，通過信號通路1414在緩沖器接口 1103和信號通路1113a-d(或集成電路存 儲器管芯1401a-d)之間傳送信號。 圖15說明具有分別容納在獨立封裝15Ql、1505和1520中的多個集成電路存儲器
17管芯1101a-b和緩沖器管芯1100a的器件1500。器件1500具有圖11中所示的類似組件。如本文所描述，緩沖器管芯1100a與集成電路存儲器管芯1101a-d通信。將集成電路存儲器管芯1101a-b和緩沖器管芯1100a部署在包括信號通路1504、 1509、 1515和1518的基板1530上。集成電路存儲器管芯1101a包括具有觸點1508的存儲器接口 1507。集成電路存儲器管芯1101b包括具有觸點1541的存儲器接口 1503。緩沖器管芯1100a包括具有觸點1560的緩沖器接口 1103。通過信號通路1515和1518在緩沖器接口 1103和觸點1104a_f之間傳送信號。通過信號通路1509經(jīng)由存儲器接口 1507和觸點1508在緩沖器接口 1103和集成電路存儲器管芯1101a之間傳送信號。類似地，通過信號通路1504經(jīng)由存儲器接口1503和觸點1541在緩沖器接口 1103和集成電路存儲器管芯1101b之間傳送信號。如本文所描述，器件1500通過觸點1104a-f耦合到存儲器模塊900。 圖16說明根據(jù)實施例具有SPD 1603的存儲器模塊。存儲器模塊1610包括沿SPD1603部署在基板930上的多個集成電路存儲器器件(或管芯)或緩沖器器件(或管芯)。圖16說明具有可以由放置在基板930上的每個緩沖器器件100a-b存取的單一SPD 1603的存儲器模塊1610。信號通路1601允許從連接器接口 920和一個或多個緩沖器100a-b來存取SPD 1603。在實施例中，信號通路1601是總線。SPD 1603可以具有通過連接器接口 920和信號通路1601由主設(shè)備來寫入或讀出的配置和/或參數(shù)信息。同樣地，緩沖器100a-b可以通過信號通路1601寫入SPD 1603或從SPD 1603讀取。 圖17說明根據(jù)實施例每個器件1711a-b或數(shù)據(jù)片a-b具有相關(guān)SPD 1720a-b、緩沖器器件(或管芯)100a-b和至少一個集成電路存儲器器件101a(或管芯)的存儲器模塊1710。將多個緩沖器100a-b和相關(guān)多個SPD 1720a-b部署在基板930上。使用耦合到連接器接口 920和每個SPD 1720a-b的信號通路1701從SPD 1720a_b存取配置和/或參數(shù)信息。尤其是，信號通路1701將器件1711a-b的SPD1720a-b耦合到連接器接口 920。在實施例中，信號通路1701是總線。在替代實施例中，信號通路1701將SPD 1720a和SPD 1720b耦合在菊鏈或串行拓撲中。在實施例中，器件1711a-b的一個或多個緩沖器器件100a-b可以存取(讀取和/或?qū)懭?相應(yīng)SPD 1720a-b。同樣，主設(shè)備可以使用信號通路1701來存取(讀取和/或?qū)懭?相應(yīng)SPD1720a-b。在實施例中，使用頭字段或其他標識符來傳送配置和/或參數(shù)信息，以使得耦合在菊鏈中的SPD可以將SPD信息轉(zhuǎn)發(fā)到預(yù)定的目的SPD。
圖18說明根據(jù)實施例的緩沖器器件100a(或管芯，諸如緩沖器管芯1100a)的方塊圖。緩沖器100a包括，單獨或組合地，緩沖器接口 1103a、接口 1820a-c、冗余和修復(fù)電路1883、多路復(fù)用器1830、請求和地址邏輯電路1840、數(shù)據(jù)高速緩沖存儲器和標記電路1860、計算電路1865、配置寄存器組1881和時鐘電路1870。 在存儲器讀取操作實施例中，緩沖器100a在信號通路121上從主設(shè)備接收可以是分組格式的控制信息(包括地址信息)，且作為響應(yīng)，在一個或多個信號通路1005上將相應(yīng)信號發(fā)送給存儲器器件101a-d中的一個或多個或所有。存儲器器件101a-d中的一個或多個可以通過將數(shù)據(jù)發(fā)送給緩沖器100a來響應(yīng)，其中緩沖器100a通過一個或多個信號通路1006接收數(shù)據(jù)，且作為響應(yīng)，將相應(yīng)信號發(fā)送給主設(shè)備(或其他緩沖器)。主設(shè)備通過一個或多個信號通路121發(fā)送控制信息且通過一個或多個信號通路120a接收數(shù)據(jù)。
通過在分組中綁定控制和地址信息，要求傳達到存儲器器件101a-d的協(xié)議與物理控制/地址接口實現(xiàn)無關(guān)。
在存儲器寫入操作實施例中，緩沖器100a在信號通路121上從主設(shè)備接收可以是分組格式的控制信息(包括地址信息)，且在信號通路120a上從主設(shè)備接收可以是分組格式的用于一個或多個存儲器器件101a-d的寫入數(shù)據(jù)。緩沖器100a隨后在一個或多個信號通路1006上將相應(yīng)信號發(fā)送給存儲器器件101a-d中的一個或多個或所有，以使得可以存儲寫入數(shù)據(jù)。 主設(shè)備通過一個或多個信號通路121發(fā)送控制/地址/時鐘信息，且通過一個或多個時鐘通路120a發(fā)送寫入數(shù)據(jù)。 在實施例中，對于存儲器器件101a-d中的不同存儲器器件，可以進行同時寫入和/或讀取操作。 在實施例中，提供給緩沖器100a的控制信息導(dǎo)致一個或多個存儲器器件lOOa-d的一個或多個存儲器操作(諸如寫入和/或讀取操作)，同時可以對緩沖器100b提供相同控制信息，這導(dǎo)致與緩沖器lOOb相關(guān)的一個或多個存儲器器件100a-d的相同存儲器操作。在另一個實施例中，可以對緩沖器100a和緩沖器lOOb提供相同控制信息，但是對于與每個緩沖器100a-b相關(guān)的一個或多個存儲器器件lOOa-d，發(fā)生不同的存儲器操作。
在實施例中，緩沖器接口 1103a將信號通路121和120a耦合到如圖10中所示緩沖器lOOa。在實施例中，緩沖器接口 1103a對應(yīng)于如圖H、12、14和15中所示緩沖器接口1103。在實施例中，緩沖器接口 1103a包括耦合到信號通路120a以發(fā)送和接收數(shù)據(jù)的收發(fā)器1875(即，發(fā)送和接收單元)和耦合到信號通路121以接收控制/地址/時鐘信息的至少一個接收器電路1892。在實施例中，信號通路121和120a包括點對點鏈路。緩沖器接口 1103a包括具有連接到點對點鏈路的至少一個收發(fā)器1875的端口。在實施例中，點對點鏈路包括一個或多個信號線，每個信號線具有不超過兩個的收發(fā)器連接點。在緩沖器接口1103a上包括兩個收發(fā)器連接點中的一個。緩沖器接口 1103a可以包括另外的端口以耦合在其他器件和/或存儲器模塊上的其他緩沖器器件和緩沖器100a之間的另外的點對點鏈路。如以下更詳細描述的，可以使用這些另外的端口以擴展存儲器容量。緩沖器100a可以用作點對點鏈路和其他點對點鏈路之間的收發(fā)器。在實施例中，緩沖器接口 1103a包括重復(fù)器電路1899以重復(fù)數(shù)據(jù)、控制信息和/或時鐘信號。在實施例中，緩沖器接口 1103a包括旁路電路1898，以在連接器接口部分之間傳送信號。 在實施例中，終端1880部署在緩沖器100a上且連接到收發(fā)器1875和信號通路120a。在此實施例中，收發(fā)器1875包括輸出驅(qū)動器和接收器。終端1880可以消耗從收發(fā)器1875反射(S卩，電壓反射)的信號能量。終端1880以及本文描述的其他終端可以單獨是電阻器或電容器或電感器或其串聯(lián)/并聯(lián)。在替代實施例中，終端1880可以在緩沖器100a外部。例如，終端1880可以部署在存儲器模塊900的基板910上或用以容納緩沖器100a的封裝上。 接口 1820a包括耦合到信號通路1005以將控制/地址/時鐘信息發(fā)送到一個或多個存儲器器件的至少一個發(fā)送器電路1893。在實施例中，接口 1820a包括可以在部署在公共存儲器模塊或不同存儲器模塊上的緩沖器之間傳送控制/地址/時鐘信息的收發(fā)器。
接口 1820b包括耦合到信號通路1006以在如圖10中所說明的一個或多個存儲器器件101a-d和緩沖器100a之間傳送數(shù)據(jù)的收發(fā)器1894。 SPD邏輯和接口 1820c包括耦合到信號通路1004以在如圖10中所說明的SPD 1002和緩沖器100a之間傳送配置和/或參數(shù)信息的收發(fā)器1896。在實施例中，如圖16和17中所說明，接口 1820c用以傳送配置和/或參數(shù)信息。 根據(jù)實施例，多路復(fù)用器1830可以在緩沖器接口 100a和接口 1820b之間執(zhí)行帶寬集中操作以及路由來自適當源的數(shù)據(jù)(即，以來自存儲器器件、內(nèi)部數(shù)據(jù)、高速緩沖存儲器或?qū)懭刖彌_器的數(shù)據(jù)子集為目標)。帶寬集中的概念涉及組合耦合到多個數(shù)據(jù)信號通路實施例中的存儲器器件的每個數(shù)據(jù)通路的(較小)帶寬以匹配緩沖器接口 1103a利用的(較高)總帶寬。在實施例中，使用多個信號通路，其可以耦合到接口 1820b和緩沖器接口1103a之間的吞吐量的多路復(fù)用和多路解復(fù)用。在實施例中，緩沖器101a利用耦合到接口1820b的多個數(shù)據(jù)通路的組合帶寬，以匹配緩沖器接口 1103a的帶寬。 在實施例中，數(shù)據(jù)高速緩沖存儲器和標記電路1860(或高速緩沖存儲器1860)可以通過以比多個存儲器器件低的存取等待時間特征提供最頻繁引用的數(shù)據(jù)和相關(guān)標記地址的存儲來改進存儲器存取時間。在實施例中，高速緩沖存儲器1860包括可以通過在外部信號通路上利用可用數(shù)據(jù)傳輸窗以接收寫入數(shù)據(jù)和地址/掩碼信息來改進接口連接效率的寫入緩沖器。 一旦被接收，將此信息暫時存儲在寫入緩沖器中直到其準備好通過接口1820b傳送到至少一個存儲器器件。 計算電路1865可以包括處理器或控制器單元、壓縮/解壓引擎等，以進一步增強緩沖器100a的性能和/或功能性。在實施例中，計算電路1865控制緩沖器接口 1103a和接口 1820a-c之間的控制/地址/時鐘信息和數(shù)據(jù)的傳送。 時鐘電路1870可以包括時鐘生成器電路(例如，DirectRambus 時鐘生成器)，
其可以并入到緩沖器101a中，且因此可以省略對獨立時鐘生成器件的需要。 在替代實施例中，時鐘電路1870包括用于相對于外部時鐘信號調(diào)整內(nèi)部時鐘信
號的相位或延遲的時鐘校準電路，諸如鎖相環(huán)("PLL")電路或延遲鎖定環(huán)("DLL")電
路。時鐘校準電路可以利用來自現(xiàn)有時鐘生成器或內(nèi)部時鐘生成器的外部時鐘來提供內(nèi)部
時鐘，以產(chǎn)生與所接收和發(fā)送的數(shù)據(jù)和/或控制信息具有預(yù)定時間關(guān)系的內(nèi)部同步時鐘信號。 在實施例中，時鐘電路1870通過信號通路121接收具有第一頻率的第一時鐘信號，且使用第一時鐘信號產(chǎn)生至存儲器器件101a的第二時鐘信號(通過接口 1820a)，且還使用第一時鐘信號產(chǎn)生至存儲器器件101b的第三時鐘信號(通過接口 1820a)。在實施例中，第二和第三時鐘信號與第一時鐘信號具有預(yù)定的時間(相位或延遲)關(guān)系。
在實施例中，發(fā)送電路(諸如圖18中所示的收發(fā)器1875、1896和1894中)發(fā)送包括編碼時鐘信息的差分信號，且接收器電路(諸如收發(fā)器1S75、1896和1894中)接收包括編碼時鐘信息的差分信號。在此實施例中，包括時鐘和數(shù)據(jù)恢復(fù)電路(諸如時鐘電路1870)，以提取由接收器電路所接收的數(shù)據(jù)編碼的時鐘信息。同樣，可以用發(fā)送電路所發(fā)送的數(shù)據(jù)來編碼時鐘信息。例如，可以通過確保在給定數(shù)目的數(shù)據(jù)位上出現(xiàn)最小數(shù)目的信號躍遷來將時鐘信息編碼到數(shù)據(jù)信號上。 在實施例中，收發(fā)器1875發(fā)送和接收第一類型的信號(例如，具有預(yù)定電壓電平和時序的信號)，而收發(fā)器1894(和/或發(fā)送電路1893)發(fā)送和接收第二類型的信號。例如，收發(fā)器1875可以發(fā)送和接收用于DDR2存儲器器件的信號，且收發(fā)器1894可以發(fā)送和接收用于DDR3存儲器器件的信號。
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在實施例中，提供給緩沖器100a的控制信息和/或數(shù)據(jù)可以具有與從緩沖器100a 提供給一個或多個存儲器器件100a-d的控制信息和/或數(shù)據(jù)不同的協(xié)議格式或具有不同 的協(xié)議性質(zhì)。緩沖器100a中的邏輯(例如，計算電路1865)執(zhí)行所接收和發(fā)送的控制信息 和/或數(shù)據(jù)之間的此協(xié)議轉(zhuǎn)換。在實施例中，不同電/信號發(fā)送和控制/數(shù)據(jù)協(xié)議的組合 構(gòu)成接口標準。緩沖器100a可以用作不同接口標準(一個用于存儲器模塊接口 (例如，連 接器接口 920)且另一個用于一個或多個存儲器器件lOOa-d)之間的轉(zhuǎn)換器。例如，一個存 儲器模塊接口標準可以請求讀取部署在存儲器模塊上的特殊存儲器器件中的特殊寄存器。 然而，存儲器模塊可以具有不包括由存儲器模塊接口標準所要求的寄存器的存儲器器件。
在實施例中，緩沖器100a可以模仿由存儲器模塊接口標準所要求的寄存器，且因 此允許在不同接口標準下操作的存儲器器件lOOa-d的使用。與模塊拓撲和架構(gòu)組合的此 緩沖器功能使得存儲器模塊能夠在使用具有不同接口標準的存儲器器件的情況下與一個 接口標準插座兼容。 在實施例中，緩沖器lOOa包括冗余和修復(fù)電路1883以測試和修復(fù)存儲器單元、 存儲器器件的行或庫、整個存儲器器件(或外圍電路)和/或緩沖器100a和存儲器器件 101a-d之間的信號通路的功能性。在實施例中，在校準操作期間和/或在初始化期間，冗余 和修復(fù)電路1883通過使用選定數(shù)據(jù)通路將預(yù)定多個值寫入選定存儲器器件中的存儲位置 (例如，使用收發(fā)器1894和存儲預(yù)定值的查找表)且隨后使用選定數(shù)據(jù)通路從選定存儲器 器件讀回所存儲的預(yù)定多個值來周期性地測試存儲器器件101a-d中的一個或多個。在實 施例中，當從選定存儲器器件的存儲位置讀取的值與寫入存儲位置的值不匹配時，冗余和 修復(fù)電路1883消除由緩沖器100a對選定存儲器器件和/或選定信號通路的存取。在實施 例中，可以選擇到不同存儲器器件的不同信號通路，且可以再次執(zhí)行此測試功能。如果選擇 不同信號通路導(dǎo)致讀取預(yù)定值與冗余和修復(fù)電路1883中的預(yù)定值的精確比較(或測試通 過)，那么此后選擇或映射到另一存儲器器件內(nèi)或到另一個存儲器器件的不同存儲器位置 的不同存儲器地址。因此，到有缺陷的存儲器位置的將來寫入和/或讀取操作將不會發(fā)生。
在實施例中，通過緩沖器接口 1103a接收打算用于與緩沖器100a耦合的存儲器 器件101a-d的數(shù)據(jù)和控制信息(包括地址信息)的任何多路復(fù)用組合，其中緩沖器接口 1103a可以(例如)從數(shù)據(jù)提取地址和控制信息。例如，可以將控制信息和地址信息解碼并 與從信號通路120a上的多路復(fù)用數(shù)據(jù)分離，且在信號通路1895上從緩沖器接口 1103a提 供控制信息和地址信息到請求和地址邏輯電路1840。隨后可以將數(shù)據(jù)提供給可配置串行化 /解串行化電路1891。請求和地址邏輯電路1840產(chǎn)生一個或多個控制信號至發(fā)送器電路 1893。 在實施例中，接口 1820a和1820b包括可編程特征。緩沖器100a和存儲器器件 101a-d之間的多個控制信號線和/或數(shù)據(jù)信號線是可編程的以適應(yīng)不同數(shù)目的存儲器器 件。因此，隨著增加數(shù)目的存儲器器件，更多專用控制信號線可利用。使用可編程專用控制 線和/或數(shù)據(jù)線避免了在使用總線以在存儲器器件和緩沖器100a之間傳送控制信號時發(fā) 生的任何可能的加載問題。在另一個實施例中，可以在接口 1820b對每個存儲器器件的每 個字節(jié)的額外數(shù)據(jù)選通信號進行編程，以適應(yīng)不同類型的存儲器器件，諸如請求此信號的 傳統(tǒng)存儲器器件。在另一個實施例中，可以對接口 1820a和1820b進行編程以存取不同存 儲器器件寬度。例如，可以對接口 1820a和1820b進行編程以連接到16〃 X4〃寬度存儲器器件、8" X8〃寬度存儲器器件或4〃 X16"寬度存儲器器件。同樣，緩沖器接口 1103a 具有用于信號通路120a的可編程寬度。 可配置串行化/解串行化電路1891根據(jù)所存儲的串行化比率來執(zhí)行串行化和解 串行化功能。由于將存儲器器件存取寬度從其最大值降低，所以同等地降低了存儲器器件 存取粒度(以數(shù)據(jù)量子來測量)，且可以使用存取交織或多路復(fù)用方案以確?？梢源嫒〈?儲器器件101a-d內(nèi)的所有存儲位置?？梢愿鶕?jù)存儲器器件存取寬度改變來增加或減少信 號通路1006的數(shù)目?？梢詫⑿盘柾?006再分為幾個可尋址子集。事務(wù)的地址將確定信 號通路1006的哪個目標子集將用于事務(wù)的數(shù)據(jù)傳送部分。此外，可以基于期望串行化比 率來配置用以與一個或多個存儲器器件101a-d通信的接口 1820a和1820b中所包括的收 發(fā)器、發(fā)送器和/或接收器的數(shù)目。通常，可以通過啟用或停用在一個或多個存儲器器件 101a-d和緩沖器接口 1103a之間的給定傳送中多少收發(fā)器有效來實行收發(fā)器的配置。在實 施例中，在緩沖器接口 1103a傳送數(shù)據(jù)的數(shù)據(jù)速率是耦合到存儲器器件101a-d的一個或多 個信號通路1006上傳送數(shù)據(jù)的數(shù)據(jù)速率的多倍或比率。 緩沖器100a提供高程度的系統(tǒng)靈活性。可以通過修改緩沖器100a來逐步采用存 儲器器件的新接口標準，以與支持較舊接口標準的主設(shè)備或存儲器系統(tǒng)一起操作。在實施 例中，可以使用較舊存儲器模塊接口或插座來插入存儲器模塊，同時可以在存儲器模塊上 部署新一代存儲器器件。可以保持與現(xiàn)有代的存儲器器件的向后兼容性。類似地，可以逐 步采用新一代主設(shè)備或控制器，這利用了新一代存儲器器件的特征，同時保持與現(xiàn)有代存 儲器器件的向后兼容性。類似地，可以在用于特定應(yīng)用的單一公共封裝中包括具有不同成 本、功率要求和存取時間的不同類型的存儲器器件。 圖19說明實施例中的集成電路存儲器器件1900(或存儲器管芯)。在實施例中， 集成電路存儲器器件1900與一個或多個集成電路存儲器器件101a-d相對應(yīng)。集成電路 存儲器器件1900包括存儲器核1900b和存儲器接口 1900a。信號通路1950a_b、 1951a-b、 1952和1953耦合到存儲器接口 1900a。信號通路1950a_b傳送讀取和寫入數(shù)據(jù)。信號通 路1951a-b分別傳送地址信息，諸如分組中的行地址和列地址。信號通路1952傳送控制信 息。信號通路1953傳送一個或多個時鐘信號。在實施例中，信號通路1950a-b與圖10中 所示的信號通路120a相對應(yīng)，且信號通路1951a-b、1952和1953與圖10中所示的信號通 路121相對應(yīng)。 存儲器接口 1900a包括用于在存儲器器件1900和信號通路1950a_b、 1951a_b、 1952和1953之間傳送信號的至少一個發(fā)送器和/或接收器。寫入多路解復(fù)用器 ("demux") 1920和讀取多路復(fù)用器("mux") 1922耦合到信號通路1950a，而寫入demux 1921和讀取mux 1923耦合到信號通路1950b。寫入demux 1920-21將寫入數(shù)據(jù)從信號通 路1950a-b提供到存儲器核1900b (尤其是感測放大器0_2a和0_2b)。讀取mux 1922-23 將讀取數(shù)據(jù)從存儲器核1900b提供到信號通路1950a-b (尤其是感測放大器Na和Nb)。
Demux和行分組解碼器1910耦合到信號通路1951a，且Demux和列分組解碼器 1913耦合到信號通路1951b。 Demux和行分組解碼器1910解碼分組且向行解碼器1914提 供行地址。Demux和列分組解碼器1913向列和掩碼解碼器1915提供列地址和掩碼信息。
控制寄存器1911耦合到信號通路1952，且響應(yīng)寄存器值向行解碼器1914和列和 掩碼解碼器1915提供控制信號。
時鐘電路耦合到信號通路1953，以響應(yīng)在信號通路1953上傳送的一個或多個時 鐘信號來提供發(fā)送時鐘信號TCLK和接收時鐘信號RCLK。在實施例中，寫入demux 1920和 1921響應(yīng)接收時鐘信號RCLK的邊緣來將寫入數(shù)據(jù)從信號通路1950a-b提供給存儲器核 1900b 。在實施例中，讀取mux 1922和1923響應(yīng)發(fā)送時鐘信號TCLK的邊緣將讀取數(shù)據(jù)從 存儲器核1900b提供給信號通路1950a-b。在實施例中，時鐘電路在信號通路1953上產(chǎn)生 時鐘信號(至緩沖器器件)，該時鐘信號與在信號通路1950a-b上輸出的讀取數(shù)據(jù)具有時間 關(guān)系。 行解碼器1914和列和掩碼解碼器1915將控制信號提供給存儲器核1900b。例 如，響應(yīng)行命令，使用感測放大器來感測存儲在存儲器庫中多個存儲單元中的數(shù)據(jù)。通過從 demux和行分組解碼器1910提供給行解碼器1914的行地址來識別將被感測的行。響應(yīng)由 demux和列分組解碼器1913提供的列地址(和可能的掩碼信息)，選擇由感測放大器感測 的數(shù)據(jù)的子集。 存儲器核1900b的存儲器庫O-N中的存儲器庫包括具有二維存儲單元陣列的存儲 器陣列。在實施例中，存儲器庫O-N包括存儲單元，其可以是DRAM單元、SRAM單元、FLASH 單元、鐵電RAM( "FRAM")單元、磁阻或磁RAM( "MRAM")單元或其他存儲器存儲單元的同 等類型。在實施例中，集成電路存儲器器件1900是DDR集成電路存儲器器件或后一代存儲 器器件(例如，DDR2或DDR3)。在替代實施例中，集成電路存儲器器件1900是XDRTMDRAM集 成電路存儲器器件或Direct Rambus DRAM(〃 DRDRAM〃 )存儲器器件。在實施例中，集 成電路存儲器器件1900包括具有容納在公共封裝中的不同類型存儲單元的不同類型存儲 器器件。 圖20A-B說明存儲器模塊接口部分和多個集成電路緩沖器器件之間的信號通路。 尤其是，圖20A說明每個緩沖器器件lOOa-d如何具有耦合到每個連接器接口部分920a-h 的數(shù)據(jù)信號的信號通路。在實施例中，圖20A-B說明如圖9A-C中所示的包括多個存儲器器 件的存儲器模塊900的連接器接口和緩沖器器件之間的信號通路。例如，示出圖20A的擴 展部分的圖20B說明數(shù)據(jù)信號通路2003和2004如何在連接器接口部分920a和920e和緩 沖器器件100a之間數(shù)據(jù)信號。圖20A還說明用于控制/地址信號的信號通路(諸如，控 制/地址信號通路2001和2002)如何將連接器接口部分930a和930b耦合到緩沖器器件 lOOa-d。在實施例中，每個信號通路2001和2002是如圖1中所示的多點總線。
圖21A-D說明包括主設(shè)備2101和具有多個集成電路存儲器器件的至少一個存儲 器模塊的存儲器系統(tǒng)點對點拓撲。(為了清晰起見，在圖21A-D、22A-C、23A-C和24A-B中未 示出相應(yīng)存儲器模塊上的多個存儲器器件)。在實施例中，圖21A-D、22A-C、23A-C和24A-B 說明存儲器模塊(諸如圖9A-C中所示出的存儲器模塊900)和其他存儲器模塊和/或主設(shè) 備之間的信號通路。圖21A-D說明擴展存儲器容量和帶寬以及不同配置。尤其是，主設(shè)備 2101通過動態(tài)點對點("DPP")系統(tǒng)2100a中的信號通路2120、2121a_b、2122和2123來 耦合到接口 (諸如插座)2102和2103。在實施例中，主設(shè)備2101、接口 2102和2103以及 信號通路2120、2121a-b、2122和2123部署在諸如印刷電路板("PCB")的基板上。在實施 例中，可以將存儲器模塊插入接口 2102和2103和/或從接口 2102和2103移走(空缺)。 在實施例中，信號通路2120、2121a-b、2122和2123是PCB上的信號軌跡。在實施例中，信號 通路2120和2121a-b在存儲器模塊上的數(shù)據(jù)信號通路(諸如圖1中所示的信號通路120a和120b)和主設(shè)備2101之間提供數(shù)據(jù)。在實施例中，信號通路2122和2123將控制/地址 信息從主設(shè)備2101提供給存儲器模塊(通過接口 2102和2103，且尤其是存儲器模塊的連 接器接口部分930b)。尤其是，將控制/地址信息從信號通路2122和2123提供給存儲器模 塊上的信號通路(諸如圖1中所示的信號通路121)。 圖21A說明同時存取耦合到接口 2102和2103的存儲器模塊中的兩個緩沖器器件 的DPP系統(tǒng)2100a。響應(yīng)從主設(shè)備2101提供在信號通路2122和2123上的控制和地址信 息，兩個緩沖器101a分別將數(shù)據(jù)從連接器接口部分920a和920e同時輸出到耦合到主設(shè)備 2101的信號通路2120和2121a上。在實施例中，信號通路2120和2121a是點對點鏈路。 在實施例中，點對點鏈路包括一個或多個信號線，每個信號線通常具有兩個收發(fā)器連接點， 每個收發(fā)器連接點耦合到發(fā)送器電路、接收器電路或收發(fā)器電路。例如，點對點鏈路可以包 括耦合在一端上或一端附近的發(fā)送器電路和耦合在另一端上或另一端附近的接收器電路。 點對點鏈路可以與點對點連接或點對點耦合同義且可互換。 在實施例中，沿信號線的收發(fā)器點的數(shù)目可以在點對點鏈路和總線之間有區(qū)別。 例如，點對點鏈路通常包括僅兩個收發(fā)器連接點，而總線通常包括多于兩個收發(fā)器點。在一 些實例中，可以將點對點鏈路與匯流信號線混合，其中匯流信號線可以用以提供諸如維護、 初始化或測試的邊帶功能性。 點對點鏈路的幾個實施例包括多個鏈路拓撲、信號發(fā)送、時鐘控制和信號通路類
型。具有不同鏈路架構(gòu)的實施例包括同時雙向鏈路、時間多路復(fù)用雙向鏈路和多個單向鏈
路?？梢栽谶@些鏈路拓撲的任何拓撲中使用電壓或電流模式信號傳輸。 圖21B說明具有用于存取耦合到接口 2103的存儲器模塊中的緩沖器器件101a的
連續(xù)性模塊系統(tǒng)2100b的DPP，其中同時連續(xù)性存儲器模塊2105耦合到接口 2102。在實施
例中，主設(shè)備2101在信號通路2122和2123上輸出單一控制/地址信息組。響應(yīng)單一控制
/地址信息組，從耦合到接口 2103的存儲器模塊的連接器接口 920a和920e輸出數(shù)據(jù)。通
過信號通路2121b和連續(xù)性存儲器模塊2105中的旁路電路在信號通路2120上將數(shù)據(jù)提供
給主設(shè)備2101。旁路電路將數(shù)據(jù)從連接器接口部分920e傳遞到連續(xù)性存儲器模塊2105中
的連接器接口部分920a。同樣，通過信號通路2121a將數(shù)據(jù)提供給主設(shè)備2101。 圖21C說明除了存儲器模塊中的緩沖器器件101a(而不是連續(xù)性存儲器模塊
2105)包括用于將數(shù)據(jù)從連接器接口部分920e傳遞到插入接口 2102中的存儲器模塊的連
接器接口部分920a的旁路電路之外與系統(tǒng)2100b類似的DDP旁路系統(tǒng)2100c。 圖21D說明除了從耦合到接口 2102的存儲器模塊的緩沖器器件101a存取數(shù)據(jù)且
耦合到接口2103的存儲器模塊的緩沖器器件101a包括用于將數(shù)據(jù)從連接器接口部分920a
傳遞到連接器接口部分920e的旁路電路之外與系統(tǒng)2100c類似的DDP旁路系統(tǒng)2100d。 在實施例中，在信號通路2122和2123上，在來自時鐘源或主設(shè)備2101的不同信
號通路上，或沿數(shù)據(jù)信號通路2121a-b提供時鐘信號或時鐘信息。 圖22A-C說明包括主設(shè)備2101和具有多個集成電路存儲器器件的至少一個存儲 器模塊的存儲器系統(tǒng)菊鏈拓撲。尤其是，圖22A-C說明與系統(tǒng)2100a-d相比較，當存取實施 例中的單一存儲器模塊時如何獲得帶寬的一半。圖22A說明菊鏈系統(tǒng)2200a，包括耦合到接 口 2103的存儲器模塊中的緩沖器101a，其響應(yīng)由主設(shè)備2101輸出到信號通路2122和2123 上的單一控制/地址信息組而在信號通路212a上提供數(shù)據(jù)(通過連接器接口部分920e)。沒有模塊耦合到接口 2102。 圖22B說明除了存儲器模塊耦合到接口 2102之外與系統(tǒng)2200a類似的菊鏈系統(tǒng) 2200b。 圖22C說明除了從存儲器模塊中的緩沖器器件lOla存取的數(shù)據(jù)耦合到接口 2102 而不是接口 2103之外與系統(tǒng)2200b類似的菊鏈系統(tǒng)2200c。耦合到接口 2103存儲器模塊 中的緩沖器101a提供允許在接口部分920a接收數(shù)據(jù)且在耦合到接口 2103的存儲器模塊 的接口部分920e輸出數(shù)據(jù)的旁路電路。因此，數(shù)據(jù)被從信號通路2121b傳遞到信號通路 2121a且最后到達主設(shè)備2101。 圖23A-C和24A-B說明包括主設(shè)備以將控制/地址信息提供給多個集成電路緩沖 器器件的存儲器系統(tǒng)拓撲。尤其是，圖23A說明包括分別通過信號通路2311和2310將控 制/地址信息提供給存儲器模塊2301a和2301b (尤其是提供給每個存儲器模塊上的集成 電路緩沖器器件101a-d)的主設(shè)備2101的專用/飛越系統(tǒng)2300a。在實施例中，信號通路 2310和2311分離且承載用于每個相應(yīng)存儲器模塊的控制/地址信息。在實施例中，信號通 路2311不通過或包括存儲器模塊2301b中的信號通路。在實施例中，信號通路2311不通 過或包括諸如插座的用于存儲器模塊2301b的接口 。圖23A-C、24A-B和25A-B中的雙頭箭 頭說明在存儲器模塊2301a-b (且尤其是從緩沖器器件)和主設(shè)備2101之間在獨立數(shù)據(jù)通 路上傳送的數(shù)據(jù)信息(讀取和寫入數(shù)據(jù))。在實施例中，在信號通路2310和2311上，在來 自時鐘源或主設(shè)備2101的不同信號通路上，或沿數(shù)據(jù)信號通路提供時鐘信號或時鐘信息。
信號通路2311在終端2350a結(jié)束且信號通路2310在終端2350b結(jié)束。在實施例 中，終端2350a的阻抗與存儲器模塊2310a上的信號通路2311 (多點總線2320a)的一部分 的阻抗(ZO)匹配，且終端2350b的阻抗與存儲器模塊2310b上的信號通路2310 (多點總線 2320b)的一部分的阻抗(Zl)大致匹配。在實施例中，阻抗Z0大約等于阻抗Z1。在實施例 中，將終端2350a和2350b單獨或組合地部署在存儲器模塊、緩沖器器件或用以容納緩沖器 器件的封裝上。圖23B說明除了單一信號通路2320將控制/地址信息從主設(shè)備2101提 供到存儲器模塊2301a和2301b (尤其是提供到每個存儲器模塊上的集成電路緩沖器器件 101a-d)之外與系統(tǒng)2300a類似的Stub/飛越系統(tǒng)2300b。在實施例中，存儲器模塊2301a 和2301b包括耦合到部署在存儲器模塊2301a-b上的單一公共信號通路2320的stub/內(nèi) 部信號通路(多點總線)2320a-b。在實施例中，信號通路2320的一部分通過或包括諸如 插座的用于存儲器模塊2301b的接口。存儲器模塊2301a和2301b與系統(tǒng)2300a類似地結(jié) 束。 圖23C說明除了單一信號通路2320將控制/地址信息從主設(shè)備2101提供到存儲 器模塊2301a和2301b (尤其是提供到每個存儲器模塊上的集成電路緩沖器器件lOla-d) 而沒有在如圖23B中所說明的那樣使用相應(yīng)存儲器模塊上stub之外與系統(tǒng)2300a類似 的蜿蜒形系統(tǒng)2300c。在實施例中，單一信號通路2330將主設(shè)備2101耦合到存儲器模塊 2301a和230lb。在實施例中，信號通路2330包括主設(shè)備2101和存儲器模塊2301b之間的 第一外部信號通路部分；部署在存儲器模塊2301b上且耦合到第一信號通路部分以及到相 應(yīng)緩沖器器件101a-d的第二信號通路部分；耦合到第二信號通路部分且也耦合到存儲器 模塊2301a的第三外部信號通路部分2331 ;以及部署在存儲器模塊2301a上且耦合到第三 信號通路部分2331以及到存儲器模塊2301a上的相應(yīng)緩沖器器件lOla-d的第四信號通路
25部分。在實施例中，不將終端2350a部署在存儲器模塊2301a上，以確保存儲器模塊可互換。 可以將終端2350a部署在PCB上或系統(tǒng)中的其他地方。 圖24A說明除了存儲器模塊2401a_b包括通過樹形結(jié)構(gòu)/拓撲信號通路2413耦 合的緩沖器器件101a-d之外與系統(tǒng)2300a類似的專用/樹形系統(tǒng)2400a。樹形結(jié)構(gòu)/拓撲 也可以稱為"叉狀"、"T"或"混合T"拓撲。尤其是，存儲器模塊2401a通過部署在存儲器模 塊2401a上隨后分支成信號通路2413b和2413c的信號通路2413a耦合到信號通路2311。 信號通路2413b隨后通過分支或信號通路2413d和2413e耦合到緩沖器器件101a和101b。 同樣地，信號通路2413c通過分支或信號通路2413f和2413g耦合到緩沖器器件101c和 101d。在實施例中，存儲器模塊2401b具有類似的樹形結(jié)構(gòu)信號通路2413以將緩沖器器件 lOla-d耦合到信號通路2310。 圖24B說明與圖24A中說明的系統(tǒng)2400a類似在存儲器模塊2401a_b中具有樹形 結(jié)構(gòu)信號通路2413的stub/樹形系統(tǒng)2400b。系統(tǒng)2400b說明包括將主設(shè)備2101分別耦合 到存儲器模塊2401a和2401b的stub/信號通路2320a和2320b的信號通路2320。 stub/ 信號通路2320a耦合到部署在存儲器模塊2401a上的信號通路2413a，且stub/信號通路 2320b耦合到部署在存儲器模塊2401b上的信號通路2413a。 在實施例中，在緩沖器101a-d、存儲器模塊2401a_b和/或系統(tǒng)中的其他地方上 (諸如，PCB上)部署終端。 圖25A-B說明具有不同存儲器容量或不同大小的地址空間的存儲器模塊。尤其 是，第一存儲器模塊上的存儲器模塊地址空間2501比第二存儲器模塊上的存儲器模塊地 址空間2502大。在實施例中，存儲器模塊地址空間2501是存儲器模塊地址空間2502的兩 倍大。例如，存儲器模塊地址空間2501可以存儲2千兆字節(jié)(GB)的信息，且存儲器模塊地 址空間2502可以存儲1GB的信息。增加部署在存儲器模塊上的集成電路存儲器器件的數(shù) 目或密度可以增加地址空間。 圖25A說明如何使用可用信號通路寬度的一半(或部分)(例如，總線寬度的一 半)來存取存儲器模塊地址空間2501的第一部分(重疊地址空間)，同時使用可用信號通 路寬度的另一半來存取存儲器模塊地址空間2502。 圖25B說明較大容量存儲器模塊如何能夠通過存取直接耦合到較大容量存儲器 模塊的可用信號通路寬度的第一半(或部分)且通過使用繞過較小容量存儲器模塊存取耦 合到較小容量存儲器模塊的可用信號通路寬度的第二半(或部分)來使用全部信號通路。 圖26-29說明在多個實施例中如何存取較大存儲器模塊的非重疊地址空間。
圖26A-B說明在不同操作模式(第一操作模式和第二操作模式(或旁路模式)) 期間存取不同大小/容量(地址空間)存儲器模塊的系統(tǒng)2600。系統(tǒng)2600包括通過信號 通路2610耦合到存儲器模塊2601和通過信號通路2612耦合到存儲器模塊2602的主設(shè)備 2101。存儲器模塊2601和2602通過信號通路2611耦合。在實施例中，存儲器模塊2601 和2602表示包括如本文所描述的集成電路存儲器器件和緩沖器器件的存儲器模塊。在實 施例中，存儲器模塊2601具有比存儲器模塊2602大的地址空間。在實施例中，信號通路 2610-2612是提供讀取/寫入數(shù)據(jù)的點對點鏈路。在實施例中，如在本文所描述的獨立信號 通路上提供控制/地址/時鐘信息。存儲器模塊2601和2602可以包括旁路電路2630a-b。
在圖26A中說明的第一操作模式(或非旁路模式)中，響應(yīng)由主設(shè)備2101提供給存儲器模塊2601的控制/地址信息，在信號通路2610上將讀取數(shù)據(jù)2601a (存儲在重疊地 址空間中)從存儲器模塊2601提供至主設(shè)備2101 。類似地，響應(yīng)由主設(shè)備2101提供給存儲 器模塊2602的控制/地址信息，在信號通路2612上將讀取數(shù)據(jù)2602a (存儲在重疊地址空 間中)從存儲器模塊2602提供至主設(shè)備2101。在第一操作模式中，不使用信號通路2611。
在圖26B中說明的第二操作模式(或旁路模式)中，響應(yīng)由主設(shè)備2101提供給存 儲器模塊2601的控制/地址信息，在信號通路2610上將讀取數(shù)據(jù)260 lb (存儲在存儲器模 塊2601的非重疊地址空間中)從存儲器模塊2601提供至主設(shè)備2101。響應(yīng)由主設(shè)備2101 提供給存儲器模塊2601的控制/地址信息，在信號通路2611上將讀取數(shù)據(jù)260lc (存儲在 存儲器模塊2601的非重疊地址空間中)提供至存儲器模塊2602。旁路電路2630b隨后將 讀取數(shù)據(jù)2601c提供給信號通路2612且最終提供給主設(shè)備2101。 可以與在第一和第二操作模式期間如何獲得讀取數(shù)據(jù)類似地將寫入數(shù)據(jù)從主設(shè) 備2101提供給存儲器模塊2601和2602。 在實施例中，響應(yīng)來自主設(shè)備2101或其他電路的控制信號或響應(yīng)讀取存儲在部 署在系統(tǒng)2600上的器件(諸如緩沖器或控制器器件上的SPD器件或寄存器)中的獨立存 儲電路中的配置信息來確定操作模式。可以在初始化時、周期性地或在系統(tǒng)2600的校準期 間確定操作模式。 在實施例中，旁路電路2630a-b(以及圖27中所示的旁路電路2630c-d)與以下描 述且圖29中所示的旁路電路2900和/或圖18中所示的旁路電路1898相對應(yīng)。在實施例 中，這些旁路電路可以集成在模塊上的緩沖器器件上。 圖27說明包括通過接口 2701a-d耦合到至少四個存儲器模塊2701-2704的主 設(shè)備2101的系統(tǒng)2700。在實施例中，接口 2701a-d是部署在諸如背板、主板或PCB的基 板上的凹形插座，以容納存儲器模塊2701-2704的凸形邊緣接口。在實施例中，存儲器模 塊2701-2704表示包括本文所描述的集成電路存儲器器件和緩沖器器件以及旁路電路 2630a-d中的至少一個的存儲器模塊。 主設(shè)備2101通過信號通路2710耦合到存儲器模塊2701。信號通路2711將存儲 器模塊2701耦合到存儲器模塊2704。在實施例中，響應(yīng)提供給存儲器模塊2704的控制/ 地址信息，旁路電路2630a允許在信號通路2711和2710之間傳送去往或來自主設(shè)備2101 的讀取和寫入數(shù)據(jù)。 主設(shè)備2101通過信號通路2712耦合到存儲器模塊2702。信號通路2713將存儲 器模塊2702耦合到存儲器模塊2703。信號通路2714將存儲器模塊2703耦合到存儲器模 塊2704。在實施例中，響應(yīng)提供給存儲器模塊2702-04的控制/地址信息，旁路電路2630b 和2630c允許在信號通路2712和2713以及信號通路2713和2714之間傳送去往或來自主 設(shè)備2101的讀取和寫入數(shù)據(jù)。 主設(shè)備2101通過信號通路2714耦合到存儲器模塊2703。信號通路2716將存儲 器模塊2703耦合到存儲器模塊2704。在實施例中，響應(yīng)提供給存儲器模塊2703-04的控 制/地址信息，旁路電路2630c允許在信號通路2714和2716之間傳送去往或來自主設(shè)備 2101的讀取和寫入數(shù)據(jù)。 主設(shè)備2101通過信號通路2717耦合到存儲器模塊2704。在實施例中，響應(yīng)提供 給存儲器模塊2704的控制/地址信息，在信號通路2717上傳送去往或來自主設(shè)備2101的讀取和寫入數(shù)據(jù)。 圖28A-B說明在操作與系統(tǒng)2600類似的不同操作模式期間存取不同容量/大小 (地址空間)存儲器模塊的系統(tǒng)2700。圖28A說明在第一操作模式中存取數(shù)據(jù)，諸如從可以 部署在接口 2701a-d中的不同大小存儲器模塊存取讀取數(shù)據(jù)。表2810說明在第一操作模 式期間如何可以將不同大小存儲器模塊部署在相應(yīng)接口 2701a-d中。例如，如由表2810的 第一行指示，接口 2701a-d可以耦合到所有"小"尺寸存儲器模塊?；蛘?，如由表2810的倒 數(shù)第二行指示，接口 2701a可以耦合到"大"尺寸存儲器模塊浪口 2701b可以耦合到"小" 尺寸存儲器模塊；接口 2701c可以耦合到"大"尺寸存儲器模塊；且接口 2701d可以耦合到 "小"尺寸存儲器模塊。 在圖28A中所說明的第一操作模式(非旁路模式)中，在信號通路2717上提供數(shù) 據(jù)2810a ;在信號通路2714上提供數(shù)據(jù)2820a ;在信號通路2712上提供數(shù)據(jù)2830 ;且在信 號通路2710上提供數(shù)據(jù)2840。 表2820說明在第二操作模式(旁路模式)期間如何將不同尺寸的存儲器模塊部 署在相應(yīng)接口 2701a-d中。例如，如由表2820的第一行所指示，接口 2701c-d可以耦合到 "小"尺寸存儲器模塊，且接口 2701a-b包括旁路電路2802和2801?；蛘?，接口 2701c可以 耦合到"大"尺寸存儲器模塊；且接口 2701d可以耦合到"小"尺寸存儲器模塊。如由表2820 所指示，接口 2701a-b包括旁路電路2802和2801。 在如圖28B所說明的第二操作模式(旁路模式)中，在信號通路2717上提供讀取 數(shù)據(jù)2810b且在信號通路2711和2710上提供(通過旁路電路2802)讀取數(shù)據(jù)2810c。在 信號通路2714上提供讀取數(shù)據(jù)2820b且在信號通路2713和2712上提供(通過旁路電路 2801)讀取數(shù)據(jù)2810c。 在實施例中，在連續(xù)性模塊、集成電路緩沖器器件、接口 (例如，插座)和/或存儲 器模塊中部署旁路電路2801/2802。在實施例中，旁路電路2801和2802是傳導(dǎo)元件，諸如 可以手動部署在接口或存儲器模塊上的金屬軌跡或配線。在實施例中，旁路電路2801和 2802與圖29中所示的旁路電路2900相對應(yīng)。 圖29說明根據(jù)實施例的寫入操作中使用的旁路電路2900。旁路電路2900包括耦 合到包括信號通路DQ
和RQ的信號通路的接收器和發(fā)送器電路2901a-e和2902a-d。 在實施例中，旁路電路2900包括在集成電路緩沖器器件中，諸如與部署在存儲器模塊上的 緩沖器接口 1103a中的旁路電路1898相對應(yīng)，和/或與圖26A-B和27中所示的旁路電路 2630a-d相對應(yīng)。例如，信號通路DQ
耦合到連接器接口部分920a且信號通路DQ [2:3] 耦合到如圖20A-B中所示的連接器接口部分920b。在實施例中，信號通路DQ
耦合到 相鄰主設(shè)備或存儲器模塊，且信號通路DQ[2:3]耦合到存儲器系統(tǒng)中的存儲器模塊。
接收器電路2901a-d從信號通路DQ
接收寫入數(shù)據(jù)信號，且將寫入數(shù)據(jù)提供 給數(shù)據(jù)寬度轉(zhuǎn)換器電路2950和/或通過發(fā)送器2902a-d和旁路元件2905-2910返回至信 號通路。接收器電路2901e從信號通路RQ接收寫入地址信號，且將寫入地址提供給數(shù)據(jù)寬 度轉(zhuǎn)換器電路2950。接收器電路290la耦合到旁路元件2906和2908，以響應(yīng)提供給旁路 元件2906和2908的控制信號(未圖示)來將所接收的數(shù)據(jù)信號重新路由至發(fā)送器電路 2902b和2902c。接收器電路290lb耦合到旁路元件2905和2910，以響應(yīng)提供給旁路元件 2905和2910的控制信號(未圖示)來將所接收的數(shù)據(jù)信號重新路由至發(fā)送器電路2902a
28和2902d。接收器電路2901c耦合到旁路元件2907，以響應(yīng)提供給旁路元件2907的控制信 號(未圖示)來將所接收的數(shù)據(jù)信號重新路由至發(fā)送器電路2902a。接收器電路2901d耦 合到旁路元件2909，以響應(yīng)提供給旁路元件2909的控制信號(未圖示)來將所接收的數(shù)據(jù) 信號重新路由至發(fā)送器電路2902b。 如可以看出，可以將寫入數(shù)據(jù)從單一信號通路DQO重新路由至另一個單一信號通 路DQ1。同樣可以將寫入數(shù)據(jù)從兩個信號通路DQ0和DQ1重新路由至信號通路DQ2和DQ3。
在實施例中，旁路元件2905-2910獨立地用作相應(yīng)開關(guān)，以允許將信號(由電壓電 平表示)從接收器電路傳送至發(fā)送器電路。在實施例中，旁路元件2905-2910是半導(dǎo)體，諸 如具有提供給半導(dǎo)體柵極的控制信號(諸如電壓)同時源極和/或漏極耦合到發(fā)送器和/ 或接收器電路的負和/或正通道金屬氧化物(NMOS/PMOS)半導(dǎo)體。在替代實施例中，可以 使用其他類型的半導(dǎo)體或開關(guān)。在實施例中，提供給旁路元件2905-2910的控制信號(未 圖示)由主設(shè)備2101提供或來自諸如SPD器件的可編程寄存器。在實施例中，控制信號由 主設(shè)備在讀取存儲在一個或多個SPD器件中的存儲器模塊的存儲器容量信息之后提供。在 實施例中，可以響應(yīng)手動跳線、可編程熔絲或寄存器來提供被提供給旁路元件的控制信號。 在實施例中，可以由一個或多個集成電路緩沖器器件響應(yīng)一個或多個集成電路緩沖器器件 讀取所接收的地址/控制信息來提供被提供給旁路元件的控制信號。例如，當接收了識別 未在特殊存儲器模塊(非重疊地址空間或較小容量存儲器模塊)上提供的存儲器位置的地 址時，可以將控制信號從接收地址/控制信息(以旁路模式)的集成電路緩沖器器件提供 給旁路元件，以使得能夠?qū)?shù)據(jù)從較大容量存儲器模塊重新路由至另一個目的地(諸如， 主設(shè)備)。 在實施例中，可以將旁路元件2905-2910部署在接收器和發(fā)送器電路2901a-d和 2902a-d前或左也可以在數(shù)據(jù)寬度轉(zhuǎn)換器電路2950 (例如，在時鐘障礙器或邊界之后)中或 后(右)?？梢詫⑴月吩?905-2910部署在主設(shè)備、接口 (諸如插座)和/或存儲器模塊 (緩沖器器件外部)中。也可以將旁路元件2905-2910部署在與集成電路緩沖器器件的接 口相對的集成電路緩沖器內(nèi)部，或者在集成電路存儲器器件中。 在實施例中，重新路由寫入數(shù)據(jù)可以由發(fā)送器電路使用由接收器電路在接收讀取 數(shù)據(jù)中使用的不同或相同時鐘信號來再同步。同樣，可以用快速模擬方式來發(fā)送已經(jīng)由旁 路元件重新路由的寫入數(shù)據(jù)。 通過集成電路緩沖器器件在信號通路DQ_DRV
上提供來自部署在存儲器模 塊上的集成電路存儲器器件的存儲讀取數(shù)據(jù)。將讀取數(shù)據(jù)階級化且由選擇器電路(諸如多 路復(fù)用器(mux) 2903a-d)和延遲電路2904a-d響應(yīng)DELAY
控制信號來對讀取數(shù)據(jù)提 供延遲。將信號通路DQ—DRV
輸入到延遲電路2904a_d和mux2903a-d的第一輸入("0 輸入")，同時將延遲電路2904a-d的輸出提供給mux 2903a-d的第二輸入("l輸入")。 DELAY
控制信號選擇mux 2903a_d的輸出或是否將延遲引入信號通路DQ—DRV
上 的讀取數(shù)據(jù)中。在實施例中，延遲電路2904a-d可以響應(yīng)控制信號(未圖示)來引入可編 程延遲?？梢耘c如上所述提供給旁路通路2905-2910的控制信號類似地提供被提供給延遲 電路2904a-d的控制信號和DELAY
控制信號。 在實施例中，延遲電路2904a-d是可以將可編程延遲引入信號通路DQ_DRV
上的讀取信號的反相器、寄存器和/或一系列反相器和/或寄存器。由延遲電路2904a-d提供給讀取數(shù)據(jù)的延遲量可以比用于將讀取數(shù)據(jù)提供給延遲電路2904a-d的時間量長或 比數(shù)據(jù)周期時間長。 在實施例中，可以將多路復(fù)用器2903a-d和延遲電路2904a-d部署在接收器和發(fā) 送器電路2901a-d和2902a-d前或左邊。例如，可以將多路復(fù)用器2903a-d和延遲電路 2904a-d部署在主設(shè)備、接口 (諸如插座)和/或存儲器模塊中。在實施例中，可以將多路 復(fù)用器2903a-d和延遲電路2904a-d部署在數(shù)據(jù)寬度轉(zhuǎn)換器電路2950中和/或數(shù)據(jù)寬度 轉(zhuǎn)換器電路2950左邊。例如，可以將多路復(fù)用器2903a-d和延遲電路2904a-d部署在與集 成電路緩沖器器件的接口相對的集成電路緩沖器內(nèi)部或集成電路存儲器器件中。
提供給信號通路DQ—DRV
上的讀取數(shù)據(jù)的延遲(如果有的話)的量或階級化 取決于系統(tǒng)用以將讀取數(shù)據(jù)提供給主設(shè)備的信號通路(在存儲器模塊和主設(shè)備之間)(或 將讀取數(shù)據(jù)從存儲器模塊傳送到主設(shè)備和/或另一個存儲器模塊的時間量或飛越時間)。 例如，在圖26B所示的系統(tǒng)2600中，將延遲引入數(shù)據(jù)260lb中，以使得數(shù)據(jù)2601b在與數(shù)據(jù) 2601c到達主設(shè)備2101大約相同的時間到達主設(shè)備2101，因為數(shù)據(jù)2601c沿信號通路2611 和2612上的較長通路(與數(shù)據(jù)2601b相比較)行進以及通過存儲器模塊2602(或至少通 過存儲器模塊2602的集成緩沖器器件和/或接口 )。 數(shù)據(jù)寬度轉(zhuǎn)換器電路2950可以配置以將多種寬度的數(shù)據(jù)轉(zhuǎn)換成適用于部署在存 儲器模塊上的固定寬度存儲器管芯或器件的數(shù)據(jù)。根據(jù)一些實施例，數(shù)據(jù)寬度轉(zhuǎn)換器電路 2950使用數(shù)據(jù)掩碼信號以選擇性防止存儲器存取物理地址的子集。此數(shù)據(jù)掩碼將存儲器 管芯的物理地址位置劃分為物理地址位置的兩個或兩個以上暫時子集，從而有效增加了特 殊存儲器管芯中唯一可尋址位置的數(shù)目。如本文所使用，術(shù)語"寬度"指用以表示數(shù)據(jù)的位 數(shù)。 數(shù)據(jù)寬度轉(zhuǎn)換器電路2950允許諸如存儲器模塊2601和2602的存儲器模塊在 不改變內(nèi)部存儲器器件/管芯接口的寬度的情況下改變其外部存儲器模塊接口的有效寬 度。因此，存儲器系統(tǒng)可以支持第一操作模式和第二操作模式(旁路模式)。在旁路操作 模式中，存儲器模塊2601使用信號通路2610以及信號通路2611和2612 (通過存儲器模塊 2602)。 根據(jù)實施例，數(shù)據(jù)寬度轉(zhuǎn)換器電路2950可以將信號通路DQ
上寬度一、二或 四的數(shù)據(jù)轉(zhuǎn)換成信號通路IDQ
上的四位寬數(shù)據(jù)。地址轉(zhuǎn)換器電路2970將信號通路RQ 上的地址信號轉(zhuǎn)換成耦合到一個或多個存儲器器件的信號通路IRQ。此靈活性允許在可擴 充的點對點存儲器拓撲中使用存儲器模塊的一個或多個組合。類似地，數(shù)據(jù)寬度轉(zhuǎn)換器電 路2950可以將信號通路IDQ
上寬度一、二或四個的數(shù)據(jù)轉(zhuǎn)換成信號通路DQ
上 的四位寬數(shù)據(jù)。 數(shù)據(jù)寬度轉(zhuǎn)換器電路2950包括數(shù)據(jù)轉(zhuǎn)換器電路2960、地址轉(zhuǎn)換器電路2970和 DLL 2980。 DLL 2980產(chǎn)生鎖定到(或具有時間關(guān)系)通常來自相關(guān)主設(shè)備或時鐘生成器 器件的類似識別輸入差分時鐘信號CLK的內(nèi)部差分時鐘信號ICLK。盡管未圖示，但是部署 在存儲器模塊上的存儲器器件可以從數(shù)據(jù)寬度轉(zhuǎn)換器電路2950或主設(shè)備接收相同或類似 時鐘信號CLK。響應(yīng)配置信號CFG，數(shù)據(jù)轉(zhuǎn)換器電路2960和地址轉(zhuǎn)換器電路2970在寫入周 期將數(shù)據(jù)信號通路DQ
上寬度一、二或四的數(shù)據(jù)轉(zhuǎn)換成信號通路IDQ
上的四位 寬數(shù)據(jù)；且相反地在讀取周期將信號通路IDQ
上的四位寬數(shù)據(jù)轉(zhuǎn)換成外部信號通路DQ
中的一個或多個上的寬度一、二或四位寬數(shù)據(jù)。在一個實施例中，將第二存儲器模 塊插入具有兩個連接器的母板自動地確定配置信號CFG，從而導(dǎo)致兩個存儲器模塊的每一 個將其自身配置為半寬度(例如，兩位而不是四位)模塊。在其他實施例中，配置信號CFG 來自可以由主設(shè)備尋址的存儲器模塊上的寄存器(例如，在數(shù)據(jù)寬度轉(zhuǎn)換器電路2950內(nèi)) 且在引導(dǎo)時間設(shè)置(諸如通過BI0S)。在其他實施例中，在讀取存儲在SPD器件中的值之后 提供配置信號CFG。通常，外部存儲器模塊接口傳輸數(shù)據(jù)寬度N的數(shù)據(jù)信號，內(nèi)部存儲器器 件接口傳輸數(shù)據(jù)寬度M的信號，且配置信號CFG指示N與M的比率。 一些實施例使用PLL 來替代DLL 2980。 部署在存儲器模塊上的固定寬度存儲器器件可以包括可以用在部分寫入操作的 支持中的掩碼線/信號通路或管腳。例如，雙數(shù)據(jù)速率"DDR"存儲器管芯包括數(shù)據(jù)掩碼管 腳匿且單一數(shù)據(jù)速率"SDR"存儲器管芯包括數(shù)據(jù)掩碼管腳DQM。本文詳述的存儲器模塊可 以使用數(shù)據(jù)掩碼功能以使用固定寬度存儲器器件產(chǎn)生可變寬度模塊。在實施例中，將數(shù)據(jù) 掩碼信號匿從數(shù)據(jù)轉(zhuǎn)換器電路2960輸出到一個或多個存儲器器件，以同步寫入操作。以 下描述的圖30A-B說明實施例中使用數(shù)據(jù)寬度轉(zhuǎn)換器電路2950的寫入操作。
在實施例中，旁路電路2900包括旁路元件2905-2910且無多路復(fù)用器2903a_d和 延遲電路2904a-d。在替代實施例中，旁路電路2900包括多路復(fù)用器2903a-d和延遲電路 2904a-d且無旁路元件2905-2910。例如，圖26B中所示的存儲器模塊2601且尤其是旁路 電路2630a可以包括多路復(fù)用器2903a-d和延遲電路2904a-d以對數(shù)據(jù)2601a提供延遲而 無旁路元件2905-2910。相反地，存儲器模塊2602且尤其是旁路電路2630b可以包括旁路 元件2905-2910以重新路由數(shù)據(jù)2601c但是無多路復(fù)用器2903a_d和延遲電路2904a-d來 提供延遲。在實施例中，將旁路電路2900部署在不包括集成電路緩沖器器件的存儲器系統(tǒng) 中。 圖30A-B說明描繪在第一操作模式和第二操作模式(旁路模式)中使用數(shù)據(jù)寬度 轉(zhuǎn)換器電路2950的存儲器系統(tǒng)或存儲器模塊的操作的一對時序圖表3000和3001。可以在 外部信號通路DQ
上作為四個八符號突發(fā)(圖30B中示出了信號通路DQ0上的單一八 符號突發(fā)OA-OH)和信號通路RQ上的地址A發(fā)送將寫入部署在存儲器模塊上的單一存儲器 器件中的公共地址A的數(shù)據(jù)。例如，信號通路DQO傳輸OA-OH八個二進制符號以存儲在存 儲器模塊上的固定寬度存儲器器件中的物理地址位置A上。在實施例中，三個剩余信號通 路DQ[1:3]同樣可以傳輸八個符號以存儲在地址位置A上。當使用所有信號通路DQ
時，將存儲在給定地址A上的符號的總數(shù)目可以是三十二 (八的四倍)。數(shù)據(jù)寬度轉(zhuǎn)換器電 路2950可以通過信號通路IDQ
和IRQ將三十二個符號和相應(yīng)的地址A傳輸?shù)酱鎯ζ?器件。其他實施例中，突發(fā)長度可以更長或更短。 在實施例中，數(shù)據(jù)寬度轉(zhuǎn)換器電路2950使用掩碼信號匿將固定寬度存儲器器件 中的尋址物理位置劃分為在時域中單獨尋址的存儲器位置的子集(可以稱為"時間分片" 的過程)。例如，最重要位(MSB)或地址A中的任何其他位導(dǎo)致數(shù)據(jù)轉(zhuǎn)換器電路2960(通過 從地址轉(zhuǎn)換器電路2970到數(shù)據(jù)轉(zhuǎn)換器電路2960的信號)確定掩碼信號匿(匿=1)以阻 礙寫入具有地址A的第一位置集，且隨后解除確定掩碼信號匿(匿=0)以允許寫入具有地 址A的第二位置集。此過程隨后可以重復(fù)。 圖30A說明在旁路操作模式(S卩，如圖27和28B中說明的旁路存儲器模塊2701和2702)中如何通過數(shù)據(jù)寬度轉(zhuǎn)換器電路2950在信號通路IDQ
上輸出從兩個外部信號 通路DQ
提供的數(shù)據(jù)。在實施例中，在信號通路2717中包括信號通路DQ0，且在信號通 路2711中包括信號通路DQ1。從主設(shè)備2101在信號通路2717上提供數(shù)據(jù)OA-OH，同時也 通過存儲器模塊2701和信號通路2710由主設(shè)備2101在信號通路2711上提供數(shù)據(jù)1A-1H。
在實施例中，在時域中二等分存儲器模塊2704 (即，存儲器器件)中的地址空間。 使用地址A的外部地址位的一個以每隔一個時隙確定掩碼信號DM。在此實施例中，外部地 址A的MSB是零，所以對于每個時隙MSB = 0解除確定信號匿以允許在那些時隙期間進行 寫入。 圖30B說明在非旁路操作模式(即，如圖27和28A中說明的將數(shù)據(jù)提供給存儲器 模塊/插座的每一個)中如何通過數(shù)據(jù)寬度轉(zhuǎn)換器電路2950在信號通路IDQ
上輸出 從外部信號通路DQ0(或信號通路DQ
邏輯塊3103說明階級化讀取數(shù)據(jù)或?qū)ψx取數(shù)據(jù)提供延遲以考慮讀取數(shù)據(jù)必須在 不同信號通路上行進以到達主設(shè)備的距離或飛越時間。例如，信號通路2612具有比信號通 路2610長的信號通路。因此，為了讀取數(shù)據(jù)2601a和2602a從存儲器模塊2601和2602在 大約相同時間到達主設(shè)備2101，應(yīng)將延遲引入讀取數(shù)據(jù)2601a以解決信號通路2612的較長 飛越時間或距離。在實施例中，響應(yīng)存儲在集成電路存儲器器件上的寄存器中且由主設(shè)備 編程的延遲值來提供延遲。在替代實施例中，在主設(shè)備中提供和編程與相應(yīng)存儲器模塊相 對應(yīng)的延遲?？梢詫y試符號或測試數(shù)據(jù)寫入集成電路存儲器器件或從集成電路存儲器器 件讀出，以確定延遲值的編程。 隨后進行如由邏輯塊3104說明的確定存儲器系統(tǒng)是否包括不同容量存儲器模 塊。如果不同容量存儲器模塊不存在，那么控制轉(zhuǎn)變到邏輯塊3107。否則，控制轉(zhuǎn)變到邏輯塊3105。在實施例中，邏輯塊3104說明的確定可以由主設(shè)備讀取存儲在SPD中的系統(tǒng)的配置信息來完成。 隨后，如邏輯塊3105中所說明的，將集成電路緩沖器器件設(shè)置成第二操作模式(旁路模式)。在實施例中，通過將控制信號提供給集成電路緩沖器器件中的旁路電路(例如，如圖29中所說明的旁路電路2900中的旁路元件2905-2910)來設(shè)置旁路操作模式。
隨后如由邏輯塊3106中所說明，階級化來自較大容量存儲器模塊的讀取數(shù)據(jù)。例如，對如圖26B中所說明的存儲器模塊2601 (較大容量)的讀取數(shù)據(jù)2601b添加延遲。在實施例中，將延遲
控制信號提供給多路復(fù)用器2903a-d以選擇額外延遲至圖29中所示的旁路電路2900的信號通路DQ—DRV
上的數(shù)據(jù)信號。邏輯塊3106中提供的延遲是除邏輯塊3103中提供的任何延遲之外。 如由邏輯塊3109說明，將較小容量存儲器模塊中的集成電路緩沖器設(shè)置成第一操作模式(或非旁路模式)。例如，圖26A中的存儲器模塊2602具有設(shè)置成典型操作模式的集成電路緩沖器器件。 如由邏輯塊3108中所說明的，執(zhí)行針對較小容量存儲器模塊的讀取數(shù)據(jù)階級化。 在邏輯塊3107中執(zhí)行針對寫入存儲器模塊的數(shù)據(jù)的寫入數(shù)據(jù)階級化。 隨后如邏輯塊3110說明的進行確定存儲器系統(tǒng)是否包括不同容量存儲器模塊。
如果不同容量存儲器模塊不存在，則方法3100結(jié)束。否則，控制轉(zhuǎn)變至邏輯塊3111。在實
施例中，邏輯塊3110中說明的確定可以由主設(shè)備讀取存儲在SPD中的系統(tǒng)的配置信息來完成。 隨后如在邏輯塊3111中說明的將集成電路緩沖器器件設(shè)置成第二操作模式(旁路模式)。在實施例中，通過將控制信號提供給集成電路緩沖器器件中的旁路電路(例如，如圖29中所說明的旁路電路2900中的旁路元件2905-2910)來設(shè)置旁路操作模式。
隨后如由邏輯塊3112中所說明，階級化至較大容量存儲器模塊的寫入數(shù)據(jù)(除邏輯塊3107中說明的寫入數(shù)據(jù)階級化之外)。在實施例中，響應(yīng)所存儲的寫入延遲值，將額外寫入延遲添加到主設(shè)備、集成電路緩沖器器件和/或存儲器器件上的寫入數(shù)據(jù)?？梢曰谑欠裢ㄟ^具有旁路操作模式中的集成電路緩沖器器件的存儲器模塊傳送寫入數(shù)據(jù)來選擇至寫入數(shù)據(jù)的延遲。例如，與從主設(shè)備2101在信號通路2612和2611 (通過旁路電路2630b)上提供給存儲器模塊2601的寫入數(shù)據(jù)相比，可以延遲從主設(shè)備2101在信號通路2610上提供給存儲器模塊2601的寫入數(shù)據(jù)，從而使得寫入數(shù)據(jù)可以在大約相同時間到達。
圖32A-E、33A-B、34和35說明包括集成電路緩沖器器件3201以將控制/地址信息(RQ)提供給多個集成電路存儲器器件101a-d以及在集成電路緩沖器器件3201和多個集成電路存儲器器件101a-d之間傳送數(shù)據(jù)(DQ)的存儲器系統(tǒng)拓撲的至少一部分。雖然圖32A-E、33A-B、34和35中的每一個說明傳送任一個控制/地址信息(RQ)或數(shù)據(jù)(DQ)的一個或多個信號通路，但是可以組合和使用其他圖中的其他拓撲或信號通路來傳送控制/地址信息(RQ)和/或數(shù)據(jù)(DQ)。例如，圖33A說明飛越拓撲，其具有可以用于傳送控制/地址信息(RQ)的信號通路3310和3310a-d ;同時可以使用點對點(或分段)拓撲或圖34中說明的信號通路3410-3413來傳送數(shù)據(jù)(DQ)。同樣可以在實施例中使用許多其他拓撲組合。 雖然用存儲器模塊3200a-e、3300a-b和3400來說明拓撲，但是可以在沒有存儲器模塊的情況下使用圖32A-E、33A-B和34中這些說明的拓撲。例如，可以在MCP或SIP實施例中使用圖32A-E、33A-B和34中說明的拓撲。圖35說明MCP器件3500中的特殊拓撲。
在實施例中，主設(shè)備(諸如主設(shè)備2101)可以將控制/地址信息和數(shù)據(jù)提供給圖32A-E、33A-B和34中說明的拓撲中的一個或多個集成電路緩沖器器件3201。在實施例中，從圖32A-E、33A-B和34中說明的緩沖器器件3201在信號通路上或從時鐘源、主設(shè)備、緩沖器器件在獨立信號通路上或沿數(shù)據(jù)信號通路來提供時鐘信號或時鐘信息。
在實施例中，可以在緩沖器3201、存儲器模塊3200a-e、3300a-b和3400、信號通路、存儲器器件101a-d和/或系統(tǒng)中的其他地方(諸如PCB或基板上)部署終端。在實施例中，可以與圖2-4、6-8和23A-C中類似地部署圖32A_E、33A_B和34中所示的拓撲中的信號通路的終端。例如，圖4中所示的終端420a-d可以類似地耦合到圖34中所示的信號通路3410-3413。 圖32A-E說明集成電路緩沖器器件3201和多個集成電路存儲器器件101a-d之間的叉狀(數(shù)據(jù)和控制/地址信息)拓撲。相對于圖32A，緩沖器器件3201耦合到部署在存儲器模塊3200a上的信號通路3210，信號通路3210隨后分支成信號通路3210a和3210d。信號通路3210a隨后通過分支或信號通路3210b和3210c耦合到存儲器器件10la和101b。同樣，信號通路3210d通過分支或信號通路3210e和3210f耦合到存儲器器件101c和101d。
圖32B說明與圖32A中說明的拓撲類似的叉狀拓撲。信號通路3220分支成將存儲器器件101a-b耦合到緩沖器器件3201的信號通路3220a和3220b。類似地，信號通路3230分支成將存儲器器件101c-d耦合到緩沖器器件3201的信號通路3230a和3230b。
圖32C說明叉狀/多點總線拓撲。緩沖器器件3201耦合到信號通路3240 (或stub)，信號通路3240分支成耦合到信號通路(或stub)3240c-f的信號通路3240a和3240b (或總線)，而信號通路(或stub) 3240c-f耦合到存儲器器件101a-d。其他存儲器器件可以耦合到信號通路3240a-b。 圖32D說明星狀拓撲。信號通路3250從將存儲器器件101a-d耦合到緩沖器器件3201的公共節(jié)點分支成信號通路3250a-d。 圖32E說明與圖32B中說明的拓撲類似的叉狀拓撲。信號通路3260分支成將存儲器器件lOla-b耦合到緩沖器器件3201的信號通路3260a和3260b。
圖33A-B說明集成電路緩沖器器件3201和多個集成電路存儲器器件101a-d之間的飛越拓撲(數(shù)據(jù)和/或控制/地址信息)。圖33A說明包括耦合到信號通路3310 (其耦合到信號通路(stub)3310a-d，信號通路(stub)3310a-d耦合到存儲器器件101a-d)的緩沖器器件3201的stub/飛越拓撲。圖33B說明分離/stub/飛越拓撲。緩沖器器件3201耦合到信號通路3320，信號通路3320耦合到信號通路(stub) 3320a_b，信號通路(stub) 3320a_b耦合到存儲器器件101a-b。緩沖器器件3201也耦合到信號通路3330，信號通路3330耦合到信號通路(stub)3330a-b，信號通路(stub) 3330a_b耦合到存儲器器件101c-d。在實施例中，可以將分離/stub/飛越拓撲劃分/分離成偶數(shù)的另外部分。 圖34說明集成電路緩沖器器件3201和多個集成電路存儲器器件101a-d之間的點對點(也稱為分段)拓撲(數(shù)據(jù)和/或控制/地址信息)。分離或分段信號通路3410-3413 (尤其是點對點鏈路)將緩沖器器件3201耦合到存儲器器件101a-d。同樣在以下描述的圖38-39中說明使用分離點對點鏈路的數(shù)據(jù)的分段拓撲。
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圖35說明集成電路緩沖器管芯1100a和多個集成電路存儲器管芯1101a-c之間 的MCP (或SIP)拓撲(數(shù)據(jù)和/或控制/地址信息)。根據(jù)實施例，器件3500包括容納在 公共封裝3510中或上的多個集成電路存儲器管芯1101a-c和緩沖器管芯1100a。多個信 號通路3501a-c耦合到在集成電路緩沖器管芯1100a和多個集成電路存儲器管芯llOla-c 之間提供數(shù)據(jù)的信號通路3502。類似地，多個信號通路3503a-c耦合到將控制/地址信息 從集成電路緩沖器管芯1100a提供到多個集成電路存儲器管芯1101a-c的信號通路3504。 如上所述，多個集成電路存儲器管芯llOla-d和緩沖器管芯1100a可以部署有或沒有隔板 且在多個封裝類型實施例中。 圖36是集成電路緩沖器器件3600 (或緩沖器管芯)的方塊圖。緩沖器器件3600包 括，除了其他電路組件之外，接口 3601和3611 、寄存器組3605 、數(shù)據(jù)通路3606 、數(shù)據(jù)通路路 由器3610、命令解碼3607和地址轉(zhuǎn)換3608。緩沖器器件3600還包括鎖相環(huán)("PLL") 3602、 聯(lián)合測試行動組或IEEE 1149. 1標準("JTAG")接口 3603、 Inter-IC ( "I2C")接口 3604、 圖形發(fā)生器3609和內(nèi)部存儲器陣列3612電路組件。 在存儲器讀取操作中，緩沖器器件3600與圖18中所示的緩沖器100a類似地操 作。緩沖器器件3600在信號通路121上從主設(shè)備接收可以是分組格式的控制信息(包 括地址信息)，且作為響應(yīng)，將相應(yīng)信號在一個或多個信號通路1005上發(fā)送給存儲器器件 101a-d中的一個或多個或所有。在實施例中，命令解碼3607和地址轉(zhuǎn)換3608將控制信號 輸出到數(shù)據(jù)通路3606、數(shù)據(jù)通路路由器3610和接口 3611，以使得所接收的讀取存儲器命令 和所接收的讀取地址被解碼和轉(zhuǎn)換成在信號通路1005上輸出的相應(yīng)控制/地址信號。存儲 器器件101a-d中的一個或多個可以通過將讀取數(shù)據(jù)發(fā)送到通過一個或多個信號通路1006 接收讀取數(shù)據(jù)且響應(yīng)地將相應(yīng)信號發(fā)送給主設(shè)備(或其他緩沖器)的緩沖器器件3600來 響應(yīng)。在實施例中，數(shù)據(jù)通路3606和數(shù)據(jù)通路路由器3610 (響應(yīng)控制信號)將來自多個存 儲器器件的不同讀取數(shù)據(jù)合并成在接口 3601上輸出的單一合并讀取數(shù)據(jù)或讀取流。
在實施例中，存儲器器件lOla-d被配置成具有如圖33A、34、38和39中所說明的 分段(點對點)信號通路1006和共享飛越總線信號通路1005的存儲器列。圖37B中示出 且以下詳細描述的時序圖3701說明可以通過減少在緩沖器器件3600通過以下描述的分段 信號通路耦合到列存儲器時的時間泡沫來增加帶寬的緩沖器器件3600的操作。
在存儲器寫入操作實施例中，緩沖器3600與緩沖器100a類似地操作。緩沖器3600 在信號通路121上從主設(shè)備接收可以是分組格式的控制信息(包括地址信息)，且在信號 通路120a上從主設(shè)備接收可以是分組格式的用于一個或多個存儲器器件101a-d的寫入數(shù) 據(jù)。在實施例中，命令解碼3607和地址轉(zhuǎn)換3608將控制信號輸出到數(shù)據(jù)通路3606、數(shù)據(jù) 通路路由器3610和接口 3611，以使得所接收的寫入存儲器命令和所接收的寫入地址被解 碼和轉(zhuǎn)換成在信號通路1005上輸出的相應(yīng)控制/地址信號。緩沖器3600隨后在一個或多 個信號通路1006上將相應(yīng)信號發(fā)送給存儲器器件101a-d中的一個或多個或所有，以使得 可以存儲寫入數(shù)據(jù)。在實施例中，數(shù)據(jù)通路3606和數(shù)據(jù)通路路由器3610(響應(yīng)控制信號) 將所接收的寫入數(shù)據(jù)分段或解析成兩個或兩個以上寫入部分且將寫入部分引導(dǎo)至適當信 號通路1006(通過接口 3611)，以使得寫入部分將被存儲在兩個或兩個以上存儲器器件中。 因此，緩沖器3600可以將具有相關(guān)寫入地址的寫入數(shù)據(jù)接收到特殊存儲器器件，且將所接 收的寫入數(shù)據(jù)解析/分段成隨后被發(fā)送到多個不同寫入地址的多個不同存儲器器件以供存儲的多個不同寫入數(shù)據(jù)部分。 接口 3601和3611與圖18中所示的接口 1820a-b和接口 1103a的部分相對應(yīng)。例 如，接口 3601可以包括收發(fā)器1875和接收器電路1892以及終端1880中的一個或多個。接 口 3611可以包括收發(fā)器1894和發(fā)送器電路1893中的一個或多個。在實施例中，接口 3611 包括電路以與DDR3存儲器器件接合，且接口 3601包括電路以與DDR2存儲器器件或其他類 型的存儲器器件接合。 在實施例中，可以將接口 3611分段成至少三個不同配置或分段模式1)四個4位 接口 (4X4)，2)兩個4位接口 (2X4)或3)兩個8位接口 (2X8)。不同的配置允許存儲器 模塊或存儲器堆疊配置的靈活性。因此，緩沖器3600可以與高容量或較低容量條目水平存 儲器模塊或尤其是存儲器器件接合。可以在高容量存儲器模塊中使用四個4位接口?？梢?將兩個8位接口用于低成本存儲器模塊?？梢詫蓚€4位接口用于仍然支持ECC的低成本
存儲器模塊。
根據(jù)分段模式來調(diào)整選通管腳至數(shù)據(jù)管腳分組的分配4X4分段模式DQS[O]- > DQ[3:0]DQS[l]- > DQ[7:4]DQS[2]- > DQ[11:8]DQS[3]- > DQ[15:12]2X4分段模式DQS[O]- > DQ[3:0]DQS[l]- > DQ[7:4]DQS[3:2]， DQ[15:8]禁用2X8分段模式DQS[O]- > DQ[7:0]DQS[l]- > DQ[15:8]DQS[3:2]禁用接口 3601響應(yīng)存儲在寄存器組3605中的位值和/或來自地址轉(zhuǎn)換3608的
或多個控制信號而進入分段模式。 數(shù)據(jù)通路路由器3610在數(shù)據(jù)通路3606和接口 3611之間路由讀取和寫入數(shù)據(jù)。來 自命令解碼3607和地址轉(zhuǎn)換3608的控制信號確定讀取/寫入數(shù)據(jù)的路由。數(shù)據(jù)通路路由 器還從圖形發(fā)生器3609和內(nèi)部存儲器陣列3612接收信號。在模擬與存儲器器件的操作的 操作模式中，將所有存儲器事務(wù)路由到內(nèi)部存儲器陣列3612而不是接口 3611或路由來自 內(nèi)部存儲器陣列3612的事務(wù)。在此操作模式期間可以禁用接口 3611。在實施例中，圖形 發(fā)生器3609用作數(shù)據(jù)(或數(shù)據(jù)測試圖形)的替代源以及用于在操作模式中注入ECC錯誤 的源。可以在接口 3601或接口 3611或兩者的一些部分上同時發(fā)送數(shù)據(jù)的測試圖形。類似 地，圖形發(fā)生器3609可以將ECC錯誤插入在接口 3601或接口 3611或同時兩者的一些部分 上。在實施例中，數(shù)據(jù)通路路由器3610包括用于ECC錯誤注入的X0R邏輯。在實施例中， 讀取和寫入數(shù)據(jù)可以同時在兩個方向通過數(shù)據(jù)通路3606?？梢酝ㄟ^設(shè)置多位寄存器組(或 存儲電路)3605中的一個或多個位值來進入緩沖器3600的操作模式。
數(shù)據(jù)通路路由器3610包括寫入數(shù)據(jù)路由器3610a和讀取數(shù)據(jù)路由器3610b。在 實施例中，寫入數(shù)據(jù)路由器3610a響應(yīng)WCLK時鐘信號輸出寫入數(shù)據(jù)，同時讀取數(shù)據(jù)路由器 3610b響應(yīng)RCLK時鐘信號(RCLK時鐘信號的正或負邊緣)輸出讀取數(shù)據(jù)。兩個時鐘域的使 用可以使得緩沖器3600能夠減少等待時間和/或以較高數(shù)據(jù)速率操作。
在典型操作模式期間，寫入數(shù)據(jù)路由器3610a從數(shù)據(jù)通路3606接收寫入數(shù)據(jù)和掩 碼信息且隨后將寫入數(shù)據(jù)(或?qū)懭霐?shù)據(jù)的部分)路由到耦合到接口 3611的四個信號通路 1006中的一個。類似地，在讀取操作期間，從耦合到接口 3611的四個信號通路1006中的一 個接收讀取數(shù)據(jù)并將其路由到數(shù)據(jù)通路3606。 數(shù)據(jù)通路路由器3610包括用以合并來自不同存儲器器件的讀取數(shù)據(jù)以及將寫入 數(shù)據(jù)解析成將存儲在多個存儲器器件中的寫入數(shù)據(jù)部分的多個信號通路。
命令解碼3607包括解碼器以響應(yīng)由接口 3601從信號通路121接收的控制信息來 將控制信號輸出到數(shù)據(jù)通路3606、地址轉(zhuǎn)換3608和數(shù)據(jù)通路路由器3610。在實施例中，控 制信息可以包括存儲器事務(wù)命令，諸如讀取或?qū)懭朊?。其他控制信息可以包括用以激?特殊存儲器器件中的特殊存儲器庫或存取具有特殊頁尺寸的信息的命令。在實施例中，命 令解碼3607可以將所接收的庫地址重新映射/轉(zhuǎn)換至耦合到信號通路1006的一個或多個 存儲器器件的不同庫地址。 地址轉(zhuǎn)換電路3608通過信號通路121和接口 3601接收與特殊存儲器事務(wù)命令相 關(guān)的地址。例如，地址轉(zhuǎn)換電路3608接收用于讀取與特殊存儲器組織(例如，列的數(shù)目、 存儲器器件的數(shù)目、每個存儲器器件的庫數(shù)目、頁尺寸、帶寬)中的特殊存儲器器件的讀取 命令相關(guān)的數(shù)據(jù)的地址。地址轉(zhuǎn)換電路3608隨后將控制信號(或轉(zhuǎn)換的地址和/或控制 信號)輸出到接口 3611 (和信號通路1005)，以使得可以從不同存儲器器件(通過信號通 路1006)讀取被讀取的數(shù)據(jù)(因為耦合到接口 3611的存儲器組織與讀取命令中指示的不 同)。在實施例中，地址轉(zhuǎn)換3608可以包括存儲電路以存儲用于轉(zhuǎn)換地址的查找表。類似 地，由將控制信號(轉(zhuǎn)換的寫入地址)輸出到接口 3611和信號通路1006，以使得可以將來 自數(shù)據(jù)通路3006的相應(yīng)寫入數(shù)據(jù)寫入到耦合到信號通路1006的存儲器器件的一個或多個 轉(zhuǎn)換的寫入地址的地址轉(zhuǎn)換3608來接收與寫入命令相關(guān)的寫入地址。
在實施例中，使用在所接收的行地址字段中的信息來輸出芯片選擇信號。緩沖器 器件3600響應(yīng)在接口 3601接收的行地址字段中的信息，將芯片選擇信息(諸如芯片選擇 信號)從接口 3611輸出到一個或多個集成電路存儲器器件?？梢詫⒁粋€或多個行地址位 值重新映射到芯片選擇信號。例如，可以使用兩個特殊行地址位的值來產(chǎn)生從接口 3611至 四個或四個以上集成電路存儲器器件的四個one-hot芯片選擇信號。 在實施例中，使用所接收的芯片選擇信號和所接收的行地址字段中的信息來輸出 芯片選擇信號。緩沖器器件3600接收(通過接口 3601)諸如芯片選擇信號的芯片選擇信 息和行地址字段中的信息，以產(chǎn)生一個或多個從接口 3611至多個集成電路存儲器器件的 芯片選擇信號。例如，可以使用在接口 3601上接收的兩個one-hot芯片選擇信號(連同行 地址字段中的兩個位值)來在接口 3611上輸出到八個集成電路存儲器器件的八個芯片選 擇信號。類似地，可以將四個接收的芯片選擇信號與行地址字段中的一個位值一起使用以 從接口 3611輸出八個芯片選擇信號。 在實施例中，使用庫地址字段中的信息來輸出芯片選擇信號。緩沖器器件3600響應(yīng)在接口 3601接收的庫地址信息而將芯片選擇信息從接口 3611輸出到一個或多個集成電 路存儲器器件?？梢允褂迷诮涌?3601上未使用的庫地址字段/管腳來在接口 3611上提供 芯片選擇信息。例如，接口 3601可以具有5庫地址管腳，同時具有8庫的四個集成電路存 儲器器件各自耦合到接口 3611。較低的3個管腳BA[2:0]將識別特殊存儲器器件中的特殊 庫，同時較高兩個比特BA[4:3]用以解碼/輸出芯片選擇信號。隨后，四個存儲器器件和緩 沖器器件3600可以模仿具有32存儲庫的一個大存儲器管芯而不是各自具有8個庫的4個 存儲器管芯。 在實施例中，可以響應(yīng)，單一或組合地，行地址字段中的信息、芯片選擇信息和/ 或庫地址信息，將多個芯片選擇信號同時從接口 3611輸出到多個相應(yīng)存儲器器件。
在實施例中，地址轉(zhuǎn)換電路3608包括一個或多個多路復(fù)用器以接收(通過接口 3601)行地址字段中的信息、芯片選擇信息和/或庫地址信息并將信號輸出到接口 3611，接 口 3611隨后又輸出芯片選擇信號。 在實施例中，如上所述，可以由緩沖器3600來對一個或多個列地址位值重新分派 任務(wù)/重新映射，以執(zhí)行時間分片。例如，數(shù)據(jù)寬度轉(zhuǎn)換器2950的功能(或其部分)可以 由地址轉(zhuǎn)換器3608、命令解碼3607、數(shù)據(jù)通路3606和數(shù)據(jù)通路路由器3610單獨或組合地 執(zhí)行。同樣，也可以使用列地址字段中的位值來初始化存儲器器件功能/操作。當對列地 址字段中的信息重新分派任務(wù)且此重新分派任務(wù)使用較低位的位值時，可以改變剩余地址 位值以充填在接口 3611輸出的最低位的列地址位值。例如，當將列地址字段中的列地址 A[4:3]中的位值重新映射到時間片地址位時，將列地址A[15:5]中的列地址值變?yōu)榱械刂?A[13:3]，以充填最低位的列地址位。 在實施例中，當使用列地址位值來初始化存儲器器件操作時，可以不改變列地址 位值。例如，可以使用列地址A[IO]中的位值來觸發(fā)DDR3存儲器器件中的自動預(yù)先充電操 作。當如上所述使用時間分片時，列地址位A[IO]中的位值將會映射到列地址位A[10](或 者不改變)，同時改變列地址A[15:11]和A[9:5]中的位值以充填由對列地址A[4:3]中的 位值重新分派任務(wù)引起的間隙。不改變特殊列地址值的另一個類似實例包括用以觸發(fā)DDR3 存儲器器件中的列地址周期上的突發(fā)突變的列地址A[12]上的位值。在DDR3存儲器器件 的突發(fā)突變模式中，屏蔽或者不從集成電路存儲器器件輸出讀取數(shù)據(jù)的一部分(例如，8位 輸出數(shù)據(jù)的最后4位)。 緩沖器器件3600可以將用以初始化存儲器器件操作(即，自動預(yù)先充電、突發(fā)突 變、讀取序列排序)的列位值重新映射到特殊列地址位字段。例如，列地址位A[2:0]中的 位值用以定義來自DDR存儲器器件的位排序。根據(jù)在列地址位A[2:0]上的列位值，將以不 同次序返回耦合到集成電路存儲器器件的每個信號線上的數(shù)據(jù)。當緩沖器器件3600執(zhí)行 時間分片時，這些列位值被重新分配給不同值以匹配用以存儲數(shù)據(jù)并將數(shù)據(jù)有效地從集成 電路存儲器器件移動到緩沖器器件3600的"時間"地址。在實施例中，數(shù)據(jù)通路3606響應(yīng) 來自接收列地址A[2:0]上的列位地址值的地址轉(zhuǎn)換電路3608的控制信號，重新排列數(shù)據(jù) (來自數(shù)據(jù)通路路由器3610)。 當緩沖器器件3600需要比集成電路存儲器器件預(yù)期少的數(shù)據(jù)時(諸如在時間分 片中)，緩沖器器件3600可以使用突發(fā)突變來保存來自集成電路存儲器器件的I/O功率。 此將與列地址位A[12] (BCN)的值無關(guān)?？梢詫⑺邮盏腂CN位值存儲在數(shù)據(jù)通路3605或
38輸出信號以如開始通過接口 3601所請求的突變數(shù)據(jù)的命令解碼電路3607中。 在實施例中，所接收的芯片選擇信息和所接收的行地址字段中的位值可以由緩沖
器器件3600使用以分配/重新映射在接口 3611輸出的列地址中的列位值。 地址轉(zhuǎn)換電路3608包括一個或多個多路復(fù)用器以接收(通過接口 3601)列地址
字段中的信息且在時間分片期間對地址位值重新分配/重新分派任務(wù)和/或否則如上所述。 緩沖器器件3600可以接收行地址值或芯片選擇信息，隨后可以使用行地址值或 芯片選擇信息來配置在以上關(guān)于圖25-29所描述的不同操作模式期間存取不同尺寸/容量 (地址空間)存儲器模塊的存儲器系統(tǒng)。例如，行地址值或芯片選擇信息可以用以選擇在如 圖25A-B中所說明的不同操作模式期間在存取不同尺寸的存儲器模塊中是否使用特殊信 號通路寬度。在另一個實例中，行地址值或芯片選擇信息可以用以配置如圖29中所示旁路 電路2900，諸如啟用或禁用旁路通路(S卩，通過旁路元件2905-2910)以及選擇圖29中所示 的延遲多路復(fù)用器(即，輸出適當DELAY
控制信號)。 在實施例中，緩沖器3600包括用于存取寄存器組3605中的位值的JTAG 3603和 /或I2C 3604接口 /電路。JTAG 3603可以包括具有在緩沖器3600的測試期間使用的測 試管腳的端口。 I2C 3604可以用于輸出或接收(通過I2C總線)寄存器組3605的位值，寄 存器組3605響應(yīng)可以表示特殊緩沖器配置的所存儲位值，將控制信號輸出到緩沖器器件 電路組件。在實施例中，可以通過接口 3601直接存取(寫入/讀取)寄存器組3605中的 位值。 在實施例中，寄存器組3605與圖18中所示的配置寄存器組1881相對應(yīng)。在實施 例中，寄存器組3605存儲指示存儲器系統(tǒng)拓撲的一個或多個位值以使得接口 3611可以因 此得到配置。例如，寄存器組3605可以包括指示選擇用于所接收的存儲器事務(wù)/操作的多 個集成電路存儲器器件的位值。隨后，緩沖器器件3600可以配置接口 3611(響應(yīng)寄存器 值)，以匹配與接口 3601相關(guān)的帶寬。 在實施例中，寄存器組3605可以存儲指示在哪里獲得可以用在確定/重新映射和 輸出芯片選擇信息或信號至一個或多個集成電路存儲器器件中的所接收控制信息(即，請 求分組)中的信息的一個或多個位值。如以下所描述，所接收的芯片選擇信號、行地址字 段、列地址字段以及庫地址字段中的信息可以用以解碼預(yù)定芯片選擇信號和將預(yù)定芯片選 擇信號從集成電路緩沖器器件3600輸出到多個集成電路存儲器器件。
在實施例中，寄存器組3605可以存儲一個或多個位值以指示集成電路緩沖器器 件3611(尤其是接口 3611)和多個集成電路存儲器器件之間的數(shù)據(jù)信號選通信號線的數(shù)目 (或存在)，信號通路的數(shù)目(即，寬度)、信號通路拓撲的類型、和/或每個信號通路的信號 線數(shù)目。 在實施例中，寄存器組3605可以存儲一個或多個位值以指示如何將所接收的列、 行和/或庫地址重新排序并從緩沖器器件3600輸出。 PLL 3602用以使接收和/或發(fā)送讀取和寫入數(shù)據(jù)的時序內(nèi)部和外部地同步到緩 沖器3600。在替代實施例中，PLL 3602可以是與圖18中所示的時鐘電路1870相對應(yīng)的另 一個時鐘對準電路。在實施例中，PLL 3602響應(yīng)可以提供給緩沖器3600的時鐘源來輸出 WCLK和RCLK時鐘信號。
圖37A-B說明用于集成電路緩沖器器件的時序圖。尤其是，圖37A說明指示諸如 緩沖器器件3600的緩沖器器件當使用共用或命令數(shù)據(jù)信號通路時何時接收和輸出讀取數(shù) 據(jù)和何時接收和輸出控制/地址信息的時序圖3700。 諸如用以激活存儲器列的命令的控制信息由陰影塊An說明，該陰影塊An說明表示 在時鐘信號的周期期間提供在控制/地址信號通路(外部(Ext.)RQ或內(nèi)部(Int.)RQ信號 通路)上的時間控制信號的量。例如，標記Ext.RQ的行上的陰影塊4表示在時鐘信號的 第一時鐘周期期間接收命令以激活Ext. RQ信號通路上的存儲器列"a"的緩沖器器件。類 似地，用以讀取特殊存儲器庫的命令由信號通路Ext.RQ和Int.RQ上的陰影塊Rn說明。例 如，時序圖3700說明如何由緩沖器器件通過信號通路Ext. RQ接收讀取命令Ra且在稍后時 鐘周期將命令Ra輸出到信號通路Int.RQ上。在替代實施例中，可以接收和產(chǎn)生更多或更 少存儲器命令或控制信號。 類似地，在信號通路Ext. RQ和Int. RQ上傳送到存儲器控制器或從存儲器列傳送 的讀取數(shù)據(jù)由標記Read Dat^的陰影塊說明?？梢灶愃频貍魉蛯懭霐?shù)據(jù)。
信號通路Ext. RQ指將控制/地址信息從存儲器控制器提供到緩沖器器件的信號 通路。信號通路Int. RQ指將控制/地址信息從緩沖器器件提供到多個集成電路存儲器器 件或存儲器列的信號通路。信號通路Ext. DQ指將Read Dat^從緩沖器器件提供到存儲器 控制器的信號通路。信號通路Int. DQ指將Read Datan從多個集成電路存儲器器件或存儲 器列提供到緩沖器器件的信號通路。在實施例中，Ext. RQ與信號通路121相對應(yīng)，且Int. RQ與信號通路1005相對應(yīng)；同時Ext. DQ與信號通路120a相對應(yīng)，且Int. DQ與信號通路 1006相對應(yīng)。 時序圖3700說明當存儲器列耦合到傳送Read Datan的相同(或共用/公共)信 號通路時存儲器系統(tǒng)必須更復(fù)雜且效率更低。尤其是，用于傳送Read Data。的存儲器列中 共用信號通路可以要求存儲器控制器追蹤對存儲器列的存取且在改變存取不同存儲器列 時插入泡沫。"泡沫"或"時間泡沫"指當在至相同存儲器列的存儲器事務(wù)之間切換時存儲器 控制器必須插入傳送中的數(shù)據(jù)的空閑時間的量。例如，當從存取不同存儲器列切換以允許 共用或公共總線安靜下來(或允許收發(fā)器中三態(tài)驅(qū)動器切換到替代狀態(tài)的時間以及允許 用于另一個前導(dǎo)信號的時間)或用于在初始化另一個存儲器列存取之前消散噪音或(在選 通存儲器器件的狀況下)允許選通前導(dǎo)時，存儲器控制器可能必須插入泡沫或空閑時間。 泡沫的這種插入減少了信號通路利用率，且會降低內(nèi)部和外部信號通路上的帶寬。
圖37B說明消除了存儲器控制器追蹤存儲器列存取和插入泡沫的需要從而減少 了存儲器控制器復(fù)雜性并增加了帶寬的時序圖3701。除了不是具有用于在緩沖器器件和 存儲器列之間傳送數(shù)據(jù)的共用信號通路，在緩沖器器件和每個存儲器列(8個存儲器列)之 間提供分段的信號通路或?qū)Ｓ猛稩nt. DQ(0)-(7)之外，時序圖3701與時序圖3700類似。 因為在獨立信號通路Int.DQ(0)-(7)上從相應(yīng)存儲器列提供Read Dataa—f (讀取數(shù)據(jù)a—f)， 所以泡沫不再出現(xiàn)在Ext. DQ信號通路上。 圖38說明包括組織在不同存儲器列(1-4)中的多個集成電路存儲器器件 101a-101n和緩沖器器件3600的系統(tǒng)3800?？梢栽诎ㄈ绫疚乃枋龅钠渌彌_器器件 和/或存儲器控制器的存儲器系統(tǒng)中包括系統(tǒng)3800。"存儲器列"或"列"指在預(yù)定時間周期期間聚集以將諸如72數(shù)據(jù)位(64數(shù)據(jù)位加由ECC器件提供的8ECC位)的預(yù)定量的數(shù)據(jù)位或數(shù)據(jù)塊輸出到信號通路上的若干集成電 路存儲器器件。例如，雙列系統(tǒng)(如圖38中所說明使用列1和列2)可以從兩組集成電路 存儲器器件(列1和列2)提供兩個64數(shù)據(jù)位塊。在實施例中，集成電路存儲器器件可以 是X4存儲器器件(產(chǎn)生4位數(shù)據(jù)的存儲器器件)或X8存儲器器件(產(chǎn)生8位數(shù)據(jù)的存 儲器器件)。在此實例中，8 X 8存儲器器件可以產(chǎn)生64數(shù)據(jù)位塊或16X4存儲器器件可以 產(chǎn)生64數(shù)據(jù)位塊。在實施例中，可以使用不同數(shù)目的列。 緩沖器器件3600通過信號通路120a和121從存儲器控制器接收控制/地址信息 以及數(shù)據(jù)。在實施例中，如圖36中所說明的接口 3601用以接收控制/地址信息和寫入數(shù) 據(jù)以及輸出讀取數(shù)據(jù)(來自系統(tǒng)3800中的集成電路存儲器器件)。緩沖器器件3600使用 緩沖器3600的接口 3611將轉(zhuǎn)換(和/或解碼)控制/地址信息以及選定寫入數(shù)據(jù)輸出到 存儲器列1-4中的集成電路存儲器器件101a-n。 接口 3611耦合到信號通路3801-3804和信號通路3810。信號通路3801-3804是 分段信號通路以在列1-4中的集成電路存儲器器件和緩沖器器件3600之間傳送讀取和寫 入數(shù)據(jù)。信號通路3801耦合到列1中的存儲器器件101a-n。信號通路3802耦合到列2中 的存儲器器件101a-n。信號通路3803耦合到列3中的存儲器器件101a-n。信號通路3804 耦合到列4中的存儲器器件101a-n。在實施例中，使用如圖34中所說明的分段拓撲來傳送 讀取和寫入數(shù)據(jù)。 相反，信號通路3810將控制/地址信息在共用/公共信號通路3810 (諸如圖33A 中所示的飛越拓撲)上提供給存儲器列l(wèi)-4。每個存儲器列中的每個存儲器器件耦合到共 用信號通路3810。在實施例中，可以在信號通路3801-3804或信號通路3810上或另一個獨 立信號通路上提供時鐘信號或時鐘信息。 圖39說明用于存取用作相應(yīng)存儲器列的個體存儲器器件的系統(tǒng)3900。系統(tǒng)3900 說明除了在相應(yīng)存儲器列中包括存儲器器件3901a-h之外與系統(tǒng)3800類似的實施例。在 實施例中，存儲器器件3901a-h是八個X4DDR3存儲器器件。因此，系統(tǒng)3900是具有相應(yīng) 分段數(shù)據(jù)信號通路的八列系統(tǒng)。分段信號通路3904a-h在數(shù)據(jù)段(分段)和合并電路3902 和相應(yīng)存儲器器件3901a-h之間傳送數(shù)據(jù)位DQ
。將數(shù)據(jù)掩碼信號DM從數(shù)據(jù)段和合并 電路3902提供給相應(yīng)存儲器器件3901a-h。類似地，從數(shù)據(jù)段和合并電路3902提供時鐘信 號或差分選通信號DQS和DQSN用于數(shù)據(jù)信號的同步。在信號通路3903 (其是與圖38中所 示的信號通路3810類似的共用信號通路)上提供控制/地址信號。 在實施例中，數(shù)據(jù)段和合并電路3902與圖36中所示的緩沖器器件3600中的一個 或多個電路組件類似地操作。數(shù)據(jù)段和合并電路3902將來自多個存儲器器件3901a-h的 讀取數(shù)據(jù)合并到單一信號通路上作為讀取數(shù)據(jù)流。同樣，數(shù)據(jù)段和合并電路3902將來自單 一信號通路的單一寫入數(shù)據(jù)分段到輸出到耦合到多個存儲器器件3901a-h的多個信號通 路的多個寫入數(shù)據(jù)中。例如，數(shù)據(jù)段和合并電路3902可以包括，單一或組合地，數(shù)據(jù)通路電 路3606、數(shù)據(jù)通路路由器3610、命令解碼3607和地址轉(zhuǎn)換電路3608的功能性。在實施例 中，由諸如圖36中所示的命令解碼3607和地址轉(zhuǎn)換電路3608的控制電路提供mux控制和 RQ狀態(tài)信息。mux控制和RQ狀態(tài)信息確定讀取/寫入數(shù)據(jù)的源或目的地。
圖40說明在集成電路緩沖器器件中操作的方法4000。在實施例中，緩沖器器件 3600執(zhí)行方法4000。方法4000在邏輯塊4001開始，其中重置集成電路緩沖器器件和/或提供電力。在邏輯塊4002中，集成電路緩沖器器件接收指示用于第一存儲器組織的讀取操 作的第一控制信息。在實施例中，主設(shè)備提供第一控制信息以存取包括第一預(yù)定數(shù)目的存 儲器器件、庫以及預(yù)定頁長度/尺寸和帶寬的第一存儲器配置。然而，緩沖器器件與可以包 括第二預(yù)定數(shù)目的存儲器器件、庫以及預(yù)定頁長度/尺寸和帶寬的第二不同存儲器組織接合。 虛擬頁尺寸/長度可以是可以由處理器或存儲器控制器使用的數(shù)據(jù)或存儲器塊 的尺寸。例如，如果過程請求操作系統(tǒng)分配64字節(jié)，但是頁尺寸是4KB，那么操作系統(tǒng)必須 將整個虛擬頁或4KB分配給過程。在實施例中，物理頁尺寸/長度可以與存儲器列提供的 數(shù)據(jù)量或可以從存儲器列中一個或多個集成電路存儲器器件的一個或多個庫中的多個感 測放大器獲得的數(shù)據(jù)位的量相等。在實施例中，虛擬頁尺寸可以與物理頁尺寸相等。存儲 器控制器可以能夠調(diào)整虛擬頁尺寸但是不能調(diào)整物理頁尺寸。 邏輯塊4003和4004說明輸出第二和第三控制信息到耦合到第二存儲器組織中的 第一和第二集成電路存儲器器件的第一信號通路。 邏輯塊4005和4006說明從耦合到第二存儲器組織中的第一和第二集成電路存儲 器器件的第二和第三信號通路接收第一和第二數(shù)據(jù)。 邏輯塊4007說明響應(yīng)第一控制信息合并和從集成電路緩沖器器件輸出包括第一 和第二讀取數(shù)據(jù)的讀取數(shù)據(jù)。 在實施例中，可以重復(fù)一個或多個邏輯塊4002-4007。 邏輯塊4008說明當去除電力時的結(jié)束方法4000。在替代實施例中，方法4000可 以在不去除電力的情況下結(jié)束。 傳送寫入數(shù)據(jù)的緩沖器器件的操作方法執(zhí)行方法4000中說明的類似步驟。然 而，可以響應(yīng)第一控制信息將寫入數(shù)據(jù)分段并傳送到第二和第三信號通路而不是由塊 4005-4007所說明的接收和輸出讀取數(shù)據(jù) 可以使用信號通路在器件/電路之間和之內(nèi)發(fā)送或接收本文所描述的信號，且使 用任何數(shù)目的信號發(fā)送技術(shù)(包括但不限于調(diào)制電信號的電壓和電流電平)來產(chǎn)生本文所 描述的信號。信號可以表示任何類型的控制和時序信息(例如，命令、地址值、時鐘信號和 配置/參數(shù)信息)以及數(shù)據(jù)。在實施例中，本文所描述的信號可以是光學(xué)信號。
可以在如本文所描述的信號通路上傳送多種信號。例如，信號的類型包括差分 (在一對信號線上)、未歸零("NRZ")、多電平脈沖調(diào)幅("PAM")、相移鍵控、延遲或時間 調(diào)制、正交幅度調(diào)制("QAM")和網(wǎng)格編碼。 在使用多電平PAM信號發(fā)送的實施例中，通過使用多電壓電平來編碼連續(xù)數(shù)值或 符號的唯一集，可以在不增加系統(tǒng)時鐘頻率或信號線數(shù)目的情況下增加數(shù)據(jù)速率。即，可以 將連續(xù)數(shù)字符號的每個唯一組合分配給唯一電壓電平或電壓電平的圖形。例如，4級PAM方 案可以使用四個不同電壓范圍以在一對連續(xù)數(shù)值或符號(諸如00、01、10和11)之間區(qū)別。 在此，每個電壓范圍將與唯一連續(xù)符號對中的一個相對應(yīng)。 在實施例中，使用時鐘信號來使存儲器模塊和/或器件中的事件同步(諸如同步 接收和發(fā)送數(shù)據(jù)和/或控制信息)。在實施例中，使用全球同步時鐘(即，將單一時鐘頻率 源發(fā)布給存儲器模塊/系統(tǒng)中的多個器件)。在實施例中，使用源同步時鐘(即，從源到目 的地與時鐘信號一起傳輸數(shù)據(jù)以使得時鐘信號和數(shù)據(jù)變成偏移容忍)。在實施例中，使用編碼數(shù)據(jù)和時鐘信號。在替代實施例中，使用本文所描述的時鐘或同步的組合。
在實施例中，本文所描述的信號通路包括一個或多個傳導(dǎo)元件，諸如，單獨或組合 地，多個配線、金屬軌跡(內(nèi)部或外部)、信號線或摻雜區(qū)域(正或負增強)以及一個或多 個光纖或光學(xué)通路。在實施例中，多個信號通路可以替換圖中所說明的單一信號通路，且單 一信號通路可以替換圖中所說明的多個信號通路。在實施例中，信號通路可以包括總線和 /或點對點連接。在實施例中，信號通路包括用于傳送控制和數(shù)據(jù)信號的信號通路。在替 代實施例中，信號通路包括僅用于傳送數(shù)據(jù)信號的信號通路或僅用于傳送控制信號的信號 通路。在另一個實施例中，信號通路傳送單向信號(沿一個方向行進的信號)或雙向信號 (沿兩個方向行進的信號)或單向和雙向信號的組合。 應(yīng)注意，可以使用計算機輔助設(shè)計工具來描述本文所揭示的多種電路和將其表達 (或表示)為嵌入多種計算機可讀媒體中的數(shù)據(jù)和/或指令(根據(jù)其行為、寄存器傳輸、邏 輯組件、晶體管、布局幾何和/或其他特征)。文件格式和其中可以實施這些電路表達的其 他目標包括(但不限于)支持諸如C、 Verilog和HLDL的行為語言的格式；支持如RTL的 寄存器級描述語言的格式；支持諸如GDSII、 GDSIII、 GDSIV、 CIF、 MEBES的幾何描述語言的 格式；以及其他適合的格式和語言。其中可以容納此格式化數(shù)據(jù)和/或指令的計算機可讀 媒體包括(但不限于)多種形式的非易失存儲媒體(例如，光學(xué)、磁或半導(dǎo)體存儲媒體)和 可以用以通過無線、光學(xué)或有線信號發(fā)送媒體或其任何組合來傳送此格式化數(shù)據(jù)和/或指 令的載波。由載波對此格式化數(shù)據(jù)和/或指令的傳送包括(但不限于)在因特網(wǎng)和/或其 他計算機網(wǎng)絡(luò)上通過一個或多個數(shù)據(jù)傳送協(xié)議(例如，HTTP、FTP、SMTP等)傳送(上載、下 載、電子郵件等)。當在計算機系統(tǒng)中通過一個或多個計算機可讀媒體接收時，上述電路的 基于此數(shù)據(jù)和/或指令的表達可以由計算機系統(tǒng)內(nèi)的處理實體(例如， 一個或多個處理器) 結(jié)合一個或多個其他計算機程序(包括但不限于網(wǎng)表產(chǎn)生程序、布局布線程序等)的執(zhí)行 以產(chǎn)生這些電路的物理表現(xiàn)的表示或圖像來處理。例如，隨后可以例如通過啟用用以在器 件制造過程中形成電路的多個組件的一個或多個掩模的產(chǎn)生來在器件制造中使用此表示 或圖像。 為了說明和描述的目的已經(jīng)提供了幾個實施例的先前描述。并非意欲是詳盡的或 者將實施例限于所揭示的精確形式。對于本技術(shù)領(lǐng)域的從業(yè)者而言，修改和變化將是顯而 易見的。選擇和描述實施例以闡述本發(fā)明的原理和實際應(yīng)用，從而使得本領(lǐng)域其他技術(shù)人 員理解多種實施例，且多種修改適用于預(yù)期的特殊使用。本發(fā)明的范圍意欲由以下權(quán)利要
求和其均等物來定義。
4權(quán)利要求
一種系統(tǒng)，包括集成電路緩沖器器件，包括第一接口，用以接收指示寫入操作的控制信息和寫入數(shù)據(jù)；第二接口，用以傳輸所述寫入數(shù)據(jù)和所述控制信息；以及寄存器，用以存儲指示多個集成電路存儲器器件響應(yīng)所述控制信息來接收所述寫入數(shù)據(jù)的值；第一集成電路存儲器器件，用以存儲所述寫入數(shù)據(jù)的第一部分；第一信號通路，耦合到所述第二接口和所述第一集成電路存儲器器件，所述第一信號通路將所述寫入數(shù)據(jù)的所述第一部分從所述集成電路緩沖器器件傳送到所述第一集成電路存儲器器件；第二集成電路存儲器器件，用以存儲所述寫入數(shù)據(jù)的第二部分；第二信號通路，耦合到所述第二接口和所述第二集成電路存儲器器件，所述第二信號通路將所述寫入數(shù)據(jù)的所述第二部分從所述集成電路緩沖器器件傳送到所述第二集成電路存儲器器件；以及第三信號通路，耦合到所述集成電路緩沖器器件和所述第一和第二集成電路存儲器器件，所述第三信號通路將所述控制信息從所述集成電路緩沖器器件傳送到所述第一和第二集成電路存儲器器件。
2. 根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述第一控制信息包括用以產(chǎn)生多個芯片選擇信 號的地址字段中的信息，所述多個芯片選擇信號的每個芯片選擇信號選擇所述第一和第二 集成電路存儲器器件的相應(yīng)集成電路存儲器器件的存取。
3. 根據(jù)權(quán)利要求2所述的系統(tǒng)，其中從由列地址字段、行地址字段和庫地址字段構(gòu)成 的組中選擇所述地址字段。
4. 根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述集成電路緩沖器器件包括至少一個寄存器以 存儲指示多個信號通路、所述多個信號通路的每個信號通路中包括的多個信號線和所述集 成電路緩沖器器件和所述第一和第二集成電路存儲器器件之間包括的多個數(shù)據(jù)選通信號 的信息。
5. 根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述集成電路緩沖器器件包括至少一個寄存器以 存儲指示所述第一控制信息的地址中位值的重新排序的信息。
6. 根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述第一控制信息包括第一地址， 其中所述集成電路緩沖器器件響應(yīng)所述第一地址將第二地址作為所述第一控制信息輸出到所述第一集成電路存儲器器件中的存儲器位置，以及其中所述集成電路緩沖器器件響應(yīng)所述第一地址將第三地址作為所述第二控制信息 輸出到所述第二集成電路存儲器器件中的存儲器位置。
7. 根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述集成電路緩沖器器件、所述第一集成電路存 儲器器件、所述第二集成電路存儲器器件、所述第一信號通路、所述第二信號通路和所述第 三信號通路包括在存儲器模塊上。
8. 根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述集成電路緩沖器器件、所述第一集成電路存 儲器器件和所述第二集成電路存儲器器件是包括在單一封裝殼體中的管芯。
9. 根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述集成電路緩沖器器件部署在第一封裝殼體中； 所述第一集成電路存儲器器件部署在第二封裝殼體中；以及 所述第二集成電路存儲器器件部署在第三封裝殼體中，其中所述第二封裝殼體堆疊在所述第一封裝殼體的頂部上，且所述第三封裝殼體堆疊 在所述第二封裝殼體的頂部上。
10. 根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述第一信號通路是耦合在所述集成電路緩沖器器件和所述第一集成電路器件之間 的第一點對點鏈路；所述第二信號通路是耦合在所述集成電路緩沖器器件和所述第二集成電路存儲器器 件之間的第二點對點鏈路；所述第三信號通路是耦合到所述集成電路緩沖器器件和所述第一和第二集成電路存 儲器器件的總線。
11. 一種系統(tǒng)，包括 集成電路緩沖器器件，包括 第一接口，用以接收控制信息；第二接口，用以輸出所述控制信息和接收數(shù)據(jù)；以及寄存器，用以存儲指示多個集成電路存儲器器件響應(yīng)所述控制信息來執(zhí)行存儲器存取 的值，其中根據(jù)所述值的指示，所述多個集成電路存儲器器件中包括的每個存儲器器件從 相應(yīng)存儲器存取提供所述數(shù)據(jù)的一部分；第一集成電路存儲器器件，用以輸出所述數(shù)據(jù)的第一部分；第一信號通路，耦合到所述集成電路緩沖器器件和所述集成電路存儲器器件，所述第 一信號通路將所述數(shù)據(jù)的所述第一部分從所述第一集成電路存儲器器件傳送到所述集成 電路緩沖器器件；第二集成電路存儲器器件，用以輸出所述數(shù)據(jù)的第二部分；第二信號通路，耦合到所述集成電路緩沖器器件和所述第二集成電路存儲器器件，所 述第二信號通路將所述數(shù)據(jù)的所述第二部分從所述第二集成電路存儲器器件傳送到所述 集成電路緩沖器器件；以及第三信號通路，耦合到所述集成電路緩沖器器件和所述第一和第二集成電路存儲器器 件，所述第三信號通路將所述控制信息從所述集成電路緩沖器器件傳送到所述第一和第二 集成電路存儲器器件。
12. —種系統(tǒng)，包括第一集成電路存儲器器件和第二集成電路存儲器器件；集成電路緩沖器器件，包括第一接口，用以接收控制信息；第二接口，用以輸出所述控制信息和接收第一數(shù)據(jù)；以及寄存器，用以存儲指示多個信號通路，耦合在所述集成電路緩沖器器件和所述第一和 第二集成電路存儲器器件的每一個之間的所述多個信號通路的每個信號通路中包括的多 個信號線的信息；第一信號通路，耦合到所述集成電路緩沖器器件和所述集成電路存儲器器件，所述第一信號通路將所述第一數(shù)據(jù)的第一部分從所述第一集成電路存儲器器件傳送到所述集成 電路緩沖器器件；第二信號通路，耦合到所述集成電路緩沖器器件和所述第二集成電路存儲器器件，所 述第二信號通路將所述第一數(shù)據(jù)的第二部分從所述第二集成電路存儲器器件傳送到所述 集成電路緩沖器器件；以及第三信號通路，耦合到所述集成電路緩沖器器件和所述第一和第二集成電路存儲器器 件，所述第三信號通路將所述控制信息從所述集成電路緩沖器器件傳送到所述第一和第二 集成電路存儲器器件。
13. —種集成電路緩沖器器件，包括 第一接口，用以接收控制信息；第二接口 ，用以輸出所述控制信息和傳送與所述控制信息相關(guān)的第一數(shù)據(jù)；以及 寄存器，用以存儲指示多個集成電路存儲器器件響應(yīng)所述控制信息來執(zhí)行存儲器存取的值，其中根據(jù)所述值的指示，所述多個集成電路存儲器器件中所包括的每個存儲器器件傳送來自相應(yīng)存儲器存取的所述數(shù)據(jù)的一部分。
14. 根據(jù)權(quán)利要求13所述的集成電路緩沖器器件，其中在所述第一接口接收的所述控 制信息包括來自地址字段的信息，其中在所述第二接口輸出的所述控制信息包括多個芯片 選擇信號以響應(yīng)至少來自所述地址字段的信息來選擇第一和第二集成電路存儲器器件。
15. 根據(jù)權(quán)利要求13所述的集成電路緩沖器器件，其中在所述第一接口接收的所述控制信息指示讀取操作和第一頁長度，其中在所述第二接口輸出的所述控制信息指定使用第 二頁長度的所述第一和第二集成電路存儲器器件的讀取操作，其中所述第二頁長度與所述 第一頁長度不同。
16. 根據(jù)權(quán)利要求13所述的集成電路緩沖器器件，還包括 第三接口 ；以及數(shù)據(jù)通路路由器電路，其合并從與所述多個存儲器器件中所包括的每個存儲器器件相 對應(yīng)的存儲器存取接收的所述數(shù)據(jù)的所述部分，所述數(shù)據(jù)通路路由器電路將合并的數(shù)據(jù)提 供到所述第三接口。
17. 根據(jù)權(quán)利要求13所述的集成電路緩沖器器件，其中在所述第一接口接收的所述控 制信息包括第一地址，其中所述集成電路緩沖器包括地址轉(zhuǎn)換電路以響應(yīng)所述第一地址而提供第二地址，指示第一集成電路存儲器器件的存儲器陣列中的第一存儲器位置；以及第三地址，指示第二集成電路存儲器器件的存儲器陣列中的第二存儲器位置。
18. —種模塊，包括第一集成電路存儲器器件和第二集成電路存儲器器件；集成電路緩沖器器件，耦合到所述第一集成電路存儲器器件和所述第二集成電路存儲 器器件，所述集成電路緩沖器器件包括 第一接口，用以接收控制信息；第二接口，用以輸出所述控制信息和接收第一數(shù)據(jù)；以及寄存器，用以存儲指示多個信號通路，耦合在所述集成電路緩沖器器件和所述第一和 第二集成電路存儲器器件的每一個之間的所述多個信號通路的每個信號通路中包括的多個信號線的信息。
19. 一種在集成電路器件中的操作方法，所述方法包括接收指示具有第一存儲器組織的多個集成電路存儲器器件的讀取操作的第一控制信息；響應(yīng)所述第一控制信息，在耦合到具有第二存儲器組織的第一集成電路存儲器器件的第一信號通路上輸出第二控制信息；響應(yīng)所述第一控制信息，在耦合到第二集成電路存儲器器件的所述第一信號通路上輸出第三控制信息，所述第二集成電路存儲器器件具有所述第二存儲器組織；從所述第一集成電路存儲器器件接收第一讀取數(shù)據(jù)，所述第一讀取數(shù)據(jù)由所述第一集成電路存儲器器件響應(yīng)所述第二控制信息來提供；從所述第二集成電路存儲器器件接收第二讀取數(shù)據(jù)，所述第二讀取數(shù)據(jù)由所述第二集成電路存儲器器件響應(yīng)所述第三控制信息來提供；以及將包括所述第一和第二讀取數(shù)據(jù)的讀取數(shù)據(jù)輸出到存儲器控制器。
20. —種緩沖器電路，包括用于接收指示具有第一存儲器組織的第一多個集成電路存儲器器件的讀取操作的控制信息的裝置；以及用于將讀取數(shù)據(jù)從具有第二存儲器組織的第二多個集成電路存儲器器件提供到所述接口以使得所述讀取數(shù)據(jù)看起來已經(jīng)從具有所述第一存儲器組織的所述第一多個集成電路存儲器器件讀出的裝置。
全文摘要
系統(tǒng)，除了其他實施列之外，包括集成電路緩沖器器件(可以耦合到主設(shè)備，諸如存儲器控制器)和多個集成電路存儲器器件之間的拓撲(數(shù)據(jù)和/或控制/地址信息)。例如，響應(yīng)使用單一飛越(或總線)信號通路從集成電路緩沖器器件提供到多個集成電路緩沖器器件的控制/地址信息，可以使用不同分段(或點對點鏈路)信號通路，在多個集成電路存儲器器件和集成電路緩沖器器件之間提供數(shù)據(jù)。集成電路緩沖器器件支持多個集成電路存儲器器件的可配置有效存儲器組織。由集成電路緩沖器器件向存儲器控制器表示的存儲器組織可以與集成電路緩沖器器件后面或耦合到集成電路緩沖器器件的實際存儲器組織不同。緩沖器器件分段和合并在預(yù)期特殊存儲器組織的存儲器控制器和實際存儲器組織之間傳送的數(shù)據(jù)。
文檔編號G11C5/06GK101715593SQ200880016745
公開日2010年5月26日 申請日期2008年4月3日 優(yōu)先權(quán)日2007年4月6日
發(fā)明者C·漢佩爾, E·特塞, I·沙埃弗 申請人:拉姆伯斯公司