專利名稱：包括反熔絲電路的半導體器件和向反熔絲電路寫入地址的方法
技術領域：
本發(fā)明涉及一種反熔絲電路和包括該反熔絲電路的半導體器件， 更具體來說，涉及一種能夠高速向反熔絲元件進行寫操作的反熔絲電 路和包括該反熔絲電路的半導體器件。本發(fā)明還涉及一種向這樣的反 熔絲電路寫入地址的方法。
背景技術：
在諸如DRAM (動態(tài)隨機存取存儲器)的半導體器件中，通過冗 余單元來替代不能正當操作的缺陷單元，以修復缺陷地址。在存儲缺
陷地址的過程中，通常地，使用熔絲元件(參見第H10-75170號和第 2006-147651號日本專利申請公開)。處于初始狀態(tài)的熔絲元件是導電 的。當通過激光束照射來切割熔絲元件時，可以以非易失的方式存儲 缺陷地址。因此，當多個這樣的熔絲元件被布置為切割期望的熔絲元 件時，變得可以存儲期望的地址。因此，傳統(tǒng)的熔絲元件通過從導電 狀態(tài)變?yōu)榻^緣狀態(tài)，來以非易失的方式存儲信息。
另一方面，近來，稱作"反熔絲元件"的元件引起了廣泛的關注 (第2004-227361號日本專利申請)。與傳統(tǒng)的熔絲元件相反，反熔絲 元件通過從絕緣狀態(tài)變?yōu)閷щ姞顟B(tài)來存儲信息。通過施加高壓導致的 介質擊穿來執(zhí)行向反熔絲元件寫入信息。因此，與傳統(tǒng)的熔絲元件不 同，當寫入時，激光束的照射不是必須的。這導致了缺陷地址的高速 寫入，并去除了諸如激光調阻器的裝置。此外，不會發(fā)生由于激光束 照射導致的鈍化膜的破壞，由此還可以提高產(chǎn)品可靠性。
在晶片狀態(tài)下進行操作測試后，執(zhí)行將缺陷地址寫入到反熔絲元 件。不對每個芯片執(zhí)行晶片狀態(tài)下的操作測試，但是通常地，對多個
7芯片并行地執(zhí)行測試。即，當每個時鐘端子、地址端子和指令端子公 共地連接在經(jīng)受測試的多個芯片之間時，向這些芯片施加時鐘信號、 地址信號和指令信號，在該狀態(tài)下，實際地執(zhí)行數(shù)據(jù)寫入或數(shù)據(jù)讀取。 至少輸出數(shù)據(jù)需要對于每個芯片是單獨的，因此，不必說，數(shù)據(jù)輸入/ 輸出端子沒有公共地連接。
如上所述，在晶片狀態(tài)下進行操作測試時，地址端子公共地連接 在接受測試的芯片之間，出于這個原因，不能對每個芯片提供單獨的 地址。然而，不必說，檢測的缺陷地址根據(jù)每個芯片而不同。因此， 必須對每個芯片單獨地執(zhí)行缺陷地址的寫操作，因此，不能并行地執(zhí) 行寫操作。g卩，盡管可以對芯片并行地執(zhí)行操作測試，但是不得不對 每個芯片單獨地執(zhí)行缺陷地址的寫操作。
與通過激光束照射將缺陷地址寫入熔絲元件的操作相比，可以高 速地執(zhí)行將缺陷地址寫入反熔絲電路的操作。然而，通過施加高壓導 致的介質擊穿來執(zhí)行對反熔絲電路的寫入，由此，與正常的數(shù)據(jù)輸入/ 輸出相比，花費的時間長。作為一個示例，當存在1000個均能夠存儲
一個缺陷地址的熔絲組(fuse set)且每個熔絲組的寫入時間是5毫秒 (ms)時，為了對所有的熔絲組執(zhí)行寫入，每個芯片大約需要5秒。
根據(jù)介質擊穿的電平或產(chǎn)生位置，經(jīng)受介質擊穿的反熔絲元件的 電阻大大地偏離。因此，在一些情況下，存在介質擊穿后的電阻處于 兆歐(Mfi)的數(shù)量級。在這種情況下，變得難以確定是否反熔絲元件 破壞。然而，在一次執(zhí)行缺陷地址的寫入的熔絲組中，表示是否使用 了熔絲組的使能熔絲也破壞，由此，該熔絲組不能被存儲為未用狀態(tài)。 這樣造成的問題是當缺陷地址的寫入不成功時，需要丟棄整個芯片。

發(fā)明內容
本發(fā)明尋求解決一個或多個以上的問題，或者尋求至少部分地改 善這些問題。在一個實施例中，提供了一種具有反熔絲電路的半導體器件，所 述反熔絲電路包括反熔絲元件，永久地存儲數(shù)據(jù)；鎖存電路，暫時 存儲將要寫入到反熔絲元件中的數(shù)據(jù)。
根據(jù)該實施例，在將被寫入到反熔絲元件的數(shù)據(jù)被一次寫入到鎖 存單元之后，可以實際地執(zhí)行對反熔絲元件的寫過程?？梢砸约{秒的 數(shù)量級來執(zhí)行對鎖存電路的寫入，由此，即使當每個不同的缺陷地址 被寫入到多個芯片時，可以以非常短的時間來完成對鎖存電路的寫操
作。由此，可以對芯片并行地執(zhí)行對反熔絲元件的實際寫過程，結果， 可以高速執(zhí)行對反熔絲元件的寫過程。
優(yōu)選地，根據(jù)該實施例的反熔絲電路還包括寫晶體管，連接在 鎖存電路和反熔絲元件之間；控制電路，至少控制寫晶體管。優(yōu)選地， 控制電路在使鎖存電路暫時保持數(shù)據(jù)時關斷寫晶體管，在將保持在鎖 存電路中的數(shù)據(jù)寫入到反熔絲元件時導通寫晶體管。據(jù)此，在設置操 作時，可以分隔鎖存電路和反熔絲元件。因此，可以高速并安全地執(zhí) 行對鎖存電路的設置操作。
優(yōu)選地，根據(jù)本發(fā)明的反熔絲電路還包括讀出電路，讀取反熔 絲元件中寫入的數(shù)據(jù)；讀晶體管，連接在反熔絲元件和讀出電路之間。 優(yōu)選地，控制電路在讀取反熔絲元件中寫入的數(shù)據(jù)時導通讀晶體管并 關斷寫晶體管。據(jù)此，在讀出操作時，鎖存電路和反熔絲元件可以分
隔，因此，可以高速并安全地進行讀出操作。
在另一實施例中，提供了一種具有反熔絲電路、地址端子和數(shù)據(jù) 端子的半導體器件，該反熔絲電路包括多個熔絲組，包括永久地存 儲數(shù)據(jù)的反熔絲元件；控制電路，將經(jīng)由地址端子提供的缺陷地址寫 入經(jīng)由數(shù)據(jù)端子提供的修復設置地址指定的熔絲組中的一個中。根據(jù)該實施例，經(jīng)由數(shù)據(jù)端子接收修復設置地址，因此，可以對 多個芯片并行地執(zhí)行缺陷地址的寫入。因而，可以高速地執(zhí)行缺陷地 址的寫過程。
在又一實施例中，提供了一種具有反熔絲電路的半導體器件，所 述反熔絲電路包括多個熔絲組，每個熔絲組包括永久地存儲數(shù)據(jù)的反 熔絲元件，其中，每個熔絲組包括多個位存儲電路，存儲缺陷地址； 以及禁止電路，使存儲在位存儲電路中的缺陷地址無效。
根據(jù)該實施例，每個熔絲組包括禁止電路，因此，缺陷地址的寫 入被一次執(zhí)行的熔絲組可以在此后無效。因此，即使當缺陷地址的寫 入不成功時，也排除了丟棄整個芯片的必要性。
如上所述，根據(jù)本發(fā)明，可以高速執(zhí)行用于寫入到反熔絲元件的 過程。


結合附圖，根據(jù)下面對特性優(yōu)選實施例的描述，使本發(fā)明的以上 特征和優(yōu)點變得更清楚，在附圖中-
圖1是示出了根據(jù)本發(fā)明的優(yōu)選實施例的半導體器件的構造的框
圖2是示出了圖1所示的反熔絲電路的電路構造的框圖3是圖2所示的熔絲組的電路構造的框圖4是圖3所示的位存儲電路的特定的電路圖5是示出了測試步驟的大體流程的流程圖6是示出了半導體晶片和探針板的示意圖7是用于說明設置操作的流程圖8是與設置操作有關的電路圖9是示出了設置操作時每個信號的改變的一個示例的時序圖； 圖IO是設置操作時每個信號的改變的一個示例的表格；圖11是用于說明寫操作的流程圖12是用于表示計數(shù)值的轉變的時序圖13是用于說明點名測試的流程圖14是用于表示計數(shù)值的轉變的時序圖。
具體實施例方式
現(xiàn)在將參照附圖來詳細描述本發(fā)明的優(yōu)選實施例。
圖1是示出了根據(jù)本發(fā)明優(yōu)選實施例的半導體器件10的構造的框
圖。根據(jù)本實施例的半導體器件IO是諸如DRAM的半導體存儲器。
根據(jù)本實施例的半導體器件IO包括存儲單元陣列11，包括多個 存儲單元；存取控制電路12，執(zhí)行對存儲單元陣列11的存取控制；輸
入/輸出電路13，執(zhí)行到存儲單元陣列11的數(shù)據(jù)輸入控制/從存儲單元 陣列11的數(shù)據(jù)輸出控制；以及指令解碼器14，接收指令信號CMD。 如圖1所示，包括在存儲單元陣列11中的存儲單元被分為正常單元lla 和冗余單元llb。冗余單元lib用于通過替換缺陷的正常單元lla來修 復缺陷地址。
根據(jù)本實施例的半導體器件10具有包括多個指令端子2K多個地 址端子22和多個數(shù)據(jù)端子23的各種外部端子。指令端子21提供有指 令信號CMD,地址端子22提供有地址信號ADD。數(shù)據(jù)端子23輸出讀 數(shù)據(jù)DQ和輸入寫數(shù)據(jù)DQ。除了這些外部端子之外，提供輸入時鐘信 號CK到其的時鐘端子24、電源端子(未示出)等。
通過指令信號CMD的組合來指定正常操作時的半導體器件10的 操作。例如，當指令信號CMD表示讀操作時，讀信號由指令解碼器 14內部地產(chǎn)生，且當指令信號CMD表示寫操作時，寫信號由指令解 碼器14內部地產(chǎn)生。這些內部指令被提供到存取控制電路12或輸入/ 輸出電路13。當讀信號被內部地產(chǎn)生時，從存儲單元陣列11中存儲的數(shù)據(jù)中，
存取在通過地址信號ADD指定的地址中存儲的數(shù)據(jù)，并將讀取出的讀 數(shù)據(jù)DQ輸出到數(shù)據(jù)端子23。通過存取控制電路12來控制對存儲單元 的存取，通過輸入/輸出電路13來控制讀數(shù)據(jù)DQ的輸出。另一方面， 當寫信號被內部地產(chǎn)生時，輸入到數(shù)據(jù)端子23的寫數(shù)據(jù)DQ被取出到 輸入/輸出電路13，并通過在存取控制電路12的控制下，取出的數(shù)據(jù) 被寫入到由地址信號ADD指定的地址。
如圖1所示，半導體器件10還包括反熔絲電路31和地址比較電 路32。在反熔絲電路31中，存儲缺陷正常單元lla的地址(缺陷地址 RADD)，并且如隨后所描述的，多個反熔絲組包括在其中。
地址比較電路32將存儲在反熔絲電路31中的缺陷地址RADD與 經(jīng)由地址端子22提供的地址信號ADD相比較。比較的結果被提供到 存取控制電路12。當通過地址比較電路32沒有檢測到匹配時，存取控 制電路12存取正常單元lla，且當檢測到匹配時存取冗余單元llb。由 此，修復了缺陷地址。
接下來將詳細描述反熔絲電路31的構造。
圖2是示出了反熔絲電路31的電路構造的框圖。
如圖2所示，反熔絲電路31包括多個熔絲組IOO，存儲缺陷地 址；控制電路IIO，控制熔絲組100的操作；以及模式確定電路120， 確定將要進入的操作。
熔絲組100是均能夠以非易失方式來存儲一個地址的電路。因此， 反熔絲電路31能夠存儲缺陷地址，其中，缺陷地址的數(shù)目與熔絲組100 的數(shù)目相同。熔絲組IOO的特定數(shù)目根據(jù)產(chǎn)品而不同。在一些情況下，布置了大約1000個熔絲組。隨后描述每個熔絲組IOO的特定電路構造。
模式確定電路120基于提供到外部端子VPPS和VBBS的電壓來 確定將要進入的操作模式。在本實施例中，至少"設置模式"、"寫 模式"和"讀出模式"被提供作為操作模式。
"設置模式"是用于暫時地將缺陷地址鎖存到熔絲組100的模式。 在該模式中，反熔絲元件沒有破壞。"寫模式"是用于實際破壞反熔 絲元件的模式，并在設置模式下鎖存缺陷地址之后進入該"寫模式"。 "讀出模式"是用于讀取寫入到熔絲組100中的缺陷地址的模式，在 實際的使用狀態(tài)下，始終進入該模式。
雖然沒有特定地限制，但是在本實施例中，當3V和0V被分別施 加到外部端子VPPS和VBBS時，可以進入"設置模式"；當4V和-2V 被分別施加到相同的端子時，可以進入"寫模式"。當外部端子VPPS 和VBBS都處于斷開狀態(tài)時，可以進入"讀出模式"。外部端子VPPS 和VBBS不用于實際使用的狀態(tài)，且只在晶片狀態(tài)下執(zhí)行操作測試時 使用。因此，在實際使用狀態(tài)下，外部端子VPPS和VBBS都一直處 于斷開狀態(tài)。
當進入設置模式時，模式確定電路120將模式信號M1和M2都設 置為高電平，且響應于此，控制電路110在設置模式時執(zhí)行操作。另 外，模式確定電路120分別將操作電壓VPPSV和VBBSV的電平設置 為對外部端子VPPS和VBBS所提供的電壓，即分別為3V和0V，并 將電壓提供到熔絲組100中的每個。
當進入寫操作時，模式確定電路120將模式信號Ml設置為高電 平且將模式信號M2設置為低電平，并響應于此，控制電路110執(zhí)行寫 模式時的操作。另外，模式確定電路120分別將操作電壓VPPSV和 VBBSV的電平設置為對外部端子VPPS和VBBS所提供的電壓，即分別為4V和-2V，并將電壓提供到熔絲組100中的每個。
當進入讀出模式時，模式確定電路120將模式信號Ml設置為低 電平且將模式信號M2設置為高電平，并響應于此，控制電路110執(zhí)行 讀出模式時的操作。另外，模式確定電路120將操作電壓VPPSV和 VBBSV的電平都設置為VSS電平。
圖3是示出了熔絲組100的電路構造的框圖。
如圖3所示， 一個熔絲組100包括m個位存儲電路210、使能電 路220和禁止電路230。每個位存儲電路210對應于將要存儲的缺陷地 址的一位。因此，包括在一個熔絲組100中的位存儲電路210的數(shù)目 (=m)等于(或大于)將要存儲的地址的位的數(shù)目。
當使熔絲組100有效時，激活使能電路220，且當使熔絲組100 被無效時，激活禁止電路230。禁止電路230比使能電路220具有更高 的優(yōu)選權，因此，當使能電路220和禁止電路230都被激活時，熔絲 組100被無效。而且當使能電路220和禁止電路230都非激活時，熔 絲組IOO被無效。
位存儲電路210和使能電路220具有彼此相同的電路構造。禁止 電路230具有與位存儲電路210和使能電路220基本上相同的電路構 造。更具體來說，如圖3所示，這些電路中的每個被構造為具有選 擇電路310、鎖存電路320、反熔絲元件330和讀出電路340。選擇電 路310當選擇熔絲組100時被激活，并且被分別輸入相應的位信號 DATAl至DATAm、使能信號E和禁止信號D。鎖存電路320暫時保 持將要寫入到反熔絲元件330中的數(shù)據(jù)。
作為讀出電路340的輸出的位信號Bl至Bm表示一個缺陷地址。 當使能信號Ea是激活的時，缺陷地址是有效的。禁止信號Da被提供到位存儲電路210和使能電路220中包括的讀出電路340。當禁止信號 Da是有效的時，位存儲電路210和使能電路220中包括的讀出電路340 進入非激活狀態(tài)，由此，缺陷地址是無效的。來自一個熔絲組100的 輸出100a由位信號Bl至Bm和使能信號Ea來構造。如圖2所示，這 些輸出100a的組是缺陷地址RADD。
圖4是位存儲電路210的特定電路圖示。
如圖4所示，包括在位存儲電路210中的選擇電路310具有n溝 道的MOS晶體管311和p溝道的MOS晶體管312并聯(lián)連接的傳輸門 的構造。晶體管311的柵極和晶體管312的柵極提供有相應的選擇信 號SEL和選擇信號SEL的反相信號。選擇信號SEL是用于選擇期望的 熔絲組100的信號，并相應地，分配根據(jù)每個熔絲組IO而不同的選擇 信號SEL。釆用這樣的構造，當選擇信號SEL被激活為高電平時，相 應的位數(shù)據(jù)DATAi (i-l至m)被提供到鎖存電路320。
鎖存電路320具有所謂的觸發(fā)器構造，在該構造中，兩個反相器 321和322環(huán)形連接。因此，當激活選擇信號SEL時，位信號DATAi 被暫時存儲在鎖存電路320中。不必說，與對反熔絲元件的寫入不同， 可以非常高的速度執(zhí)行對鎖存電路320的寫入。如圖4所示，鎖存電 路320提供有通過模式確定電路120產(chǎn)生的操作電壓VPPSV。
鎖存電路320的輸出經(jīng)由寫晶體管301寫入到反熔絲元件330。反 熔絲元件330具有MOS晶體管的源極和漏極短路的構造。反熔絲元件 330的柵極331提供有鎖存電路320的輸出，源極/漏極332提供有模 式確定電路120產(chǎn)生的操作電壓VBBSV。
在處于初始狀態(tài)的反熔絲元件330中，柵極331和源極/漏極332 經(jīng)由柵極絕緣膜來絕緣，并因此在其間沒有電流通過。然而，當在柵 極331和源極/漏極332之間施加高電壓時，在柵極絕緣膜中發(fā)生介質擊穿，由此，在其間形成電流通路。在柵極絕緣膜介質擊穿之后，擊 穿不能被恢復到初始狀態(tài)，并因此，不可逆的非易失性寫入是可能的。
反熔絲元件330的柵極331經(jīng)由讀晶體管302連接到讀出電路340。
與其它的晶體管相比，圖4所示的構造選擇電路310和鎖存電路 320的所有晶體管以及晶體管301和302都具有耐受結構，該耐受結構 具有更厚的柵極絕緣膜。另一方面，構造反熔絲元件330的晶體管是 構造讀出電路340和其它內部電路的正常晶體管，并被設置為柵極絕 緣膜的厚度薄。這樣的原因在于防止選擇電路310和鎖存電路320在 反熔絲元件330的介質擊穿時經(jīng)受介質擊穿。當柵極絕緣膜加厚時， 作為晶體管的性能下降。然而，即使當選擇電路310、鎖存電路320等 的操作速度略微下降時，實際上幾乎不出現(xiàn)問題。
與鎖存電路320類似地，讀出電路340具有所謂的觸發(fā)器構造， 在該構造中，由晶體管341和342形成的反相器和由晶體管343和344 形成的反相器環(huán)形連接。晶體管342和344的源極提供有讀出信號 CSN。讀出信號CSN在反熔絲元件330的狀態(tài)被讀取的期間被設置為 VDD電平，在執(zhí)行讀出操作時被設置為VSS電平。連接到晶體管341 和342的柵極的節(jié)點"a"被經(jīng)由讀晶體管302連接到反熔絲元件330 的柵極331，并被用作位存儲電路210的輸出端。連接到晶體管343和 344的柵極的節(jié)點"b"可以替代節(jié)點"a"用作輸出端。
分別經(jīng)由晶體管345和346向節(jié)點"a"和"b "提供電源電壓VDD 和基準電壓Vref。當預先充電信號PRE被激活為低電平時，晶體管345 和346導通，并且將節(jié)點"a"和"b"分別預先充電為電源電壓VDD 和基準電壓Vref 。電源電壓VDD和基準電壓Vref之間的關系是VDD > Vref。因此，緊接在預先充電之后的狀態(tài)下的位輸出Bi (i-l至m)是 高電平(1)。
當完成預先充電之后讀晶體管302導通時，節(jié)點"a"連接到反熔
16絲元件330。此時，讀出信號CSN處于VDD電平。當節(jié)點"a"連接 到反熔絲元件330時，節(jié)點"a"的電平根據(jù)反熔絲元件330的狀態(tài)來 改變。即，當在反熔絲元件330中產(chǎn)生介質擊穿時，電流從節(jié)點"a" 流向反熔絲元件330。因此，節(jié)點"a"的電勢降低；當讀出信號CSN 變?yōu)閂SS電平時，位輸出Bi被反轉為低電平(0)。另一方面，當在 反熔絲元件330中沒有產(chǎn)生介質擊穿時，節(jié)點"a"的電勢保持在VDD。 因而，即使當讀出信號CSN變?yōu)閂SS電平時，位輸出Bi保持高電平 (1)。以此方式，讀出電路340能夠讀取在反熔絲元件330中寫入的
{曰息。
讀出電路340還包括在電源電壓VDD和節(jié)點"a"之間連接的禁 止晶體管347。禁止晶體管在禁止信號Da被激活時導通。當禁止晶體 管347導通時，不管反熔絲元件330如何，節(jié)點"a"被固定到VDD 電平。
使能電路220除了輸出使能信號Ea之外，該使能電路220具有與 圖4所示的位存儲電路210的電路構造相同的電路構造，所述使能電 路220提供有使能信號E而不是位信號DATAi。禁止電路230的讀出 電路340除了不具有禁止晶體管347并輸出使能信號Da之外，所述禁 止電路230也具有與圖4所示的位存儲電路210的電路構造相同的電 路構造，所述禁止電路230提供有使能信號D而不是位信號DATAi。
因此，描述了半導體器件的構造。接下來將重點放在反熔絲電路 31上來描述半導體器件的操作。
反熔絲電路31的操作主要分為設置操作，用于暫時鎖存缺陷地 址；寫操作，用于向反熔絲元件寫入鎖存的缺陷地址；以及讀出操作， 用于讀取在反熔絲元件中寫入的缺陷地址。這些操作均通過進入"設 置模式"、"寫模式"和"讀出模式"來執(zhí)行。設置模式和寫模式被包括在晶片狀態(tài)下執(zhí)行的一系列測試步驟中。
圖5是示出了測試步驟的大體流程的流程圖。
通過利用測試器(未示出)來執(zhí)行測試步驟，且如圖5所示，首 先實際上執(zhí)行數(shù)據(jù)的寫和讀，以檢測地址，g卩，執(zhí)行操作測試(步驟 Sll)。由此檢測到的缺陷地址暫時地存儲在測試器內。
接著，測試器將存儲的缺陷地址傳輸?shù)桨雽w器件10中，并導致 熔絲組100內的鎖存單元320鎖存缺陷地址(步驟S12)。此時，反熔 絲電路31進入"設置模式"來執(zhí)行設置操作。此后，測試器引起反熔 絲元件330實際寫入被鎖存到鎖存電路320中的缺陷地址(步驟S13)。 此時，反熔絲電路31進入"寫模式"來執(zhí)行寫操作。由此，以非易失 的方式將多個缺陷地址分別存儲在熔絲組100中。最后，對反熔絲電 路31執(zhí)行點名測試(步驟S14)。隨后將描述每個步驟S12至S14的 操作的細節(jié)。
在晶片狀態(tài)下制造時執(zhí)行這樣的測試步驟。g卩，這樣的測試步驟 對多個半導體器件(芯片)并行地執(zhí)行。更具體來說，如圖6所示， 在半導體晶片400包括的半導體器件中，對jXk個半導體器件并行地 執(zhí)行操作測試。并行測試的jXk個半導體器件是所謂的DUT (被測器 件)。DUT的數(shù)目取決于布置在測試器中的探針板401的構造。例如， 并行地測試大約200個半導體器件。
探針板401具有大量的探針以接觸經(jīng)受測試的半導體器件中布置 的每個端子。如圖6所示，提供時鐘信號CK的探針401a、提供指令 信號CMD的探針401b和提供地址信號ADD的探針401c均公共地連 接在芯片之間。這樣的原因在于，在用于檢測缺陷地址的操作測試中， 不需要提供單獨用于每個芯片的時鐘信號CK、地址信號ADD和指令
18信號CMD，只需公共地向所有的芯片提供這些信號。
與之相反，需要對每個芯片單獨地提供輸入/輸出數(shù)據(jù)DQ，因此， 交換數(shù)據(jù)DQ的探針401d沒有公共地連接，而單獨地連接到每個芯片。
圖7是用于說明設置操作(步驟S12)的流程圖。圖8是與設置 操作相關的電路圖。
設置操作是受檢測的缺陷地址從測試器傳輸?shù)桨雽w器件10的操 作，使熔絲組100內的鎖存電路320鎖存缺陷地址。如上所述，對多 個芯片并行地執(zhí)行測試步驟，且地址信號ADD被公共地提供到芯片。 即，不能提供單獨的地址信號ADD到每個芯片。與之相反，不必說， 缺陷地址根據(jù)每個芯片而不同。
為了解決這樣的問題，在本實施例中，經(jīng)由地址端子22來對地址 信號ADD進行增量(或減量)，同時，數(shù)據(jù)端子23被用于向每個芯 片通知缺陷的存在。這在下面做特定的描述。
首先，3V和OV被分別施加到外部端子VPPS和VBBS，由此， 屬于相同DUT的所有芯片的反熔絲電路31進入到"設置模式"(步 驟S21)。當進入設置模式時，模式確定電路120將模式信號Ml和 M2都設置為高電平，響應于此，控制電路IIO在設置模式時執(zhí)行操作。
在控制電路IIO進入設置模式之后，在測試器側，地址信號ADD 被設置為最小值(=0)(步驟S22)，且"修復設置地址"被提供到地 址為缺陷地址的芯片(步驟S23和S24)。修復設置地址意味著缺陷地 址將被存儲在其中的熔絲組100的地址。修復設置地址對于每個芯片 需要是單獨的，并由此提供這些信號，使用通過數(shù)據(jù)端子23的數(shù)據(jù) DQ。地址信號ADD提供到控制電路110中包括的地址緩沖器和鎖存電 路113。電路113中鎖存的地址信號ADD公共地提供到多個熔絲組100 作為位DATA1至DATAm。
接收修復設置地址的控制電路110激活相應的選擇信號SEL，并 由此，選擇預定的熔絲組100 (步驟25)。這使所選擇的熔絲組100 內的選擇電路310成為導電狀態(tài)。具體來說，數(shù)據(jù)信號DQO被提供到 控制電路110中包括的DQO緩沖器114中，所述控制電路110向鎖存 和解碼器電路U5提供使能信號。數(shù)據(jù)信號DQ1至DQ3被提供到解碼 器電路115。鎖存和解碼器電路115將數(shù)據(jù)信號DQ1至DQ3解碼，以 產(chǎn)生選擇信號SEL。每個選擇信號SEL被提供到熔絲組100中的相關 的一個。由此，根據(jù)數(shù)據(jù)信號DQ1至DQ3來選擇熔絲組100中的一個。
在該狀態(tài)下，使能信號E和缺陷地址的位DATA1至DATAm中 的每個被提供到熔絲組100 (步驟S26)。此時，寫晶體管301保持在 關斷狀態(tài)。結果，在所選擇的熔絲組100內的鎖存電路320中，使能 信號E和缺陷地址的位DATA1至DATAm中的每個被鎖存。
通過增量所述地址信號ADD來對所有的地址執(zhí)行這樣的操作(步 驟S28)。隨后，當?shù)刂沸盘朅DD達到最大值(ADD=Max)時，完 成對所有地址的增量(步驟S27:是)。因而，完成一系列的設置操作。 作為操作的結果，所有的缺陷地址被鎖存到熔絲組100。對于鎖存缺陷 地址的熔絲組100的使能電路220，使能信號E被鎖存。
在設置操作中的1-尋址過程所需的時間，S卩，從圖7所示的步驟 S23至步驟S28的操作所需的時間，處于納秒(nanosecond)的數(shù)量級。 作為一個示例，假設1-尋址過程所需的時間是14納秒且地址的總數(shù)是 34000，則完成設置操作所需的時間是大約0.48秒。S卩，對于屬于相同 的DUT的所有芯片，可以在0.48秒內完成設置操作。圖9是示出設置操作時每個信號的改變的一個示例的時序圖。
在圖9所示的示例中，以2-時鐘循環(huán)來增量地址。更具體來說， 響應于時鐘信號CK的第一上升沿，輸入地址信號ADD的第一半 (ADDa)，且響應于第二上升沿，輸入地址信號ADD的第二半 (ADDb)。
另一方面，在修復設置地址中，使用多個數(shù)據(jù)端子23中的四個端 子，從中使用位DQO作為使能信號。參見圖9。位DQO是高激活的， 且當在作為目標循環(huán)的2-時鐘循環(huán)的整個周期內保持高電平時，芯片 的選擇變得有效，且反熔絲電路31產(chǎn)生使能信號E。另一方面，在時 鐘信號的兩個沿處總共四次地取出剩余的3-位DQ1至DQ3。作為4次 取出(AF1至AF4)的結果，指定修復設置地址。如上所述，通過位 DQ1至DQ3指定的修復設置地址用于選擇熔絲組100。
圖IO是在設置操作時的每個信號的變化的一個示例的表格。
在圖IO所示的示例中，地址信號ADD的第一半ADDa和地址信 號ADD的第二半ADDb是10位。行地址(或列地址)由第一次輸入 的第一半ADDa的10位(AO至A9)和第二次輸入的第二半ADDb 的三位(A0至A2)形成的13位指定，存儲地址(bank address)由第二 半ADDb的A4位和A5位形成的兩位指定。第二半ADDb的A3位是 使能位，且在設置操作時一直設置為高電平(1)。剩余的位A6至A9 沒有被使用。這些地址信號ADD被公共地施加到屬于同一 DUT的所 有芯片。
如上所述，與每個地址相對應的修復設置地址根據(jù)每個芯片而不 同，且當用于使能的DQ0位處于高電平(1)時，其它的位DQ1至DQ3 是有效的。在圖10所示的示例中，芯片#0在地址#2和#5處使能，芯 片#1在地址#4處使能。根據(jù)設置操作，可以對單獨的芯片并行地設置任意的缺陷地址。 圖11是用于說明寫操作的流程圖(步驟S13)。在寫操作中，暫
時鎖存到鎖存電路320的缺陷地址被寫入到反熔絲元件330。
首先，4V和-2V被分別施加到外部端子VPPS和VBBS，并由此， 屬于同一 DUT的所有芯片的反熔絲電路31進入到"寫模式"(步驟 S31)。當進入寫模式時，模式確定電路120將模式信號M1設置為高 電平且將模式信號M2設置為低電平，且響應于此，控制電路110在寫 模式時執(zhí)行操作。
如圖12所示，在將控制電路110進入到寫模式之后，測試器周期 性地改變時鐘信號CK。當進入寫模式時，控制電路110與時鐘信號 CK同步地增加內部計數(shù)器111。內部計數(shù)器111的計數(shù)值C分別表示 相應的熔絲組100，因此，每次計數(shù)值C改變時，選擇不同的熔絲組 100。計數(shù)值C被設置為O作為初始值(步驟S32)。
在時鐘信號CK處于高電平的時期內，控制電路110向通過計數(shù) 值C選擇的熔絲組100提供寫信號SELBRK (步驟S33)。由此，在 時鐘信號CK處于高電平的時期內，寫晶體管301導通。此時，讀晶體 管302保持在關斷狀態(tài)。
在寫操作時，反熔絲元件330的源極/漏極332提供有電壓VBBSV (-2V)。結果，當寫晶體管301導通時，從熔絲組IOO所包括的反熔 絲元件330中，在以高電平(1)鎖存到相應的鎖存電路320的反熔絲 元件330中，6V(=4V+2V)的電壓施加到柵極絕緣膜。由此，在反熔 絲元件330中產(chǎn)生介質擊穿。結果，其狀態(tài)不可逆地從非導電狀態(tài)轉 變?yōu)閷щ姞顟B(tài)。另一方面，從熔絲組100所包括的反熔絲元件330中， 在以低電平(0)鎖存到相應的鎖存電路320的反熔絲元件330中，只有2V (=0V+2V)的電壓施加到柵極絕緣膜，因而柵極絕緣膜沒有破 壞。即，反熔絲元件330保持在非導電狀態(tài)。
由此，通過使用鎖存電路320暫時保持的缺陷地址以非易失性的 方式被記錄在反熔絲元件330中。與對鎖存電路320的寫入相比，對 反熔絲元件330的寫入需要更長的時間(例如，5ms)。
通過與時鐘信號CK同步地來增加內部計數(shù)器111，對所有的熔絲 組IOO執(zhí)行這樣的操作(步驟S35)。隨后，當內部計數(shù)器lll的計數(shù) 值C達到最大值時，完成對所有熔絲組100的寫過程(步驟S34:是)。 因而，完成了一系列的寫操作。因此，當反熔絲電路31中包括的熔絲 組100的數(shù)目是例如1000時，對屬于同一 DUT的所有芯片的寫操作 在大約5秒(=5msX1000)內完成。
在該情況下，對每個熔絲組100執(zhí)行寫操作的原因被當作是測試 器所提供的電流量的限制。因此，當測試器可以提供的電流量大到一 定程度時，可以同時對包括在一個芯片中的多個熔絲組100執(zhí)行寫操 作。根據(jù)該構造，可以以更高的速度完成一系列的寫操作。
圖13是用于說明點名測試(步驟S14)的流程圖。在點名測試中， 確定缺陷地址是否被正確地寫入到每個熔絲組100。
首先，使外部端子VPPS和VBBS成為斷開狀態(tài)，由此，屬于同 一DUT的所有芯片的反熔絲電路31進入"讀出模式"(步驟S41)。 當進入讀出模式時，模式確定電路120將模式信號M1設置為低電平并 將模式信號M2設置為高電平。響應于此，控制電路IIO在讀出模式時 執(zhí)行操作。
在將控制電路IIO進入讀出模式之后，如圖14所示，測試器向每 個芯片提供復位信號RESET (步驟S42)。復位信號RESET是指令信
23號CMD的預定組合，因此被提供到指令端子21。
當在進入讀出模式的時間期間提供復位信號RESET時，控制電路 110與時鐘信號CK同步地增加內部計數(shù)器112。內部計數(shù)器12的計數(shù) 值C1被設置為0作為初始值(步驟S43)。
內部計數(shù)器112的計數(shù)值C1分別表示多個熔絲組100，因此，每 次計數(shù)值Cl改變時，選擇不同的熔絲組100。通過一個計數(shù)值Cl選 擇的熔絲組100的數(shù)目沒有被特別限定。例如，可以選擇大約32個熔 絲組100。當計數(shù)值C1所選擇的熔絲組100的數(shù)目被設置為2的冪時， 不需要另外地布置內部計數(shù)器112，在這種情況下，只需使用內部計數(shù) 器111的高階位。
控制電路IIO然后將預先充電信號PRE設置為低電平持續(xù)預定的 周期，并將讀出電路340預先充電(步驟S44)。如上所述，電源電壓 VDD和基準電壓Vref之間的關系是VDD > Vref。因此，緊接著預先 充電之后的狀態(tài)下的位輸出Bi (i=l至m)和使能信號Ea處于高電平 (1)。
在完成了預先充電之后，控制電路110向計數(shù)值Cl所選擇的熔絲 組100提供讀出信號SELBSA (步驟S45)。由此，所選擇的熔絲組 100內的讀晶體管302導通，且讀出電路340的節(jié)點"a"連接到反熔 絲元件330。此時，寫晶體管301保持在關斷狀態(tài)。
結果，在反熔絲元件330的介質擊穿的情況下，電流從節(jié)點"a" 通向反熔絲元件330，因而節(jié)點"a"的電勢降低，位輸出Bi和使能信 號Ea被轉換為低電平(0)。與之相反，在沒有反熔絲元件330的介 質擊穿的情況下，節(jié)電"a"的電勢保持在VDD，因而，位輸出Bi和 使能信號Ea保持高電平(1)。如上所述，讀取選擇熔絲組100中寫入的缺陷地址和使能信號Ea。 通過與時鐘信號CK同步地增加內部計數(shù)器112，對所有的熔絲組100 執(zhí)行這樣的操作(步驟S47)。隨后，當內部計數(shù)器112的計數(shù)值C1 達到最大值時，完成對所有熔絲組100的讀出操作(步驟S46:是)。 由此完成一系列的讀出操作。
由此讀取的缺陷地址被提供到測試器(未示出)，并與操作測試 (步驟Sll)中檢測到的缺陷地址進行比較。當作為比較的結果時，兩 個地址都匹配(步驟S48:是)，點名測試結束。與之相反，當?shù)刂分?的至少一部分沒有匹配(步驟S48:否)時，反熔絲元件330的破壞不 充分。因此，對同一的熔絲組IOO執(zhí)行重新寫入(步驟S49)。
此后，再次執(zhí)行點名，且將缺陷地址與測試器內存儲的缺陷地址 進行比較。當作為比較結果時，由成功的重新寫入導致兩個地址都匹 配(步驟S50:是)，點名測試結束。相反，當保留即使一個未匹配的 地址(步驟S50:否)時，中止對熔絲組IOO的寫入禁止，且執(zhí)行對在 禁止電路230中包括的反熔絲元件330的寫入(步驟S51)。由此，禁 止信號Da被激活，以便使得使能電路220和在位存儲電路210中包括 的讀出電路340無效。因此，熔絲組100無效。
要被寫入到無效的熔絲組100的缺陷地址然后被寫入到處于未使 用狀態(tài)的另一熔絲組IOO (步驟S52)。此后，再次進行點名，缺陷地 址與測試器內存儲的缺陷地址進行比較。結果，當由于成功的交替寫 入導致兩個地址都匹配時(步驟S53:是)，點名測試結束。相反，當 保留即使一個未匹配的地址(步驟S53:否)時，芯片被當作是缺陷產(chǎn) 品(步驟S54)。
如上所述，在本實施例中，除了使熔絲組100有效的使能電路220 之外，還提供了使熔絲組100無效的禁止電路230。因而，即使當重新 寫入不成功時，不是立即丟棄芯片，而是對處于未使用狀態(tài)下的另一
25熔絲組IOO的交替寫入變?yōu)榭赡堋＿@樣使得產(chǎn)品產(chǎn)量提高。 在一系列的測試步驟下執(zhí)行的操作如上所述。
根據(jù)本實施例，所有的缺陷地址在設置操作中被鎖存(步驟S12)， 且此后，實際地執(zhí)行對反熔絲元件330的寫操作(步驟S13)。結果， 可以對多個芯片并行地進行耗時的寫操作。由此，可以大大縮短對反 熔絲元件330的寫時間。
除此之外，在設置操作(步驟S12)中，通過使用數(shù)據(jù)DQ來提供 修復設置地址同時增量所述地址信號ADD，由此可以對每個芯片設置 不同的缺陷地址。結果，變得可以使用正常的探針板401，提供地址信 號ADD的探針401c公共地連接到探針板401。
通過激活禁止電路230，可以最終使在點名測試(步驟S14)中發(fā) 現(xiàn)寫缺陷的熔絲組IOO無效。由此，可以交替地對未使用的熔絲組100 寫入，因而使提高產(chǎn)品產(chǎn)量變?yōu)榭赡堋?br> 如上所述，在實際使用的狀態(tài)下，外部端子VPPS和VBBS處于 斷開狀態(tài)，因此， 一直設置讀出模式。因此，當復位信號RESET在輸 入電源時或復位時發(fā)出時，執(zhí)行圖13所示的步驟S43至步驟S47的過 程，讀取在每個熔絲組100中寫入的缺陷地址RADD。此后，讀取的 缺陷地址RADD被提供到圖l所示的地址比較電路32，通過地址比較 電路32和存取控制電路12的控制，具有缺陷的正常單元lla被冗余單 元llb取代。由此，修復缺陷地址。
本發(fā)明處于不限于上述實施例的方式，而是各種更改在權利要求 中陳述的本發(fā)明的范圍內是可能的，自然地，在本發(fā)明的范圍內包括 這些更改。例如，在本實施例中，在設置操作中鎖存所有的缺陷地址(步驟
S12)，此后，實際地執(zhí)行對反熔絲元件330的寫操作(步驟S13)。 然而，本發(fā)明不限于此。因此，可以省掉鎖存電路320，在該狀態(tài)下， 在設置操作時可以實際地執(zhí)行對反熔絲元件330的寫入。
另外，在本實施例中，在增量所述地址信號ADD的同時通過使用 數(shù)據(jù)DQ來提供修復設置地址。然而，本發(fā)明不限于此。因此，可以通 過另一方法來執(zhí)行提供缺陷地址和修復設置地址。
此外，在本實施例中，當禁止電路230布置在每個熔絲組100中 時，使能的熔絲組100可以被無效。然而，在本發(fā)明中，這樣的禁止 電路230的布置不是必要的。
另外，在本實施例中，對于反熔絲元件330，使用具有構造與MOS 晶體管的構造相同的柵極破壞反熔絲元件。然而，在本發(fā)明中，反熔
絲元件的特定構造不受特別限定。因此，例如，可以使用具有構造與 DRAM單元電容器的構造相同的容量破壞反熔絲元件。
權利要求
1. 一種具有反熔絲電路的半導體器件，所述反熔絲電路包括反熔絲元件，永久地存儲數(shù)據(jù)；以及鎖存電路，暫時地存儲要被寫入到所述反熔絲元件中的數(shù)據(jù)。
2. 如權利要求l所述的半導體器件，所述反熔絲電路還包括 寫晶體管，連接在所述鎖存電路和所述反熔絲元件之間；以及 控制電路，至少控制所述寫晶體管，其中，在所述鎖存電路暫時地存儲所述數(shù)據(jù)期間所述控制電路使所述寫 晶體管為關斷狀態(tài)，而在將所述鎖存電路中存儲的數(shù)據(jù)寫入到所述反 熔絲元件中時所述控制電路使所述寫晶體管為導通狀態(tài)。
3. 如權利要求2所述的半導體器件，所述反熔絲電路還包括 讀出電路，讀取在所述反熔絲元件中存儲的數(shù)據(jù)；以及 讀晶體管，連接在所述反熔絲元件和所述讀出電路之間，其中， 在讀取所述反熔絲元件中存儲的數(shù)據(jù)時，所述控制電路使所述讀晶體管為導通狀態(tài)。
4. 如權利要求3所述的半導體器件，其中所述寫晶體管和所述讀晶體管具有比所述反熔絲元件的柵極絕緣 膜更厚的柵極絕緣膜。
5. 如權利要求2-4中的任一項所述的半導體器件，所述半導體器 件具有多個熔絲組，每個熔絲組包括多個位存儲電路，每個位存儲電 路具有所述鎖存電路和所述反熔絲元件，其中，所述控制電路使從外部提供的修復設置地址指定的所述熔絲組中 的一個鎖存從外部提供的缺陷地址。
6. 如權利要求5所述的半導體器件，其中所述熔絲組中的每個包括使能電路，使在屬于同一熔絲組的所述位存儲電路中存儲的缺陷 地址有效；以及禁止電路，使在屬于同一熔絲組的所述位存儲電路中存儲的所述 缺陷地址無效。
7. 如權利要求6所述的半導體器件，其中所述使能電路具有與每個位存儲電路的電路構造基本相同的電路 構造。
8. 如權利要求5所述的半導體器件，還具有地址端子，所述缺陷地址從外部提供到所述地址端子；以及 數(shù)據(jù)端子，所述修復設置地址從外部提供到所述數(shù)據(jù)端子。
9. 一種具有反熔絲電路、地址端子和數(shù)據(jù)端子的半導體器件，所 述反熔絲電路包括多個熔絲組，包括用于永久地存儲數(shù)據(jù)的反熔絲元件；以及 控制電路，將經(jīng)由所述地址端子提供的缺陷地址寫入到通過經(jīng)由 數(shù)據(jù)端子提供的修復設置地址所指定的熔絲組中的一個。
10. 如權利要求9所述的半導體器件，其中所述修復設置地址由在彼此不同的時間提供的多個數(shù)據(jù)來指定。
11. 如權利要求9所述的半導體器件，其中所述缺陷地址由在彼此不同的時間提供的多個地址信號來指定。
12. 如權利要求9-11中的任一項所述的半導體器件，其中每個熔 絲組包括多個位存儲電路，存儲所述缺陷地址；使能電路，使存儲在所述位存儲電路中的所述缺陷地址有效；以及禁止電路，使存儲在所述位存儲電路中的所述缺陷地址無效。
13. 如權利要求12所述的半導體器件，其中所述使能電路具有與所述位存儲電路的電路構造基本相同的電路 構造。
14. 一種具有反熔絲電路的半導體器件，所述反熔絲電路包括 多個熔絲組，所述多個熔絲組中的每個包括永久地存儲數(shù)據(jù)的反熔絲元件，其中，每個熔絲組包括多個位存儲電路，存儲缺陷地址；以及禁止電路，使所述位存儲電路中存儲的所述缺陷地址無效。
15. 如權利要求14所述的半導體器件，其中每個熔絲組還包括使能電路，所述使能電路使在所述位存儲電路 中存儲的所述缺陷地址有效。
16. 如權利要求15所述的半導體器件，其中所述使能電路具有與所述位存儲電路的電路構造基本相同的電路 構造。
17. 如權利要求16所述的半導體器件，其中所述反熔絲電路還包括控制電路，所述控制電路激活在要寫入所述缺陷地址的所述熔絲組 中的一個中所包括的使能電路，以及激活所述缺陷地址的寫入不成功 的所述熔絲組中的一個中所包括的禁止電路。
18. 如權利要求14-17中的任一項所述的半導體器件，還具有 地址端子，所述缺陷地址從外部提供到所述地址端子； 數(shù)據(jù)端子，用于選擇所述熔絲組的修復設置地址從外部提供到所述數(shù)據(jù)端子。
19. 一種將缺陷數(shù)據(jù)寫入到反熔絲電路的方法，所述反熔絲電路具有反熔絲元件和鎖存電路，所述反熔絲元件永久地存儲數(shù)據(jù)，所述 鎖存電路暫時地存儲要被寫入到所述反熔絲元件的數(shù)據(jù)，所述方法包括通過操作測試來檢測所述缺陷地址； 將所述檢測的缺陷地址鎖存到所述鎖存電路；以及 將鎖存到所述鎖存電路的所述缺陷地址寫入到所述反熔絲元件。
20. —種將缺陷地址寫入到反熔絲電路的方法，所述反熔絲電路 具有多個熔絲組和控制電路，所述熔絲組包括永久地存儲數(shù)據(jù)的反熔 絲元件，所述控制電路將經(jīng)由地址端子提供的所述缺陷地址寫入到通 過經(jīng)由數(shù)據(jù)端子提供的修復設置地址所指定的所述熔絲組中的一個， 所述方法包括-將提供到所述地址端子的地址增量或減量；以及 當?shù)刂肥撬鋈毕莸刂窌r，向所述數(shù)據(jù)端子提供所述修復設置地址。
21. —種在反熔絲電路中寫入缺陷地址的方法，所述反熔絲電路 具有多個熔絲組，所述多個熔絲組中的每個包括永久地存儲數(shù)據(jù)的反 熔絲元件，所述熔絲組中的每個包括.-多個位存儲電路，存儲所述缺陷地址；使能電路，使所述位存儲電路中存儲的所述缺陷地址有效；以及 禁止電路，使所述位存儲電路中存儲的所述缺陷地址無效， 所述方法包括激活在要寫入所述缺陷地址的所述熔絲組中的一個中包括的 所述使能電路；以及當所述缺陷地址的寫入不成功時，激活在所述熔絲組中的一 個中包括的所述禁止電路。
22.如權利要求21所述的將缺陷地址寫入到所述反熔絲電路的方 法，所述方法還包括把要被寫入到激活了所述禁止電路的所述熔絲組中的所述缺陷地 址寫入到另一熔絲組中。
23.如權利要求21或22所述的將缺陷地址寫入到所述反熔絲電 路的方法，還包括寫入所述缺陷地址；以及當缺陷地址的寫入不成功時，重新寫入所述缺陷地址。
全文摘要
本發(fā)明提供了一種包括反熔絲電路的半導體器件和向反熔絲電路寫入缺陷地址的方法。根據(jù)本發(fā)明的反熔絲電路包括反熔絲元件，以非易失的方式來保持數(shù)據(jù)；鎖存電路，暫時地保持要被寫入到反熔絲元件的數(shù)據(jù)。能夠以納秒的數(shù)量級執(zhí)行對鎖存電路的寫入，因而，即使當各自不同的缺陷地址被寫入到多個芯片時，可以在非常短的時間段完成對鎖存電路的寫過程。由此，可以對芯片并行地執(zhí)行對反熔絲元件的寫入的實際過程，結果，可以以高速執(zhí)行對反熔絲元件的寫入過程。
文檔編號G11C17/18GK101425341SQ20081017386
公開日2009年5月6日 申請日期2008年10月29日 優(yōu)先權日2007年10月29日
發(fā)明者宮武伸一, 小川澄男 申請人:爾必達存儲器株式會社