專利名稱：一種交叉型鐵電存儲陣列結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計領(lǐng)域，特別涉及一種交叉型鐵電存儲陣列結(jié)構(gòu)。
技術(shù)背景鐵電存儲器是一種利用鐵電電容滯回特性制造的新型存儲器件。主流鐵電存儲器(FeRAM)多為以1T1C單元為基礎(chǔ)或是以2T2C單元為基礎(chǔ)的陣列。在這類 陣列中，盡管數(shù)據(jù)位數(shù)不同，每個存儲陣列都包括三種信號線，即PL(極板信號 線)，WL (門控信號線)和BL (數(shù)據(jù)信號線)。在這種陣列結(jié)構(gòu)中，存儲單元按規(guī) 則的矩形排列，WL和PL為相互獨立的信號，不同行(或不同列)之間，WL/PL 沒有復(fù)用。圖4與圖5分別是1T1C陣列結(jié)構(gòu)和2T2C陣列結(jié)構(gòu)?？梢钥吹剑谶@ 樣的結(jié)構(gòu)下，存儲陣列的容量可以描述為MXN的形式，控制線數(shù)目與信號線數(shù) 目比例分別為2: l和l: 1。這兩種陣列結(jié)構(gòu)的控制信號都是一維分布的，即各 個WL和PL之間是平行的，因此WLZPL的位數(shù)與M或N—樣。從而造成這樣的困 難在相同容量下， 一方面減小WL/PL的位數(shù)會造成數(shù)據(jù)位數(shù)的增加，這樣就不 得不增加信號引腳或是添加信號選通電路與二維譯碼，增大了電路的復(fù)雜性與面 積；另一方面保證一定的信號引腳數(shù)量可能會增加WL/PL的位數(shù)以及延長信號線 的長度，對譯碼器規(guī)模以及操作速度都不利。不同的WL與PL放置方法并不能有 效的優(yōu)化存儲陣列，因此需要有一種從控制方法上就有根本區(qū)別的新型存儲陣列 結(jié)構(gòu)來實現(xiàn)更優(yōu)化的存儲器設(shè)計。本發(fā)明從這一點入手，提出了一種控制線數(shù)目 與信號線數(shù)目比例為1: 2的交叉結(jié)構(gòu)存儲陣列，通過控制線的復(fù)用有效的減少 了控制信號端口的位數(shù)，有利于鐵電存儲器(FeRAM)結(jié)構(gòu)電路設(shè)計與優(yōu)化。 發(fā)明內(nèi)容本發(fā)明的目的是設(shè)計了一種交叉型鐵電存儲陣列結(jié)構(gòu)。其特征在于，該交叉 型鐵電存儲陣列結(jié)構(gòu)以交叉型鐵電存儲單元為基本組成部分，每個鐵電存儲單元 在橫縱方向上分別與同行或同列的存儲單元共用控制線CL，同一列的存儲單元之 間共用列方向上的數(shù)據(jù)信號線BL，同一行的存儲單元之間共用行方向上的數(shù)據(jù)信號線BL，行與列之間不共用數(shù)據(jù)信號線BL。所述交叉型鐵電存儲單元由4個1T1C存儲結(jié)構(gòu)①為Cel，②為Ce2，③為 Ce3和④為Ce4、 一條行控制線CL—R2、 一條列控制線CL—C2、兩條行數(shù)據(jù)線BL—R2 和BL—R3、兩條列數(shù)據(jù)線BL—C2和BL_C3組成。所述1T1C存儲結(jié)構(gòu)由一個NM0S晶體管和一個鐵電電容構(gòu)成； 一個1T1C存 儲結(jié)構(gòu)包括P、 B、 G三個端口；其鐵電電容的一端連接在麗OS晶體管的源極， 另一端為該存儲結(jié)構(gòu)的P端；醒OS晶體管的漏極為該存儲結(jié)構(gòu)的B端，柵極為該 存儲結(jié)構(gòu)的G端；其中Cel的P端連接到CL—R2， Cel的B端連接到BL一R2， Cel 的G端連接到CL—C2; Ce2的P端連接到CL—C2， Ce2的B端連接到BL—C3， Ce2 的G端連接到CL一R2; Ce3的P端連接到CL一C2， Ce3的B端連接到BL一C2， Ce3 的G端連接到CL—R2; Ce4的P端連接到CL—R2， Ce4的B端連接到BL—R3。所述交叉型鐵電存儲陣列結(jié)構(gòu)的操作時序為整個操作過程分為0， 1， 2， 3 共4個階段；在0階段中，控制線CL一R2和CL—C2均為低電平；在1階段中，控 制線CL一R2和CL一C2均為高電平；在2階段中，控制線CL一R2保持高電平，CL_C2 降低為低電平；在3階段中，CL一C2上升至高電平，CL—R2降低為低電平；通過 CL—R2和CL—C2選中陣列中的4個1T1C存儲單元，取其中兩個存儲單元為例，定 義其位線分別為BL一C2和BL—C3;先對BL—C2所連接單元寫入1 ，對BL一C3所連 接單元寫入0;再控制BPC (位線預(yù)放電控制端)對BL—C2和BL—C2清零；進行 讀操作，可見從BLj:2正確地讀出了 1，對BL_C3正確地讀出了 0;再控制BPC 對BL—C2和BL—C3清零；再進行讀操作，檢驗電路對鐵電電容的回寫功能，仍然 讀出了正確的結(jié)果。本發(fā)明的有意效果是與傳統(tǒng)結(jié)構(gòu)相比較由于這種交叉型陣列結(jié)構(gòu)的特殊的 結(jié)構(gòu)和工作方式，導(dǎo)致一個陣列最多并行寫入/讀出4bit數(shù)據(jù)，采用分塊陣列的 結(jié)構(gòu)設(shè)計可以實現(xiàn)多位數(shù)據(jù)并行讀寫，交叉型鐵電存儲陣列非常有利于電路的對 稱分布，有利于驅(qū)動電路、靈敏讀放等外圍電路的排布，另外采用交叉型的陣列 結(jié)構(gòu)有利于縮短BL的長度，進而減小數(shù)據(jù)線上寄生電容，有利于提高存儲器的讀寫速度。最后，控制線數(shù)目與信號線數(shù)目比例為1: 2，大大減少了控制信號，簡化了外圍電路的設(shè)計。


圖1為交叉型FeRAM存儲陣列結(jié)構(gòu)，其中虛線圓范圍內(nèi)是交叉型FeRAM存儲 單元，其中①為Cel，②為Ce2，③為Ce3和④為Ce4。 圖2為1T1C存儲結(jié)構(gòu)圖。 圖'3為交叉型FeRAM存儲陣列操作時序。 圖4為交叉型FeRAM存儲陣列仿真結(jié)果。 圖5為交叉型FeRAM存儲陣列版圖排布。 圖6為1T1C型FeRAM存儲陣列。 圖7為2T2C型FeRAM存儲陣列。
具體實施方式
本發(fā)明設(shè)計了一種交叉型鐵電存儲陣列結(jié)構(gòu)。該交叉型鐵電存儲陣列結(jié)構(gòu)以 交叉型鐵電存儲單元為基本組成部分。如圖l所示的交叉型鐵電存儲陣列結(jié)構(gòu)，圖中的虛線圓范圍內(nèi)是表示交叉型 FeRAM存儲單元，其中①為Cel，②為Ce2，③為Ce3和 為Ce4。每個鐵電存儲 單元在橫縱方向上分別與同行或同列的存儲單元共用控制線CL，同一列的存儲單 元之間共用列方向上的數(shù)據(jù)信號線BL，同一行的存儲單元之間共用行方向上的數(shù) 據(jù)信號線BL，行與列之間不共用數(shù)據(jù)信號線BL。具體包括一條行控制線(CL—R2)， 一條列控制線(CL—C2)，兩條行數(shù)據(jù)線(BL—R2, BL—R3)，兩條列數(shù)據(jù)線(BL—C2， BL—C3)。1T1C存儲結(jié)構(gòu)如圖2所示，包括一個畫OS晶體管和一個鐵電電容。鐵電電 容的一端連接在醒0S晶體管的源極，另一端為該存儲結(jié)構(gòu)的P端。NM0S晶體管 的漏極為該存儲結(jié)構(gòu)的B端，柵極成為該存儲結(jié)構(gòu)的G端。 一個1T1C存儲結(jié)構(gòu) 包括(P， B， G)三個端口；所述鐵電電容的一端連接在MdOS晶體管的源極，另一端為該存儲結(jié)構(gòu)的P 端；麗0S晶體管的漏極為該存儲結(jié)構(gòu)的B端，柵極為該存儲結(jié)構(gòu)的G端；其中 Cel的P端連接到CL—R2， Cel的B端連接到BL一R2， Cel的G端連接到CL—C2;Ce2的P端連接到CL—C2， Ce2的B端連接到BL—C3， Ce2的G端連接到CL—R2; Ce3的P端連接到CL—C2， Ce3的B端連接到BL—C2， Ce3的G端連接到CL—R2; Ce4的P端連接到CL—R2， Ce4的B端連接到BL—R3。lTlC型FeRAM存儲陣列如圖6所示，同行的存儲單元之間共用WL(字控制線) 和PL(極板控制線)，同列的存儲單元之間共用BL(位數(shù)據(jù)線)，不同行之間不共 用控制線，不同列之間不共用信號線；2T2C型FeRAM存儲陣列如圖7所示，同行 的存儲單元之間共用WL(字控制線)和PL(極板控制線)，同列的存儲單元之間共 用BL(位數(shù)據(jù)線)，不同行之間不共用控制線，不同列之間不共用信號線。圖3所示為交叉型FeRAM存儲陣列操作時序，整個操作過程分為0， 1， 2， 3 共4個階段；在0階段中，控制線CL—R2和CL一C2均為低電平；在1階段中，控 制線CL一R2和CL一C2均為高電平；在2階段中，控制線CL—R2保持高電平，CL_C2 降低為低電平；在3階段中，CL—C2上升至高電平，CL—R2降低為低電平；通過 CL—R2和CL一C2選中陣列中的4個1T1C存儲單元，取其中兩個存儲單元為例，定 義其位線分別為BL—C2和BL一C3;先對BL一C2所連接單元寫入1 ，對BL—C3所連 接單元寫入0;再控制BPC (位線預(yù)放電控制端)對BL—C2和BL—C2清零；進行 讀操作，可見從BL_C2正確地讀出了 1，對BL—C3正確地讀出了 0;再控制BPC 對BL—C2和BL—C3清零；再進行讀操作，檢驗電路對鐵電電容的回寫功能，仍然 讀出了正確的結(jié)果，如圖4所示的交叉型FeRAM存儲陣列仿真結(jié)果。例如對同樣一個1Kbit容量的4bit并行讀寫的存儲陣列，采用普通陣列結(jié)構(gòu) 則為一個256X4的陣列，需要一個8—256譯碼器，512個WL/PL的驅(qū)動，BL線 長度長達256個1T1C存儲單元的邊長；而采用交叉型鐵電存儲陣列結(jié)構(gòu)，則只 需要兩個4—16譯碼器，32個CL驅(qū)動，BL線長度只相當(dāng)于32個存儲單元的邊 長。對于傳統(tǒng)陣列，即使可以采用列譯碼將陣列排布為32X32的正方形，使BL 線長度和交叉型陣列相當(dāng)，但卻付出了增加列選以及對BL進行隔離和內(nèi)部保護 等電路的代價，即使這樣，仍需要64個WL/PL驅(qū)動。交叉型陣列和傳統(tǒng)陣列結(jié)構(gòu)相比，有利于電路的對稱性和外圍電路的排布， 可降低譯碼和驅(qū)動電路的數(shù)目和規(guī)模，以及可降低BL長度進而提高讀寫速度。
權(quán)利要求
1.一種交叉型鐵電存儲陣列結(jié)構(gòu)，其特征在于，該交叉型鐵電存儲陣列結(jié)構(gòu)以交叉型鐵電存儲單元為基本組成部分，每個鐵電存儲單元在橫縱方向上分別與同行或同列的存儲單元共用控制線CL，同一列的存儲單元之間共用列方向上的數(shù)據(jù)信號線BL，同一行的存儲單元之間共用行方向上的數(shù)據(jù)信號線BL，行與列之間不共用數(shù)據(jù)信號線BL。
2. 根據(jù)權(quán)利要求1所述交叉型鐵電存儲陣列結(jié)構(gòu)，其特征在于，所述交叉型 鐵電存儲單元由4個1T1C存儲結(jié)構(gòu)Cel 、Ce2、Ce3和Ce4; —條行控制線CL—R2; 一條列控制線CL_C2;兩條行數(shù)據(jù)線BL—R2及BL一R3和兩條列數(shù)據(jù)線BL_C2 及BL—C3組成。
3. 根據(jù)權(quán)利要求2所述交叉型鐵電存儲陣列結(jié)構(gòu)，其特征在于，所述1T1C 存儲結(jié)構(gòu)由 一個NMOS晶體管和一個鐵電電容構(gòu)成;一個1T1C存儲結(jié)構(gòu)包括P、 B、 G三個端口。
4. 根據(jù)權(quán)利要求2所述交叉型鐵電存儲陣列結(jié)構(gòu)，其特征在于，所述P、 B、 G三個端口是鐵電電容的一端連接在NMOS晶體管的源極，另一端為該存儲結(jié) 構(gòu)的P端；NMOS晶體管的漏極為該存儲結(jié)構(gòu)的B端，柵極為該存儲結(jié)構(gòu)的G 端；其中Cel的P端連接到CL—R2， Cel的B端連接到BL_R2， Cel的G端連 接到CL—C2; Ce2的P端連接到CL—C2， Ce2的B端連接到BL—C3， Ce2的G 端連接到CL_R2; Ce3的P端連接到CL—C2， Ce3的B端連接到BL_C2， Ce3 的G端連接到CL—R2; Ce4的P端連接到CL—R2， Ce4的B端連接到BL一R3， Ce4的G端連接到CL一C2。
5. —種交叉型鐵電存儲陣列結(jié)構(gòu)的操作時序，其特征在于，整個操作過程分 為0， 1， 2， 3共4個階段；在0階段中，控制線CI^R2和CL一C2均為低電平； 在1階段中，控制線CL—R2和CL_C2均為高電平；在2階段中，控制線CL一R2 保持高電平，CL—C2降低為低電平；在3階段中，CL一C2上升至高電平，CL—R2 降低為低電平；通過CL一R2和CL一C2選中陣列中的4個1T1C存儲單元，取其 中兩個存儲單元為例，定義其位線分別為BLj:2和BL一C3;先對BL一C2所連接單元寫入1 ，對BL一C3所連接單元寫入0;再控制位線預(yù)放電控制端BPC對BL—C2 禾口BL一C2清零；進行讀操作，可見從BL—C2正確地讀出了 1，對BL一C3正確地 讀出了 0;再控制位線預(yù)放電控制端BPC對BL_C2和BL_C3清零；再進行讀操 作，檢驗電路對鐵電電容的回寫功能，仍然讀出了正確的結(jié)果。
全文摘要
本發(fā)明公開了屬于集成電路設(shè)計制造技術(shù)領(lǐng)域的一種交叉型鐵電存儲陣列結(jié)構(gòu)。該陣列結(jié)構(gòu)以交叉型鐵電存儲單元為基本組成部分，每個鐵電存儲單元在橫縱方向上分別與同行或同列的存儲單元共用控制線CL，同一列的存儲單元之間共用列方向上的數(shù)據(jù)信號線BL，同一行的存儲單元之間共用行方向上的BL，行與列之間不共用BL。本發(fā)明基于鐵電存儲器的數(shù)據(jù)存儲和讀寫機理，借鑒了FeRAM合并PL陣列架構(gòu)的部分原理和讀寫方式，使得存儲單元的控制和數(shù)據(jù)讀寫均可以同時沿行列兩個方向進行，可以很容易的實現(xiàn)多位數(shù)據(jù)的并行讀寫，優(yōu)化電路的對稱性和外圍電路的排布，降低譯碼和驅(qū)動電路的數(shù)目和規(guī)模，并且可以減小BL線長度進而提高讀寫速度。
文檔編號G11C11/22GK101236778SQ200810101920
公開日2008年8月6日 申請日期2008年3月14日 優(yōu)先權(quán)日2008年3月14日
發(fā)明者任天令, 章英杰, 洪 胡, 澤 賈 申請人:清華大學(xué)