專利名稱：：存取存儲(chǔ)器芯片的方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種存取存儲(chǔ)器芯片的方法，特別是涉及一種可以減少動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DynamicRandomAccessMemory,DRAM)輸入接腳數(shù)目的存取存儲(chǔ)器芯片的方法。
背景技術(shù)：
：在現(xiàn)有的雙倍數(shù)據(jù)率(DoubleDataRate,DDR)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SynchronousDRAM)架構(gòu)下，同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器具有以下輸入訊號(hào)兩個(gè)頻率訊號(hào)CLK以及并CLK、十六個(gè)存儲(chǔ)器地址輸入訊號(hào)AO~A15、四個(gè)存〗諸庫地址輸入訊號(hào)BA0-BA3、一芯片選4奪訊號(hào)CS、一列地址選通(rowaddressstrobe)訊號(hào)RAS、■一行地址選通(columnaddressstrobe)訊,號(hào)CAS、一寫入致能(WriteEnable,WE)訊號(hào)、一同步訊號(hào)CKE、一校準(zhǔn)訊號(hào)ZQ以及一重置訊號(hào)RESET。上述每一個(gè)輸入訊號(hào)的一個(gè)輸入命令的長(zhǎng)度為一頻率訊號(hào)的一個(gè)頻率周期，且每一個(gè)輸入訊號(hào)均需要由一專屬的接腳來輸入存儲(chǔ)器芯片中，因此現(xiàn)有的同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器會(huì)設(shè)置有29個(gè)輸入接腳。請(qǐng)參考圖1,圖1為現(xiàn)有的雙列接腳存儲(chǔ)器模塊(DualIn-lineMemoryModule,DIMM)100的示意圖。如圖1所示，雙列接腳存儲(chǔ)器模塊100包含有八個(gè)存儲(chǔ)器芯片110-1~110_8,其中每一個(gè)存儲(chǔ)器芯片均包含有29個(gè)輸入接腳。在雙列接腳存儲(chǔ)器模塊100的操作上，29筆輸入訊號(hào)是由一控制器120輸入至存儲(chǔ)器芯片110-1，之后循序傳輸至存儲(chǔ)器芯片l0-2、110-3.....110-8,因此兩相鄰存儲(chǔ)器芯片均有29條線路互相連接。一般而言，輸入接腳越多，在電路上信號(hào)線的間距也會(huì)變小而增加布線的困難度，且信號(hào)線彼此之間也比較容易受到干擾，因此雙列接腳存儲(chǔ)器模塊100上線路的布局會(huì)較為困難，此外，在存儲(chǔ)器芯片測(cè)試時(shí)，模具的花費(fèi)比較高且量測(cè)機(jī)臺(tái)一次可以測(cè)試的存儲(chǔ)器芯片的數(shù)量也會(huì)減少。
發(fā)明內(nèi)容因此本發(fā)明的目的之一在于提供一種可以減少存儲(chǔ)器輸入接腳數(shù)量的存取存儲(chǔ)器芯片的方法，以降低雙列接腳存儲(chǔ)器模塊的信號(hào)線密度以及存儲(chǔ)器在測(cè)試上的成本花費(fèi)。依據(jù)本發(fā)明的一實(shí)施例，其披露一種存取一存儲(chǔ)器芯片的方法。該方法包含有于該存儲(chǔ)器芯片設(shè)置多個(gè)第一輸入接腳與多個(gè)第二輸入接腳；將多個(gè)列地址訊號(hào)分別輸入該多個(gè)第一輸入接腳，其中每一個(gè)列地址訊號(hào)的一列地址命令分組的長(zhǎng)度為一頻率訊號(hào)的多個(gè)頻率周期，且該列地址命令分組包含有多個(gè)列輸入命令；以及將多個(gè)行地址訊號(hào)分別輸入至該多個(gè)第二輸入接腳，其中每一個(gè)行地址訊號(hào)的一行地址命令分組的長(zhǎng)度為該頻率訊號(hào)的多個(gè)頻率周期，且該行地址命令分組包含有多個(gè)行輸入命令。依據(jù)本發(fā)明所提供的存取存儲(chǔ)器芯片的方法，可以在不影響存儲(chǔ)器效能之下減少存儲(chǔ)器的輸入接腳，進(jìn)而提升雙列接腳存儲(chǔ)器模塊在線路布局上的容易度，并減少測(cè)試上的成本。圖1為現(xiàn)有的雙列接腳存儲(chǔ)器模塊的示意圖圖2為本發(fā)明存儲(chǔ)器芯片的一實(shí)施例的示意圖。圖3為本發(fā)明實(shí)施例的六個(gè)列地址訊號(hào)的示意圖。圖4為本發(fā)明實(shí)施例的五個(gè)行地址訊號(hào)的示意圖。圖5為本發(fā)明存取圖2所示的存儲(chǔ)器芯片的一操作范例的示意圖。附圖符號(hào)說明<table>tableseeoriginaldocumentpage5</column></row><table>PIN—CSC第二芯片選擇訊號(hào)接腳CLK頻率訊號(hào)RowAdrO、RowAdrl、RowAdr2、RowAdr3、RowAdr4、RowAdr5、列地址訊號(hào)A0、Al、A2、A3、A4、A5、A6、A7、A8、A9、AIO、All、A12、A13、A14,A15存儲(chǔ)器地址的設(shè)定信息BAO、BA1、BA2、BA3存儲(chǔ)庫地址的設(shè)定信息CMDO、CMD1、CMD2、CMD3存儲(chǔ)器控制命令的設(shè)定信息ColAdrO、ColAdrl、ColAdr2、ColAdr3、ColAdr4列地址ifl號(hào)WE寫入致能輸入命令A(yù)P自動(dòng)預(yù)充電輸入命令BC4/BL8突發(fā)中斷/突發(fā)長(zhǎng)度輸入命令CSR列地址芯片選擇訊號(hào)CSC行地址芯片選擇訊號(hào)具體實(shí)施例方式在現(xiàn)有的雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器架構(gòu)下，每一個(gè)輸入訊號(hào)的一個(gè)輸入命令的長(zhǎng)度為一頻率訊號(hào)的一個(gè)頻率周期，且每一個(gè)輸入訊號(hào)均由一專屬的接腳來輸入存儲(chǔ)器芯片中，因此總共會(huì)需要29個(gè)接腳。為了減少接腳的數(shù)量，本發(fā)明使用了"命令分組，，的概念，亦即一個(gè)接腳用來輸入一命令分組且每一個(gè)命令分組包含四個(gè)輸入命令，如此便可以減少存儲(chǔ)器芯片接腳的數(shù)量，然而，因?yàn)槊恳粋€(gè)命令分組包含四個(gè)輸入命令且一個(gè)輸入命令的長(zhǎng)度為一個(gè)頻率周期，因此一個(gè)命令分組的長(zhǎng)度為四個(gè)頻率周期，在存儲(chǔ)器的操作中，因?yàn)樵谕淮鎯?chǔ)庫中不能同時(shí)進(jìn)行列地址訊號(hào)輸入以及行地址訊號(hào)輸入，因此若是僅僅使用長(zhǎng)度為四個(gè)頻率周期的命令分組，在同一存儲(chǔ)庫中，必須要等到列地址訊號(hào)輸入后四個(gè)頻率周期，行地址訊號(hào)才可以輸入，如此將會(huì)嚴(yán)重降低存儲(chǔ)器的效能。因此，本發(fā)明提出了一種可以減少存儲(chǔ)器的輸入接腳且較不會(huì)降低存儲(chǔ)器效能的方法，相關(guān)運(yùn)作細(xì)節(jié)詳述如下。6請(qǐng)參閱圖2，圖2為本發(fā)明存儲(chǔ)器芯片200的一實(shí)施例的示意圖。如圖所示，存儲(chǔ)器芯片200包含有一頻率接腳PIN-CLK、六個(gè)列(row)地址訊號(hào)接腳PIN_R0~PIN-R5、五個(gè)4亍(column)地址訊號(hào)^妄腳PIN—CO~PIN—C4、一第一芯片選擇訊號(hào)(列地址芯片選擇訊號(hào))接腳PIN—CSR以及一第二芯片選擇訊號(hào)(行地址芯片選^l,訊號(hào))接腳PIN-CSC。本實(shí)施例中，頻率接腳PIN-CLK用來接收一頻率訊號(hào)CLK,列地址訊號(hào)接腳PIN_R0~PIN-R5用來分別接收六個(gè)歹寸地址ifl號(hào)RowAdrO、RowAdrl、RowAdr2、RowAdr3、RowAdr4、RowAdr5、行地址訊號(hào)接腳PIN-C0-PIN-C4用來分別接收五個(gè)行地址訊號(hào)ColAdrO、ColAdrl、ColAdr2、ColAdr3、ColAdr4，第一芯片選擇訊號(hào)(列地址芯片選擇訊號(hào))接腳PIN-CSR用來接收一第一芯片選擇訊號(hào)(列地址芯片選擇訊號(hào))CSR以選擇使用存儲(chǔ)器芯片200來接收該多個(gè)列地址訊號(hào)，以及第二芯片選擇訊號(hào)(行地址芯片選擇訊號(hào))接腳PIICSC用來接收一第二芯片選擇訊號(hào)(行地址芯片選擇訊號(hào))CSC以選擇使用該存儲(chǔ)器芯片來接收該多個(gè)行地址訊號(hào)。請(qǐng)注意，圖2所示的存儲(chǔ)器芯片200的接腳配置僅作為范例說明之用，且在不影響本發(fā)明技術(shù)披露之下，圖2中僅顯示出與本發(fā)明的后續(xù)說明有關(guān)的一部份接腳，實(shí)際上，本發(fā)明并未限定存儲(chǔ)器芯片200僅具有圖2所示的接腳配置。本發(fā)明存儲(chǔ)器芯片200的存取操作將于下詳述。請(qǐng)參考圖3，圖3為本發(fā)明實(shí)施例的六個(gè)列(row)地址訊號(hào)的示意圖。在本發(fā)明中，六個(gè)歹'J地址訊號(hào)RowAdr0、RowAdrl、RowAdr2、RowAdr3、RowAdr4、RowAdr5經(jīng)由六個(gè)第一輸入接腳(亦即圖2所示的列地址訊號(hào)接腳PIN-R0-PIN-R5)輸入至存儲(chǔ)器芯片中，如圖3所示，每一個(gè)列地址訊號(hào)(RowAdrO~RowAdr5)的一歹寸地址命令分組(rowaddresscommandpackage)的長(zhǎng)度為一頻率訊號(hào)CLK的四個(gè)頻率周期，且列地址命令分組包含有四個(gè)列輸入命令，因此，六個(gè)列地址訊號(hào)的六個(gè)列地址命令分組總共包含有二十四個(gè)列輸入命令。本實(shí)施例中，該二十四個(gè)列輸入命令包含有四筆存儲(chǔ)庫地址的設(shè)定信息BA0BA3、十六筆存儲(chǔ)器地址的設(shè)定信息AO-A15以及四筆存儲(chǔ)器控制命令的設(shè)定信息CMD0-CMD3,其中四筆存儲(chǔ)庫地址的設(shè)定信息BA0-BA3等于現(xiàn)有的雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器架構(gòu)下的存儲(chǔ)庫地址輸入訊號(hào)BAQ~BA3,且十六筆存儲(chǔ)器地址的設(shè)定信息AO~Al5等于現(xiàn)有的雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器架構(gòu)下的存儲(chǔ)器地址輸入訊號(hào)AO~A15。此外，四筆存儲(chǔ)器控制命令的設(shè)定信息C謂~CMD3經(jīng)由解碼以產(chǎn)生多個(gè)存儲(chǔ)器控制命令中的一控制命令，其中該多個(gè)存儲(chǔ)器控制命令可包含有啟動(dòng)(Active)、預(yù)充電(Precharge)、更新(Refresh)、模式暫存設(shè)定(moderegisterset,MRS)、自我更新(self-refreshentry,SRE)、進(jìn)入低功耗(powerdownentry)、長(zhǎng)校準(zhǔn)/短校準(zhǔn)(ZQcalibra"onlong/ZQcalibrationshort,ZQCL/ZQCS),..等等。請(qǐng)參考圖4,圖4為本發(fā)明實(shí)施例的五個(gè)行(col畫n)地址訊號(hào)的示意圖。在本發(fā)明中，該五個(gè)行地址訊號(hào)ColAdrO、ColAdrl、ColAdr2、ColAdr3、ColAdr4經(jīng)由五個(gè)第二輸入接腳(亦即圖2所示的行地址訊號(hào)接腳PIN-CO-PIIC4)輸入至存儲(chǔ)器芯片中，如圖4所示，每一個(gè)行地址訊號(hào)(ColAdrO~ColAdr4)的一行地址命令分組(columnaddresscommandpackage)的長(zhǎng)度為一頻率訊號(hào)CLK的四個(gè)頻率周期，且行地址命令分組包含有四個(gè)行輸入命令，因此，五個(gè)行地址訊號(hào)的五個(gè)列地址命令分組總共包含有二十個(gè)行輸入命令，該二十個(gè)行輸入命令包含有四筆存儲(chǔ)庫地址的設(shè)定信息BAO~BA3、十三筆存^f渚器地址的設(shè)定信息A0~A12、一寫入致能(WriteEnable,WE)輸入命令、一自動(dòng)預(yù)充電(AutoPre-charge,AP)1#入命令以及一突發(fā)中斷4/突發(fā)長(zhǎng)度8(BurstChop4/BurstLength8，BC4/BL8)輸入命令，其中四筆存儲(chǔ)庫地址的設(shè)定信息BAO~BA3等于現(xiàn)有的雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器架構(gòu)下的存儲(chǔ)庫地址輸入訊號(hào)BAQ-BA3,且十三筆存儲(chǔ)器地址的設(shè)定信息A0-A12等于現(xiàn)有的雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器架構(gòu)下的存儲(chǔ)器地址輸入訊號(hào)A0~A12。需注意的是，圖3所示的六個(gè)列地址訊號(hào)的六個(gè)列地址命令分組所分別包含的輸入命令僅作為范例說明的用，在實(shí)作上，圖3所示的二十四個(gè)列輸入命令可任意對(duì)調(diào)；同理，圖4所示的二十個(gè)行輸入命令亦可任意對(duì)調(diào)且不影響本發(fā)明的存儲(chǔ)體操作。此外，上述列地址訊號(hào)(RowAdrO-RowAdr5)、行地址訊號(hào)(ColAdrO~ColAdr4)以及存儲(chǔ)庫地址的設(shè)定信息(BA0-BA3)的數(shù)量亦僅作為范例說明之用，在實(shí)作上，若是要擴(kuò)充存儲(chǔ)器的容量，亦即增加存儲(chǔ)器地址的設(shè)定信息或是增加存儲(chǔ)庫數(shù)量，則列地址訊號(hào)可以為七個(gè)或以上且^f于地址訊號(hào)可以為六個(gè)或以上，舉例而言，存儲(chǔ)器芯片200可以增加一列地址訊號(hào)接腳PIN-R6以及一行地址訊號(hào)接腳PIN-C5,其中列地址訊號(hào)接腳PIN_R6用來接收一列地址訊號(hào)RowAdr6,且列地址訊號(hào)RowAdr6的列地址命令分組包含有兩筆存儲(chǔ)庫地址的設(shè)定信息BA4、BA5,以及兩筆存儲(chǔ)器地址的設(shè)定信息A16、A17;而行地址訊號(hào)接腳PIN_C5用來接收一行地址訊號(hào)ColAdr5,且行地址訊號(hào)ColAdr5的行地址命令分組包含有兩筆存儲(chǔ)庫地址的設(shè)定信息BA4、BA5,以及兩筆存儲(chǔ)器地址的設(shè)定信息A13、A14。如上所述，因?yàn)楸景l(fā)明的列(行)地址命令分組包含有四個(gè)列(行)輸入命令，因此對(duì)于擴(kuò)充存儲(chǔ)器地址的設(shè)定信息以及存儲(chǔ)庫數(shù)量，只需增加一個(gè)列地址訊號(hào)接腳以及一個(gè)行地址訊號(hào)接腳就可以增加四筆存儲(chǔ)庫地址的設(shè)定信息或是存儲(chǔ)器地址的設(shè)定信息，因此可以大幅降低存儲(chǔ)器芯片的測(cè)試成本。如上所述，六個(gè)列地址訊號(hào)以及五個(gè)行地址訊號(hào)均包含有存儲(chǔ)器地址的設(shè)定信息(AO、Al、A3…)，因此在同一時(shí)間可以對(duì)不同存儲(chǔ)庫進(jìn)行不同的操作。圖5為本發(fā)明存取圖2所示的存儲(chǔ)器芯片的一操作范例的示意圖。如圖5所示，舉例而言，在時(shí)間Tl中，六個(gè)列地址訊號(hào)RowAdrO~RowAdr5的六個(gè)列地址命令分組用來啟動(dòng)(active)存儲(chǔ)器芯片200中一第一存儲(chǔ)庫，而在同一時(shí)間，五個(gè)行地址訊號(hào)ColAdrO~ColAdr4的五個(gè)列地址命令分組可用來寫入(write)存儲(chǔ)器芯片200中一第二存儲(chǔ)庫(若是該第二存儲(chǔ)庫已經(jīng)啟動(dòng)過)；在時(shí)間T2中，六個(gè)列地址訊號(hào)RowAdrQ~RowAdr5的六個(gè)列地址命令分組用來啟動(dòng)一第三存儲(chǔ)庫；在時(shí)間T3中，五個(gè)行地址訊號(hào)ColAdrOColAdr4的五個(gè)列地址命令分組可用來讀取(read)該第一存儲(chǔ)庫。如此一來，便可以減緩因?yàn)槭褂瞄L(zhǎng)度為四個(gè)頻率周期的命令分組而造成存儲(chǔ)器效能降低的影響。在雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器架構(gòu)下，有許多參數(shù)均有規(guī)定的數(shù)值，例如列地址至列地址延遲時(shí)間(RAStoRASdelaytime)tRRD、列地址預(yù)充電時(shí)間(RASpre-chargetime)tRP、列地址至行地址延遲時(shí)間(RAStoCASdelaytime)tRCD、列周期時(shí)間(Rowcycletime)tRC...等等。若是存儲(chǔ)器頻率訊號(hào)的周期為1.25奈秒(nano-second),則本發(fā)明所提出的列地址命令分組以及行地址命令分組的長(zhǎng)度則為5奈秒，均可以適當(dāng)?shù)厥褂迷谏鲜鲭p倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器且不違背相關(guān)的參數(shù)規(guī)定。舉例而言，列地址預(yù)充電時(shí)間tRP至少需要10奈秒，在本發(fā)明中則為兩個(gè)列地址命令分組的長(zhǎng)度，亦即對(duì)同一存儲(chǔ)庫進(jìn)行預(yù)充電以及啟動(dòng)操作時(shí)可以有一個(gè)列地址命令分組的間隔，因此不會(huì)影像到存儲(chǔ)器的效能。此外，在現(xiàn)有的雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器架構(gòu)下有一用來致能一芯片的芯片選擇訊號(hào)。在本發(fā)明中，因?yàn)榱鶄€(gè)列地址訊號(hào)以及五個(gè)行地址訊號(hào)均包含有存儲(chǔ)器地址的設(shè)定信息，因此本發(fā)明另外加入了一第一芯片選擇訊號(hào)(列地址芯片選擇訊號(hào))CSR以選擇使用該存儲(chǔ)器芯片來接收該多個(gè)列地址訊號(hào)，以及一第二芯片選擇訊號(hào)(行地址芯片選擇訊號(hào))CSC以選擇使用該存儲(chǔ)器芯片來接收該多個(gè)行地址訊號(hào)，其中列地址芯片選擇訊號(hào)CSR以及行地址芯片選擇訊號(hào)CSC分別經(jīng)由一第三輸入接腳(亦即圖1所示的第一芯片選擇訊號(hào)(列地址芯片選擇訊號(hào))接腳PIN-CSR)以及一第四輸入接腳(亦即圖2所示的第二芯片選擇訊號(hào)(行地址芯片選擇訊號(hào))接腳PIN—CSC)輸入至存儲(chǔ)器芯片中。如圖5所示，當(dāng)列地址芯片選擇訊號(hào)CSR或行地址芯片選擇訊號(hào)CSC致能時(shí)，該存儲(chǔ)器芯片才可以接收列地址訊號(hào)或行地址訊號(hào)。簡(jiǎn)單歸納上述存取存儲(chǔ)器芯片的方法，在本發(fā)明的輸入訊號(hào)中，六個(gè)列地址訊號(hào)的六個(gè)列地址命令分組的長(zhǎng)度均為四個(gè)頻率周期，且每一個(gè)列地址命令分組包含有四個(gè)列輸入命令；且五個(gè)行地址訊號(hào)的五個(gè)行地址命令分組的長(zhǎng)度均為四個(gè)頻率周期，且每一個(gè)行地址命令分組包含有四個(gè)行輸入命令。如上所述的十一個(gè)地址輸入訊號(hào)，再加上兩個(gè)頻率訊號(hào)CLK以及弁CLK、列地址芯片選擇訊號(hào)CSR、行地址芯片選擇訊號(hào)CSC、一內(nèi)部中斷電阻訊號(hào)(on-dietermination)0DT、同步訊號(hào)CKE、校準(zhǔn)訊號(hào)ZQ以及重置訊號(hào)RESET,本發(fā)明所提出的存儲(chǔ)器存取方法總共需要十九個(gè)輸入訊號(hào)，亦即存儲(chǔ)器芯片只需要十九個(gè)接腳，相較于現(xiàn)有的存儲(chǔ)器芯片的二十九個(gè)接腳，本發(fā)明能確實(shí)減少存儲(chǔ)器的輸入接腳，進(jìn)而提升雙列接腳存儲(chǔ)器模塊在線路布局上的容易度，并減少測(cè)試上的成本。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。權(quán)利要求1.一種存取一存儲(chǔ)器芯片的方法，其包含有于該存儲(chǔ)器芯片設(shè)置多個(gè)第一輸入接腳與多個(gè)第二輸入接腳；將多個(gè)列地址訊號(hào)分別輸入該多個(gè)第一輸入接腳，其中每一個(gè)列地址訊號(hào)的一列地址命令分組的長(zhǎng)度為一頻率訊號(hào)的多個(gè)頻率周期；以及將多個(gè)行地址訊號(hào)分別輸入至該多個(gè)第二輸入接腳，其中每一個(gè)行地址訊號(hào)的一行地址命令分組的長(zhǎng)度為該頻率訊號(hào)的多個(gè)頻率周期。2.如權(quán)利要求1所述的方法，其中該列地址命令分組包含有多個(gè)列輸入命令，該行地址命令分組包含有多個(gè)行輸入命令。3.如權(quán)利要求2所述的方法，其中該列地址命令分組的長(zhǎng)度為四個(gè)頻率周期，且該列地址命令分組包含有四個(gè)列輸入命令，其中該多個(gè)第一輸入接腳的接腳凄t為六。4.如權(quán)利要求3所述的方法，其中該多個(gè)列地址訊號(hào)所傳送的六個(gè)列地址命令分組中的多個(gè)列輸入命令包含有四筆存儲(chǔ)庫地址的設(shè)定信息、十六筆存儲(chǔ)器地址的設(shè)定信息以及四筆存儲(chǔ)器控制命令的設(shè)定信息。5.如權(quán)利要求4所述的方法，還包含有譯碼該四筆存儲(chǔ)器控制命令的設(shè)定信息以產(chǎn)生一存儲(chǔ)器控制命令。6.如權(quán)利要求3所述的方法，其中該行地址命令分組的長(zhǎng)度為四個(gè)頻率周期，且該行地址命令分組包含有四個(gè)行輸入命令。7.如權(quán)利要求6所述的方法，其中該多個(gè)第二輸入接腳的接腳數(shù)為五。8.如權(quán)利要求7所述的方法，其中該多個(gè)行地址訊號(hào)所傳送的五個(gè)行地址命令分組中的多個(gè)行輸入命令包含有至少四筆存儲(chǔ)庫地址的設(shè)定信息以及十三筆存儲(chǔ)器地址的設(shè)定信息。9.如權(quán)利要求7所述的方法，其中該多個(gè)行地址訊號(hào)所傳送的五個(gè)行地址命令分組中的多個(gè)行輸入命令包含有至少一寫入致能輸入命令、一自動(dòng)預(yù)充電輸入命令以及一突發(fā)中斷/突發(fā)長(zhǎng)度輸入命令。10.如權(quán)利要求1所述的方法，還包含有于該存儲(chǔ)器芯片設(shè)置一第三輸入接腳與一第四輸入接腳；將一第一芯片選擇訊號(hào)輸入至該第三輸入接腳，以選擇使用該存儲(chǔ)器芯片來接收該多個(gè)列地址訊號(hào)；以及將一第二芯片選擇訊號(hào)輸入至該第四輸入接腳，以選擇使用該存儲(chǔ)器芯片來接收該多個(gè)行地址訊號(hào)。全文摘要本發(fā)明提供一種存取一存儲(chǔ)器芯片的方法，其包含有于該存儲(chǔ)器芯片設(shè)置多個(gè)第一輸入接腳與多個(gè)第二輸入接腳；將多個(gè)列地址訊號(hào)分別輸入該多個(gè)第一輸入接腳，其中每一個(gè)列地址訊號(hào)的一列地址命令分組的長(zhǎng)度為一頻率訊號(hào)的多個(gè)頻率周期，且該列地址命令分組包含有多個(gè)列輸入命令；以及將多個(gè)行地址訊號(hào)分別輸入至該多個(gè)第二輸入接腳，其中每一個(gè)行地址訊號(hào)的一行地址命令分組的長(zhǎng)度為該頻率訊號(hào)的多個(gè)頻率周期，且該行地址命令分組包含有多個(gè)行輸入命令。文檔編號(hào)G11C11/408GK101515472SQ20081008047公開日2009年8月26日申請(qǐng)日期2008年2月19日優(yōu)先權(quán)日2008年2月19日發(fā)明者葉志暉申請(qǐng)人:南亞科技股份有限公司