專利名稱：用于高電壓鎖存器的泄漏改進的制作方法
技術領域：
本發(fā)明涉及用于向非易失性存儲器中寫入數(shù)據(jù)的高電壓數(shù)據(jù)鎖存器，且更特定來說 涉及用于限制從高電壓電源或產(chǎn)生器(例如，芯片上電荷泵電路)汲取的泄漏電流的設 備和方法，所述高電壓電源或產(chǎn)生器在高電壓寫入操作模式期間向高電壓數(shù)據(jù)鎖存器提 供高電壓。
背景技水
鎖存器用于存儲待寫入到非易失性存儲器的預選定存儲器單元中的數(shù)據(jù)位。除了當 數(shù)據(jù)位正在寫入到存儲器單元中時之外，鎖存器均正常被供應以低電壓電源，例如3伏 或3伏以下。在寫入操作模式期間，鎖存器被供應以7—15伏的高電壓，如用于向非易 失性存儲器單元中寫入數(shù)據(jù)所需。單個非易失性存儲器芯片可含有大量(例如，512個 或512個以上)高電壓鎖存器電路。這些鎖存器電路通常稱為高電壓鎖存器電路，但僅 需要高電壓電源以用于寫入操作。芯片上高電壓電源或產(chǎn)生器(例如，電荷泵電路)提 供用于向非易失性存儲器單元中寫入數(shù)據(jù)位的高電壓。高電壓產(chǎn)生器通常具有有限的電 流能力，且在某些高電壓鎖存器中的過量泄漏電流可使產(chǎn)生器的負載加重很多，從而引 起高電壓電平小于用于向非易失性存儲器的存儲器單元中適當寫入數(shù)據(jù)位所需的電平。
圖1說明典型的交叉耦合高電壓鎖存器電路10，其包含第一 CMOS反相器電路12 和第二 CMOS反相器電路14。第一 CMOS反相器電路12包含第一上拉PMOS晶體管 16，其具有連接到HV節(jié)點18的源極和連接到鎖存器輸入節(jié)點A的漏極。第- CMOS 反相器電路12還包含第一下拉NMOS晶體管20，其具有連接到鎖存器輸入節(jié)點A的漏 極和連接到接地的源極。第一上拉PMOS晶體管16和下拉NMOS晶體管20的柵極連 接在一起。請注意，除了當寫入操作模式發(fā)生時之外，HV節(jié)點18均被供應以低電壓。
第二 CMOS反相器電路14包含第二上拉PMOS晶體管22，其具有連接到HV節(jié)點 18的源極和連接到數(shù)據(jù)存儲輸出節(jié)點B的漏極。第二 CMOS反相器電路14還包含第二 下拉NMOS晶體管24，其具有連接到數(shù)據(jù)存儲輸出端子B的漏極和連接到接地的源極。 第二上拉PMOS晶體管22和第二下拉NMOS晶體管24的柵極連接在一起。
為了以在HV節(jié)點18處供應的正常低Vdd電壓啟用高電壓鎖存器電路IO的操作， 第二下拉NMOS晶體管24為低閾值電壓Vt的高電壓NMOS晶體管，其往往由于其在高電壓下容易穿通的緣故而在高寫入電壓下具有高泄漏電流。因此，泄漏路徑從HV節(jié) 點18經(jīng)由具有低閾值電壓Vt的泄漏性第二下拉NMOS晶體管24提供到接地。
重設NMOS晶體管32連接在鎖存器輸入節(jié)點A與接地之間。高重設(HIGH RESET) 信號施加T重設(RESET)端子34以接通重設NMOS晶體管32且將鎖存器輸入節(jié)點A 拉到接地。
鎖存器輸入節(jié)點A通過負載輸入NMOS晶體管26連接到數(shù)據(jù)輸入(DATA In)端 了-28。載入(LOAD)信號提供于負載輸入NMOS晶體管26的柵極端730處以將數(shù)據(jù) 輸入端T 28處的數(shù)據(jù)位載入到鎖存器輸入節(jié)點A中。
輸出(OUTPUT)端子36提供來自鎖存器輸入節(jié)點A的信號，其經(jīng)提供以寫入到 存儲器。
當非易失性芯片不是在高電壓寫入操作模式中使用時，例如3伏的Vdd邏輯電路電 源電壓提供到HV節(jié)點18以對形成高電壓鎖存器10的兩個反相器12、 14供電。當非 易失性芯片實際正在高電壓寫入操作模式中使用時，例如7—15伏的合適的高電壓電源 提供到HV節(jié)點18以對形成高電壓鎖存器的兩個反相器12、 14供電。高電壓是從高電 壓產(chǎn)生電路供應，所述高電壓產(chǎn)生電路例如為提供于芯片上的電荷泵電路。
為了以例如3伏或3伏以下的低Vdd邏輯電路電源電壓提供鎖存器的適當切換操 作，NMOS晶體管24是高電壓低Vt閾值裝置。低Vt閾值裝置是需要的，因為由于負 載輸入NMOS晶體管26上的Vt電壓降的緣故而難以將高(HIGH)或"1"電平載入到 鎖存器，其使得難以將高或"1"電平載入到鎖存器輸入節(jié)點A中。
當芯片處于高電壓寫入操作模式(其中HV端子18處于7—15伏)時且當數(shù)據(jù)存 儲輸出節(jié)點B處于高、"1"邏輯電平時，高電壓上拉PMOS晶體管22接通且高電壓下 拉低閾值電壓NMOS晶體管24斷開。這本質(zhì)上將來自HV端子18的7—15伏的幾乎全 部置于低閾值NMOS晶體管24上。如果高電壓下拉NMOS晶體管24由于其中穿通路 徑的存在而為泄漏性的，那么泄漏路徑從數(shù)據(jù)存儲輸出節(jié)點B處的高電壓通過泄漏性下 拉低閾值NMOS晶體管24到達接地。
非易失性存儲器芯片具有512個或512個以上類似于典型高電壓鎖存器電路10的 高電壓鎖存器，其中一些或全部在其HV電壓供應端子處的高電壓情況下可能是泄漏性 的。從供應標稱15伏的芯片上高電壓產(chǎn)生電路(例如芯片上電荷泵)獲得的過量泄漏 電流可能引起HV端子18處的電壓被下拉到例如12伏。HV端子18處的減小的高電壓 可能引起存儲器寫入功能的故障。
圖2是說明當數(shù)據(jù)輸入端子28處的數(shù)據(jù)輸入信號為低或處于0伏時圖1的典型高
5電壓鎖存器電路10的操作的時序圖。載入信號起初在NMOS負載輸入晶體管26的柵極 端子30處處T低電平，以保持NMOS負載輸入NMOS晶體管26斷開。起初，端子34 處的重設信號為高，其接通重設NMOS晶體管32以將鎖存器輸入節(jié)點A拉到接地。HV— 啟用(HV—ENABLE)信號起初為低，其在端子18處提供Vdd電壓。當載入信號升高 而到達Vdd時，NMOS負載輸入NMOS晶體管26接通以將低邏輯電平數(shù)據(jù)輸入信號提 供到鎖存器輸入節(jié)點A,且數(shù)據(jù)存儲輸出節(jié)點B上的電壓變高而到達Vdd。隨后，HV— 啟用控制信號變?yōu)楦咭詫碜愿唠妷寒a(chǎn)生電路的高電壓HV施加于HV節(jié)點18。第二上 拉PMOS晶體管22接通，使得數(shù)據(jù)存儲輸出節(jié)點B處的電壓處于與HV節(jié)點18處本質(zhì) 上相同的高電壓。HV節(jié)點18處的HV電壓起初處于Vdd電平。然而，在HV—啟用控 制電壓變?yōu)楦咭詫⒏唠妷寒a(chǎn)生電路連接到HV節(jié)點18之后，節(jié)點18處的HV電壓升高 到小于全HV(目標)電平的HV(實際)電平，這是由于高電壓產(chǎn)生電路必須向用于若 干此類高電壓鎖存器電路的泄漏性下拉NMOS晶體管24提供的額外泄漏電流的緣故。 全HV (目標)電平例如為15伏，而由于各種高電壓鎖存器電路中的泄漏，HV (實際) 電平例如為12伏。鎖存器輸入節(jié)點A和輸出端子36處的電壓保持于低狀態(tài)。數(shù)據(jù)存儲 節(jié)點B處的電壓跟蹤HV電壓且僅升高到HV (實際)電平。
圖3是說明當數(shù)據(jù)輸入端子28處的數(shù)據(jù)輸入信號為高時圖1的典型高電壓鎖存器 電路10的操作的吋序圖。載入信號起初在NMOS負載輸入晶體管26的柵極端子30處 處于低電平，以保持NMOS負載輸入NMOS晶體管26斷開。起初，端子34處的重設 信號為高，其接通重設NMOS晶體管32以將鎖存器輸入節(jié)點A拉到接地。HV—啟用信 號起初為低，其在端子18處提供Vdd電壓。當載入信號升高到Vdd時，負載輸入NMOS 晶體管26接通以將高邏輯電平數(shù)據(jù)輸入信號提供到鎖存器輸入節(jié)點A，且3上拉PMOS 晶體管22斷開且下拉NMOS晶體管24接通時，數(shù)據(jù)存儲輸出節(jié)點B上的電壓變低而 到達0伏。隨后，HV—啟用控制信號變?yōu)楦咭詫碜愿唠妷寒a(chǎn)生電路的高電壓HV施加 于HV節(jié)點18。第一上拉PMOS晶體管16接通，使得數(shù)據(jù)存儲輸出節(jié)點B處的電壓為 低。HV節(jié)點18處的HV電壓起初處于Vdd電壓電平。在HV—啟用控制電壓變?yōu)楦咭?將高電壓產(chǎn)生電路連接到HV節(jié)點18之后，節(jié)點18處的HV電壓升高到全HV (目標) 電平，因為沒有通過下拉NMOS晶體管24的泄漏電流。鎖存器輸入節(jié)點A和輸出端子 36處的信號跟蹤HV端子18處的HV電平。
用于在數(shù)據(jù)存儲輸出端子B處的電壓處于高電壓電平時減小通過下拉NMOS晶體 管24的泄漏的影響的各種可能補救措施具有一些缺點。改變用于制造下拉NMOS晶體 管24的工藝參數(shù)可減小泄漏，但這可引起其閾值電壓Vt增加且不利地影響低電壓操作。為了減小泄漏電流，可通過增加下拉NMOS晶體管的柵極長度L來增加下拉NMOS 晶體管24的電阻，但這占據(jù)芯片上的更多面積且增加芯片的大小?？稍黾親V產(chǎn)生電 路的電流輸出或強度，但這可能需要較大的泵電路，其占據(jù)芯片上的更多面積且增加芯 片的大小。增加HV產(chǎn)生電路的強度也可能需要較高的時鐘頻率來提供較大的寫入電流。

發(fā)明內(nèi)容
本發(fā)明提供一種非易失性存儲器，其具有多個高電壓CMOS鎖存器。每一高電壓 CMOS鎖存器包含HV端子，所述HV端子在備用操作模式期間和在載入數(shù)據(jù)操作模式 期間連接到Vdd電源電壓且在高電壓寫入操作模式期間接收高電壓屯源電壓。第一 CMOS反相器和第二 CMOS反相器(每一者具有相應輸入和輸出端子的)每一者連接在 HV端子與接地端子之間。第二 CMOS反相器的輸入端子和第一 CMOS反相器的輸出端 子連接到鎖存器輸入節(jié)點A。第一 CMOS反相器的輸入端子和第二 CMOS輸出端子的 輸出端子連接到鎖存器輸出節(jié)點B。
第一 CMOS反相器具有連接在HV端子與鎖存器輸入節(jié)點A之間的第一 PMOS上 拉晶體管。第一 CMOS反相器還具有連接在鎖存器輸入節(jié)點A與接地端子之間的第一 NMOS下拉晶體管。第二 CMOS反相器具有連接在HV端子與鎖存器輸出節(jié)點B之間 的第二 PMOS十.拉晶體管。第二 CMOS反相器具有連接在鎖存器輸出節(jié)點A與連接到 接地端了-的第二高電壓低閾值NMOS下拉晶體管之間的具有VT植入的通過柵極高電壓 NMOS晶體管。所述通過柵極高電壓NMOS晶體管具有連接到備用端子的柵極，所述 備用端子接收具有至多Vdd的值的高邏輯信號以在高電壓CMOS鎖存器處于數(shù)據(jù)載入 操作模式中時和在高電壓寫入操作模式期間接通通過柵極高電壓NMOS晶體管。通過柵 極高電壓NMOS晶體管限制了第二高電壓低閾值NMOS下拉晶體管上的電壓且減小了 第二高電壓低閾值N M O S下拉晶體管的穿通電流和漏極到襯底泄漏。
每一高電壓CMOS鎖存器電路具有數(shù)據(jù)輸入輸入端子，其通過NMOS負載輸入 NMOS晶體管連接到鎖存器輸入節(jié)點A,所述NMOS負載輸入NMOS晶體管的柵極端 子處提供存數(shù)據(jù)載入信號以接通所述NMOS負載輸入NMOS晶體管。
每-高電壓CMOS鎖存器電路具有重設NMOS晶體管，所述重設NMOS晶體管連 接在鎖存器輸入節(jié)點A與接地端子之間且具有柵極端子，在備用操作模式期間所述柵極 端子處提供有高重設信號以接通所述重設NMOS晶體管，且在數(shù)據(jù)載入操作模式期間和 在高電壓寫入操作模式期間所述柵極端子處提供有低重設信號以斷開所述重設N M O S 晶體管。
7本發(fā)明還提供一種限制用于向非易失性存儲器中高電壓寫入數(shù)據(jù)的一個或一個以 上高電壓鎖存器中的泄漏電流的方法。所述方法包含用于所述一個或一個以上鎖存器中 每一者的步驟通過在HV端子與接地端子之間連接第一 CMOS反相器且通過在HV端 子與接地端子之間連接第二CMOS反相器而在HV端子與接地端子之間連接交叉耦合的 CMOS鎖存器；將第二 CMOS反相器的輸入端子和第一 CMOS的輸出端子連接到用于 所述鎖存器電路的鎖存器輸入節(jié)點A;將鎖存器輸入節(jié)點A通過NMOS負載輸入NMOS 晶體管連接到鎖存器的數(shù)據(jù)輸入輸入端了；在NMOS負載輸入NMOS品體管的柵極端 r-處提供載入信號以接通NMOS負載輸入NMOS晶體管；將第一 CMOS反相器的輸入 端子和第二 CMOS輸出端子的輸出端子連接到用于所述鎖存器電路的鎖存器輸出節(jié)點 B:將高電壓通過柵極NMOS晶體管連接在鎖存器輸出節(jié)點A與低閾值NMOS下拉晶 體管的一個端子之間，所述低閾值NMOS下拉晶體管具有連接到接地的另一端子；以及 通過以具有至多Vdd的值的高信號接通通過柵極高電壓NMOS晶體管，限制第二高電 壓低閾值NMOS下拉晶體管上的電壓，且減小穿通電流和漏極到襯底泄漏。


附圖并入木說明書中且形成本說明書的一部分，

本發(fā)明的實施例，且連同
描述內(nèi)容一起用以解釋本發(fā)明的原理
圖l是具有從輸出端子到接地的高電壓泄漏路徑的現(xiàn)有技術高電壓鎖存器電路的電路圖。
圖2是以低數(shù)據(jù)輸入信號載入的圖1的電路的時序圖。 圖3是以高數(shù)據(jù)輸入信號載入的圖1的電路的時序圖。 圖4是根據(jù)本發(fā)明的高電壓鎖存器電路的電路圖。 圖5是以低數(shù)據(jù)輸入信號載入的圖4的電路的時序圖。 圖6是以高數(shù)據(jù)輸入信號載入的圖4的電路的時序圖。
具體實施例方式
圖4說明根據(jù)本發(fā)明的改進的高電壓鎖存器電路100。所述鎖存器電路包含第一 CMOS反相器電路102和第二 CMOS反相器電路104。第一 CMOS反相器電路102包含 第一上拉PMOS晶體管106，其具有連接到HV節(jié)點108的源極和連接到鎖存器輸入節(jié) 點A的漏極。第一 CMOS反相器電路102還包含第一下拉NMOS晶體管110,其具有 連接到鎖存器輸入節(jié)點A的漏極和連接到接地的源極。第一上拉PMOS晶體管106和 第一下拉NMOS晶體管110的柵極連接在一起。第二CMOS反相器電路104包含第二上拉PMOS晶體管112，其具有連接到HV節(jié) 點108的源極和連接到數(shù)據(jù)存儲輸出節(jié)點B的漏極。第二 CMOS反相器電路104包含 具有VT植入的通過柵極高電壓NMOS晶體管116，其連接在鎖存器輸出節(jié)點B與第二 高電壓低閾值NMOS下拉晶體管118的漏極之間，所述第二高電壓低閎值NMOS下拉 品體管118具有連接到接地端子的源極端子。通過柵極高電壓NMOS晶體管116具有連 接到備用(STANDBY)端子120的柵極，所述備用端7 120接收具有至多Vdd的值的 高邏輯信號以在高電壓CMOS鎖存器處于數(shù)據(jù)載入操作模式中時和在高電壓寫入操作 模式期間接通通過柵極高電壓NMOS晶體管。
備用信號在存儲器系統(tǒng)處于各用操作模式時為低。備用信號在鎖存器正在載入數(shù)據(jù) 時和在高電壓寫入操作期間為高。備用信號不是高電壓信號，且在其高狀態(tài)中限于Vdd。 通過允許備用信3僅到達Vdd，通過柵極高電壓NMOS晶體管116將在一旦Vg (備用 電壓)-Vs (晶體管116的源極電壓)-Vt (晶體管116的閾值電壓)=0時便切斷。這將 第二高電壓低閾值NMOS下拉晶體管118上的電壓限制為Vdd-Vt。這減小了第二高電 壓低閾值NMOS下拉晶體管118的穿通電流和漏極到襯底泄漏。
重設NMOS晶體管122連接在鎖存器輸入節(jié)點A與接地端子之間。重設NMOS晶 體管122的柵極端子連接到重設端子124，在備用操作模式期間在所述重設端子124處 提供有高重設信號以接通重設NMOS晶體管122。在數(shù)據(jù)載入操作模式期間和在高電壓 寫入操作模式期間，低重設信號斷開重設NMOS晶體管122。
負載輸入NMOS晶體管126連接在鎖存器輸入節(jié)點A與數(shù)據(jù)輸入輸入端子128之 間。數(shù)據(jù)載入信號提供于連接到負載輸入NMOS晶體管126的柵極端子的數(shù)據(jù)載入端子。 高數(shù)據(jù)載入信號接通負載輸入NMOS晶體管126以將數(shù)據(jù)輸入輸入端子連接到鎖存器輸 入節(jié)點A。輸出端子136提供來自鎖存器輸入節(jié)點A的信號，其經(jīng)提供以寫入到存儲器。
圖5是說明針對數(shù)據(jù)輸入輸入端子128處的低數(shù)據(jù)輸入信號的改進的高電壓鎖存器 電路100的操作的時序圖。高電壓鎖存器電路100在三種模式中操作備用模式、數(shù)據(jù) 載入模式以及高電壓寫入模式。備用操作模式發(fā)生于鎖存器電路100由HV節(jié)點108上 的低Vdd電壓供電時。數(shù)據(jù)載入操作模式發(fā)生于數(shù)據(jù)輸入端子128處的輸入數(shù)據(jù)信號載 入到仍以端子108處的低Vdd電壓操作的鎖存器電路100中時。高電壓寫入操作模式發(fā) 生于高電壓施加于HV節(jié)點108以向非易失性存儲器單元中寫入數(shù)據(jù)時。
備用模式
在備用操作模式期間，備用信號處于低電平Vdd以切斷通過柵極高電壓NMOS晶 體管116。 HV-啟用信號處于0 (低)電平以在端子108處提供Vdd電壓。鎖存器輸入節(jié)點A和數(shù)據(jù)存儲輸出節(jié)點B處的數(shù)據(jù)為高或低。在備用操作模式結(jié)束之前，備用信號變 為高信號電Y以接通通過柵極高電壓NMOS晶體管116。端子124處的重設信號變?yōu)榈?以切斷重設NMOS晶體管122。 數(shù)據(jù)載入模式
數(shù)據(jù)載入操作模式在處T Vdd電平的載入信號提供于負載輸入NMOS晶體管126 的柵極端了 130處時開始。在此操作模式中，數(shù)據(jù)輸入端子128處的低輸入信號載入到 鎖存器輸入節(jié)點A中。這接通第二上拉PMOS晶體管112且斷開第二 NMOS下拉晶體 管118且引起數(shù)據(jù)存儲輸出節(jié)點B變?yōu)楦遃dd電平。
高電壓寫入模式
在高電壓寫入操作模式期間，輸入端子120處的高備用電壓繼續(xù)接通通過柵極高電 壓NMOS晶體管116。請注意，備用電壓的高狀態(tài)至多為Vdd。通過柵極高電壓NMOS 晶體管116接收具有至多Vdd的值的備用信號以在高電壓CMOS鎖存器處于數(shù)據(jù)載入 操作模式中時和在高電壓寫入操作模式期間接通通過柵極高電壓NMOS晶體管。通過柵 極高電壓NMOS晶體管116的柵極端子處的Vdd備用電壓將第二高電壓低閾值NMOS 下拉晶體管上的電壓限于Vdd-Vt且減小穿通電流和漏極到襯底泄漏。
在高電壓寫入操作模式期間，高電壓電源施加于HV節(jié)點108且數(shù)據(jù)存儲輸出節(jié)點 B處的電壓遵循HV節(jié)點108上的電壓。圖5展示這兩個電壓HV和B斜升到例如15 伏的HV電壓口標電平。端子136處的輸出電壓保持在低狀態(tài)。
圖6是說明針對數(shù)據(jù)輸入輸入端子128處的高數(shù)據(jù)輸入信號的改進的高電壓鎖存器 電路100的操作的時序圖。
備用模式
在備用操作模式期間，備用信號處于低電平Vdd以切斷通過柵極高電壓NMOS晶 體管116。 HV-啟用信號處于0 (低)電平以在端子108處提供Vdd電壓。鎖存器輸入節(jié) 點A和數(shù)據(jù)存儲輸出節(jié)點B處的數(shù)據(jù)為高或低。在備用操作模式結(jié)束之前，備用信號變 為高信號電平以接通通過柵極高電壓NMOS晶體管116。端子124處的重設信號變?yōu)榈?以切斷重設NMOS晶體管122。
數(shù)據(jù)載入模式
數(shù)據(jù)載入操作模式在處于Vdd電平的載入信號提供于負載輸入NMOS晶體管126 的柵極端子128處時開始。在此操作模式中，數(shù)據(jù)輸入端子130處的高輸入信號載入到 鎖存器輸入節(jié)點A中。這斷開第二上拉PMOS晶體管112且接通第二 NMOS下拉晶體 管118目.引起數(shù)據(jù)存儲輸出節(jié)點B變?yōu)榈碗娖?。高電壓寫入模?br> 在高電壓寫入操作模式期間，輸入端子120處的高備用電壓繼續(xù)接通通過柵極高電 壓NM0S品體管116。請注意，備用電壓的高狀態(tài)至多為Vdd。通過柵極高電壓NMOS 晶體管116接收具有至多Vdd的值的備用信號以在高電壓CMOS鎖存器處于數(shù)據(jù)載入 操作模式中時和在高電壓S入操作模式期間接通通過柵極高電壓NM O S晶體管。通過柵 極高電壓NMOS品體管116的柵極端了-處的Vdd備用電壓將第二高電壓低閾值NMOS 卜拉品體管十.的電壓限于Vdd-Vt且減小了穿通電流和漏極到襯底泄漏。
在高電壓寫入操作模式期間，高電壓電源施加于HV節(jié)點108且數(shù)據(jù)存儲輸出節(jié)點 A處的電壓遵循HV節(jié)點108上的電壓。圖6展示這兩個電壓HV和A斜升到例如15 伏的HV電壓目標電平。端子136將節(jié)點A電壓作為輸出信號提供以寫入存儲器。
已為了說明和描述的目的呈現(xiàn)了本發(fā)明的特定實施例的以上描述。不希望其為詳盡 的或?qū)⒈景l(fā)明限于所揭示的精確形式，且顯然根據(jù)上文教示許多修改和變化是可能的。 選擇和描述實施例以便最佳地解釋本發(fā)明的原理及其實踐應用，進而使所屬領域的其他 技術人員能夠最好地利用本發(fā)明和具有適于所預期的特定用途的各種修改的各種實施 例。希^l本發(fā)明的范圍由所附權(quán)利要求書及其等效物界定。
權(quán)利要求
1. 一種鎖存器電路，其包括第一和第二交叉耦合反相器，每一反相器具有連接到電源電壓的PMOS晶體管和連接到接地的NMOS晶體管，其中所述PMOS和NMOS晶體管的柵極在第一節(jié)點處接合且第二節(jié)點接合所述PMOS和NMOS晶體管的源極-漏極，所述第一反相器的所述第一節(jié)點連接到所述第二反相器的所述第二節(jié)點，所述第一反相器的所述第二節(jié)點連接到所述第二反相器的所述第一節(jié)點且連接到用于施加重設電壓的晶體管構(gòu)件；以及通過柵極晶體管構(gòu)件，其插入在所述第二反相器的所述PMOS與所述NMOS晶體管之間，用于將備用電壓施加于所述第二反相器的所述NMOS晶體管，進而將所述NMOS晶體管處的電壓限制于由所述備用電壓建立的電壓。
2. 根據(jù)權(quán)利要求1所述的鎖存器電路，其具有用于在三種模式中操作的構(gòu)件，第一模 式是備用模式，第二模式是載入數(shù)據(jù)模式，且第三模式是寫入模式。
3. 根據(jù)權(quán)利要求2所述的鎖存器電路，其中所述電源電壓供應低于高電壓的第二電壓 Vdd，所述Vdd電壓在所述第一和第二操作模式期間連接到所述鎖存器電路，且所 述高電壓在所述第三操作模式期間連接到所述鎖存器電路。
4. 根據(jù)權(quán)利耍求2所述的鎖存器電路，其中所述第一和第二反相器具有PMOS上拉 晶體管，且其中所述第一反相器具有NMOS下拉晶體管且所述第二反相器具有 NMOS通過柵極晶體管，所述NMOS通過柵極晶體管與NMOS下拉晶體管串聯(lián)且 在所述第一模式中無效且在所述第二和第三模式中有效。
5. 根據(jù)權(quán)利要求1所述的鎖存器電路，其具有與數(shù)據(jù)輸入端子和數(shù)據(jù)載入信號端子相 關聯(lián)的第-一輔助晶體管，所述輔助品體管連接到所述第一反相器的所述第二節(jié)點且 連接到所述第一反相器的所述第一節(jié)點。
6. 根據(jù)權(quán)利要求5所述的鎖存器電路，其中所述輔助晶體管是NMOS晶體管。
7. 根據(jù)權(quán)利要求5所述的鎖存器電路，其中用于施加重設電壓的第二輔助晶體管構(gòu)件 連接到所述第一反相器的所述第二節(jié)點和所述第二反相器的所述第一節(jié)點。
8. —種操作與可編程存儲器裝置相關聯(lián)的鎖存器電路的方法，其包括以在高電壓端子與接地端子之間形成交叉耦合CMOS鎖存器的方式連接具有 PMOS和NMOS晶體管的第一和第二 CMOS反相器 提供高電壓以用f在寫入模式中寫入到高電壓裝置；提供比所述高電壓低的電壓以用于在載入數(shù)據(jù)模式中和在備用模式期間將數(shù)據(jù) 載入到所述CMOS鎖存器中；以及提供與所述CMOS反相器中的一者串聯(lián)的通過柵極晶體管，以用于施加備用電 壓以接通所述通過柵極晶體管，且進而限制所述CMOS反相器中的所述一者中的 NMOS晶體管上的電壓。
9. 根據(jù)權(quán)利要求8所述的方法，其包含向所述CMOS鎖存器提供第一輔助晶體管以 用于建立數(shù)據(jù)載入信號。
10. 根據(jù)權(quán)利要求8所述的方法，其包含向所述鎖存器提供第二輔助晶體管以用于建立 重設信號。
11. 根據(jù)權(quán)利要求8所述的方法，其包含提供與所述通過柵極晶體管串聯(lián)的低閾值 NMOS下拉晶體管，所述通過柵極晶體管限制所述低閾值NMOS下拉晶體管上的 電壓。
12. 根據(jù)權(quán)利要求8所述的方法，其包含以所述第二 CMOS反相器的輸入端子和所述 第一 CMOS反相器的輸出端子將所述CMOS反相器連接到鎖存器輸入節(jié)點且將所 述第一 CMOS反相器的輸入端子和所述第二 CMOS反相器的輸出端子連接到鎖存 器輸出節(jié)點。
全文摘要
一種改進的CMOS高電壓鎖存器(100)存儲待寫入到非易失性存儲器的存儲器單元的數(shù)據(jù)位，所述CMOS高電壓鎖存器(100)具有兩個交叉耦合的CMOS反相器(102、104)。一個反相器(104)具有下拉分支，其包含連接在鎖存器輸出節(jié)點與連接到接地的第二高電壓低閾值NMOS下拉晶體管(118)之間的通過柵極高電壓NMOS晶體管(116)。所述NMOS晶體管(116)的柵極接收具有邏輯高值的備用信號以在所述CMOS鎖存器(100)處于數(shù)據(jù)載入操作模式中時和在高電壓寫入操作模式期間接通所述NMOS晶體管(116)。所述NMOS晶體管(118)進而將所述第二NMOS下拉晶體管(118)上的電壓限制于小于所述備用信號，從而減小來自第二NMOS下拉晶體管(118)的穿通電流和漏極到襯底泄漏。
文檔編號G11C7/10GK101512659SQ200780033211
公開日2009年8月19日 申請日期2007年9月4日 優(yōu)先權(quán)日2006年9月6日
發(fā)明者天偉·王, 杰弗里·明-洪·蔡, 約翰尼·陳 申請人:愛特梅爾公司