專利名稱：集成電路中存儲(chǔ)器電路及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種存儲(chǔ)器的內(nèi)定值存儲(chǔ)單元電路及其控制方法，其中內(nèi)定值存儲(chǔ)單元是用以儲(chǔ)存存儲(chǔ)器的初始參數(shù)；諸如電源供應(yīng)參數(shù)或是修 補(bǔ)區(qū)塊地址等等。內(nèi)定值存儲(chǔ)單元可以是任何型態(tài)的非易失性存儲(chǔ)器；諸 如浮動(dòng)?xùn)艠O存儲(chǔ)器、擷取式存儲(chǔ)器以及相變存儲(chǔ)器等等。
背景技術(shù)：
請(qǐng)參閱圖1，其為一種常用存儲(chǔ)器電路的電路圖。在圖1中，存儲(chǔ)器 電路1是由一 PMOS晶體管Ml、 一電容CL、 一 NMOS晶體管M2、 一 鎖存器IO、 一NOR邏輯門NRl、 一NMOS晶體管M3、以及一內(nèi)定值存 儲(chǔ)單元M4所構(gòu)成，其中鎖存器10是由反相器IV1與IV2彼此反向并聯(lián) 而形成。在存儲(chǔ)器電路1中，PMOS晶體管M1的源極連接于一電壓源VDD、 柵極連接于一重置信號(hào)FRESETB、漏極連接于電容CL的一端以及反相器 IV1的輸入端。NMOS晶體管M2的漏極連接于內(nèi)定值存儲(chǔ)單元M4、柵 極連接于一偏壓信號(hào)BIAS、源極連接于反相器IV2的輸出端。NOR邏輯 門NR1的第一輸入端連接于一控制信號(hào)FPGMB、第二輸端連接于反相器 IV1的輸出端與IV2的輸入端、輸出端連接于NMOS晶體管M3的柵極。 NMOS晶體管M3的漏極也連接于內(nèi)定值存儲(chǔ)單元M4，而內(nèi)定值存儲(chǔ)單 元M4的控制端則連接于一字線信號(hào)FWL。圖2為圖1的存儲(chǔ)器電路中各信號(hào)的時(shí)序圖，以下通過(guò)同時(shí)參考圖1 和圖2而說(shuō)明存儲(chǔ)器電路1的操作方式當(dāng)電壓源VDD為高電位時(shí)，一 外部信號(hào)POR (圖1中未示出其來(lái)源)也為高電位，重置信號(hào)FRESETB 為低電位，使得PMOS晶體管M1開(kāi)啟，此時(shí)電容CL被預(yù)充電至節(jié)點(diǎn)FD 達(dá)到高電位VDD，因此偏壓信號(hào)BIAS升高且字線信號(hào)FWL也提升，內(nèi) 定值存儲(chǔ)單元M4的一端連接到地GND，存儲(chǔ)器電路1進(jìn)入讀取模式，以 讀取內(nèi)定值存儲(chǔ)單元M4中的值。根據(jù)存儲(chǔ)器的位數(shù)，存儲(chǔ)器中具有相對(duì)應(yīng)數(shù)量的上述存儲(chǔ)器電路1， 通過(guò)對(duì)所有的存儲(chǔ)器電路進(jìn)行上述操作，便能夠完成對(duì)所有配置的存儲(chǔ)器 的讀取，確定存儲(chǔ)器的初始狀態(tài)。然而，在所有的存儲(chǔ)器電路中只有一個(gè)是參考存儲(chǔ)單元電路，其余則 為一般存儲(chǔ)單元電路。 一般來(lái)說(shuō)， 一般存儲(chǔ)單元電路中的單元電流都比參 考存儲(chǔ)單元電路中的存儲(chǔ)單元電流更大，且參考存儲(chǔ)單元電路中的鎖存器 也比一般存儲(chǔ)單元電路中的鎖存器更穩(wěn)固，因此可以確保參考存儲(chǔ)單元電 路的交換(Swap)慢于一般存儲(chǔ)單元電路的交換。然而，作為內(nèi)定值存儲(chǔ)單元的晶體管，會(huì)因?yàn)楣に嚩沟帽旧淼拈撝?電壓(Threshold Voltage, VT)產(chǎn)生如圖3所示的分布。因此，若是參考 單元存儲(chǔ)電路的內(nèi)定值存儲(chǔ)單元晶體管的VT值較小(落在圖3的左端)， 則在存儲(chǔ)器的開(kāi)啟時(shí)，便會(huì)因?yàn)樽志€信號(hào)FWL關(guān)閉一般存儲(chǔ)單元電路， 而使得VT值較大(落在圖3的右端)的一般存儲(chǔ)單元電路在檢測(cè)時(shí)被判 定為失效(Fail)。因此，申請(qǐng)人鑒于已知技術(shù)中所產(chǎn)生的缺失，經(jīng)過(guò)悉心試驗(yàn)與研究， 并一本鍥而不舍的精神，終構(gòu)思出本發(fā)明"集成電路中存儲(chǔ)器的控制方法 及其電路"，以下為本發(fā)明的簡(jiǎn)要說(shuō)明。發(fā)明內(nèi)容本發(fā)明目的是提供一種集成電路中存儲(chǔ)器的控制方法，該集成電路包 括多個(gè)一般存儲(chǔ)器及一參考存儲(chǔ)器，該控制方法包括步驟如下(a)讀取 處于一電源啟始程序中的一般存儲(chǔ)器；(b)檢測(cè)是否有任何一般存儲(chǔ)器為 非空白；及(c)若有至少一個(gè)一般存儲(chǔ)器為非空白，則編程該參考存儲(chǔ) 器，直到所有的一般存儲(chǔ)器都被讀取為空白為止。本發(fā)明另一方面提出一種存儲(chǔ)器電路，其具有包括多條字線的一存儲(chǔ) 器陣列，包括多個(gè)一般存儲(chǔ)器，耦合于多個(gè)感測(cè)放大器，及多個(gè)參考存 儲(chǔ)器，耦合于該多個(gè)感測(cè)放大器，其中當(dāng)至少一個(gè)一般存儲(chǔ)器為非空白時(shí)， 至少一個(gè)參考存儲(chǔ)器會(huì)被編程，直到所有的一般存儲(chǔ)器被讀取為空白為止。本發(fā)明通過(guò)下列附圖及詳細(xì)說(shuō)明，使之被進(jìn)一步了解。


圖1為一種常用存儲(chǔ)器電路的電路圖；圖2為圖1的存儲(chǔ)器電路中各信號(hào)的時(shí)序圖；圖3為圖1的內(nèi)定值存儲(chǔ)單元的晶體管閾值電壓分布圖；圖4為本發(fā)明所提出的存儲(chǔ)器電路的方塊圖；及圖5為圖4的存儲(chǔ)電路的控制方法的流程圖。
具體實(shí)施方式
請(qǐng)參閱圖4，其為本發(fā)明所提出的存儲(chǔ)器電路的方塊圖。雖然本發(fā)明 所提出的存儲(chǔ)器電路是由多個(gè)一般存儲(chǔ)單元電路與一個(gè)存儲(chǔ)參考單元電 路所構(gòu)成，但在圖4的實(shí)施例中是以一個(gè)一般存儲(chǔ)單元電路與一個(gè)參考存儲(chǔ)單元電路所構(gòu)成的存儲(chǔ)器電路來(lái)代表。在圖4中， 一般存儲(chǔ)單元電路是由第一鎖存器A與一般內(nèi)定值存儲(chǔ)單 元D所構(gòu)成，而參考存儲(chǔ)單元電路則是由第二鎖存器B與參考內(nèi)定值存 儲(chǔ)單元E所構(gòu)成，而參考內(nèi)定值存儲(chǔ)單元E的控制端更連接于一字線 WL-C (用以提供圖1的字線信號(hào)FWL)。圖4的存儲(chǔ)器電路的控制方法為當(dāng)有任何非空白資料被判定成失效 時(shí)，第一鎖存器A先檢測(cè)該存儲(chǔ)器電路的位，并由第二鎖存器B檢測(cè)是 否關(guān)閉FWL偏壓以停止啟始讀取程序；若存在至少一一般內(nèi)定值存儲(chǔ)單 元D失效時(shí)，則字線WL-C便稍微地偏壓參考存儲(chǔ)單元電路的參考內(nèi)定值 存儲(chǔ)單元E對(duì)其編程，以避免過(guò)度編程(如此便進(jìn)入圖1中的PGM模式)， 接著便可讀取各該一般存儲(chǔ)單元電路的各一般內(nèi)定值存儲(chǔ)單元D，將一般 內(nèi)定值存儲(chǔ)單元D全部讀取成空白之后，各第一鎖存器A便可被所需的 數(shù)據(jù)F編程并輸出各一般內(nèi)定值存儲(chǔ)單元D所儲(chǔ)存的數(shù)據(jù)F。本發(fā)明除了通過(guò)字線WL-C偏壓參考存儲(chǔ)單元電路的參考內(nèi)定值存儲(chǔ) 單元E對(duì)其編程，也可以利用圖1中的控制信號(hào)FPGMB以控制編程時(shí)間， 并降低參考內(nèi)定值存儲(chǔ)單元E的編程狀態(tài)。
由上述說(shuō)明更可看出，本發(fā)明其實(shí)也提供了一種存儲(chǔ)電路，其具有包括多條字線的一存儲(chǔ)數(shù)組，該存儲(chǔ)電路包括耦合于多個(gè)感測(cè)放大器的多個(gè)一般存儲(chǔ)單元、以及耦合于該等感測(cè)放大器的多個(gè)參考存儲(chǔ)單元。其中當(dāng) 至少一個(gè)一般存儲(chǔ)單元為非空白時(shí)，至少一個(gè)參考存儲(chǔ)單元會(huì)被編程，直到所有的一般存儲(chǔ)單元被讀取為空白為止。請(qǐng)參閱圖5，其為圖4之存儲(chǔ)器電路的控制方法的流程圖，上述控制方法的步驟包括(a) 讀取處于一啟始程序中的一般存儲(chǔ)單元；(b) 檢測(cè)是否有任何一般存儲(chǔ)單元為非空白；及(c) 若有至少一個(gè)一般存儲(chǔ)單元為非空白，則編程該參考存儲(chǔ)單元， 直到所有的一般存儲(chǔ)單元皆被讀取為空白為止。圖4中第一鎖存器A，用 以執(zhí)行步驟(a)與(c);第二鎖存器B，用以執(zhí)行步驟(b);偏壓參考存 儲(chǔ)單元的字線，用以執(zhí)行步驟(c)。經(jīng)由上述實(shí)施例可知，利用本發(fā)明所提出的存儲(chǔ)器電路及其控制方 法，不但因?yàn)槲锤淖冸娐放渲枚鵁o(wú)須增加成本，也可以在開(kāi)啟存儲(chǔ)器時(shí)防 止初始失效，進(jìn)而增加存儲(chǔ)器電路在讀取時(shí)的裕度(Margin)。以上所述，僅為本發(fā)明中的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不 局限于此，任何熟悉該技術(shù)的人在本發(fā)明所揭露的技術(shù)范圍內(nèi)，可輕易想 到的變換或替換，都應(yīng)涵蓋在本發(fā)明的包含范圍之內(nèi)。因此，本發(fā)明的保 護(hù)范圍應(yīng)該以權(quán)利要求書的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1. 一種集成電路中存儲(chǔ)器電路的控制方法，該集成電路包括多個(gè)一般存儲(chǔ)單元及一參考存儲(chǔ)單元，其特征在于，所述控制方法包括步驟如下(a)讀取處于一啟始程序中的一般存儲(chǔ)單元；(b)檢測(cè)是否有任何一般存儲(chǔ)單元為非空白；及(c)若有至少一個(gè)一般存儲(chǔ)單元為非空白，則編程所述參考存儲(chǔ)單元，直到所有的一般存儲(chǔ)單元皆被讀取為空白為止。
2. 如權(quán)利要求1所述的控制方法，其特征在于，所述集成電路還包含 一第一鎖存器，用以執(zhí)行步驟(a)與(c)。
3. 如權(quán)利要求1所述的控制方法，其特征在于，所述集成電路還包含 一第二鎖存器，用以執(zhí)行步驟(b)。
4. 如權(quán)利要求1所述的控制方法，其特征在于，所述集成電路還包含 一字線，用以執(zhí)行步驟(c)。
5. 如權(quán)利要求4所述的控制方法，其特征在于，所述字線為偏壓所述 參考存儲(chǔ)單元，以執(zhí)行步驟(c)。
6. —種集成電路中存儲(chǔ)器電路，其特征在于，具有包括多條字線的一 存儲(chǔ)器數(shù)組，包括多個(gè)一般存儲(chǔ)單元，耦合于多個(gè)感測(cè)放大器；及 多個(gè)參考存儲(chǔ)單元，耦合于所述多個(gè)感測(cè)放大器，當(dāng)至少一個(gè)一般存 儲(chǔ)單元為非空白時(shí)，至少一個(gè)參考存儲(chǔ)單元會(huì)被編程，直到所有的一般存儲(chǔ)單元被讀取為空白為止。
7. 如權(quán)利要求6所述的存儲(chǔ)器電路，其特征在于，所述感測(cè)放大器的一輸出端是耦合于一鎖存器。
8. 如權(quán)利要求7所述的存儲(chǔ)器電路，其特征在于，所述字線受控于儲(chǔ)存在該鎖存器中的一值。
全文摘要
本發(fā)明是一種集成電路中存儲(chǔ)器電路及其控制方法，該電路包括多個(gè)一般存儲(chǔ)器及一參考存儲(chǔ)器，該控制方法包括步驟如下(a)讀取處于一啟始程序中的一般存儲(chǔ)器；(b)檢測(cè)是否有任何一般存儲(chǔ)器為非空白；及(c)若有至少一個(gè)一般存儲(chǔ)器為非空白，則編程該參考存儲(chǔ)器，直到所有的一般存儲(chǔ)器都被讀取為空白為止。
文檔編號(hào)G11C7/20GK101399074SQ20071019937
公開(kāi)日2009年4月1日 申請(qǐng)日期2007年12月20日 優(yōu)先權(quán)日2007年9月25日
發(fā)明者陳泳旭 申請(qǐng)人:旺宏電子股份有限公司