專利名稱：存儲(chǔ)器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路設(shè)計(jì)，特別涉及一種減少耦合效應(yīng)的雙端口存 儲(chǔ)器裝置。
背景技術(shù)：
圖1顯示雙端口靜態(tài)隨機(jī)存取存儲(chǔ)(SRAM)單元100的電路圖，SRAM 為常被使用于電子產(chǎn)品的存儲(chǔ)器裝置，如移動(dòng)電話、數(shù)碼相機(jī)、PDA與個(gè)人 計(jì)算機(jī)等的存儲(chǔ)器裝置。雙端口 SRAM單元100包括兩交叉連接的反相器 102與104。反相器102由上拉PMOS晶體管106以及下拉NMOS晶體管108 所組成。反相器104由上拉PMOS晶體管110以及下拉NMOS晶體管112 所組成。上拉PMOS晶體管106與110的源極通過電壓線Vee連接至電壓源。 下拉NMOS晶體管108與112的源極通過互補(bǔ)電壓線V^連接至地或互補(bǔ)電 壓源。上拉PMOS晶體管106的柵極與下拉NMOS晶體管108的柵極相互 連接于節(jié)點(diǎn)114，節(jié)點(diǎn)114更連接至上拉PMOS晶體管110與下拉NMOS 晶體管112的漏極。上拉PMOS晶體管110的柵極與下拉NMOS晶體管112 的柵極相互連接于節(jié)點(diǎn)116，節(jié)點(diǎn)116更連接至上拉PMOS晶體管106與下 拉NMOS晶體管108的漏極。交叉連接的第一反相器102與第二反相器104 形成鎖存器，可分別儲(chǔ)存數(shù)值以及其補(bǔ)數(shù)于節(jié)點(diǎn)114與116。
第一端口旁柵晶體管(pass gate transistor) 118連接于第一端口位線BL1 與節(jié)點(diǎn)114之間。另一個(gè)第一端口旁柵晶體管120連接于第一端口反相位線 BLB1與節(jié)點(diǎn)116之間。第二端口旁柵晶體管122連接于第二端口位線BL2 與節(jié)點(diǎn)114之間。另一個(gè)第二端口旁柵晶體管124連接于第二端口反相位線 BLB2與節(jié)點(diǎn)116之間。旁柵晶體管118與120的柵極由第一端口字線WL1 控制。旁柵晶體管122與124的柵極由第二端口字線WL2控制。第一端口 字線WL1與第二端口字線WL2可分別選擇導(dǎo)通旁柵晶體管118/120或 122/124，以通過位線BL1/BLB1或BL2/BLB2從節(jié)點(diǎn)114讀取數(shù)值或?qū)懭霐?shù)
值至節(jié)點(diǎn)114。
傳統(tǒng)的位線BL1、 BLB1、 BL2、 BLB2、字線WL1、 WL2、電源線Vcc
以及互補(bǔ)電源線V^建構(gòu)于集成電路晶片中相同的金屬層上。這些配置緊密 的導(dǎo)體會(huì)產(chǎn)生耦合電容，降低操作速度并增加存儲(chǔ)單元100的噪音。當(dāng)半導(dǎo) 體工藝技術(shù)改良時(shí)，更緊密的導(dǎo)線配置造成更嚴(yán)重的耦合效應(yīng)。 因此，需要一種可以降低耦合效應(yīng)的雙端口 SRAM裝置。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)實(shí)施例， 一種具有多個(gè)雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元 的存儲(chǔ)器裝置，雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元包括至少一組交叉連接的反相 器連接于電源線與互補(bǔ)電源線之間。第一旁柵晶體管連接交叉連接的反相器 至第一位線。第二旁柵晶體管連接交叉連接的反相器至第一反相位線。第三 旁柵晶體管連接交叉連接的反相器至第二位線。第四旁柵晶體管連接交叉連 接的反相器至第二反相位線，其中第一位線、第一反相位線、第二位線以及 第二反相位線位于存儲(chǔ)器裝置中的第一金屬層內(nèi)。第一字線連接至第一旁柵 晶體管與上述第二旁柵晶體管的柵極，且第一字線位于存儲(chǔ)器裝置中的第二 金屬層內(nèi)。第二字線連接至第三旁柵晶體管與第四旁柵晶體管的柵極，且第 二字線位于存儲(chǔ)器裝置中的第三金屬層內(nèi)，其中上述第一金屬層、上述第二 金屬層與上述第三金屬層位于不同的平面(level)。


圖1是顯示雙端口 SRAM單元的電路圖。
圖2A是顯示雙端口 SRAM單元的布局結(jié)構(gòu)。
圖2B是顯示雙端口 SRAM單元的布局結(jié)構(gòu)。
圖3是顯示雙端口 SRAM單元的布局結(jié)構(gòu)。
圖4是顯示兩相鄰的雙端口 SRAM單元的布局結(jié)構(gòu)。
圖5是顯示連接數(shù)個(gè)解碼器的SRAM單元陣列方塊圖。
其中，附圖標(biāo)記說明如下-
100、 200、 210、 300、 400 布局結(jié)構(gòu);
102、 104 反相器；
106、 110 上拉PMOS晶體管； 108、 112 下拉NMOS晶體管； 118、 120、 122、 124 旁柵晶體管; 114、 116 節(jié)點(diǎn)；
202、 204、 212、 214、 302、 304、 406、 408、 410、 412 著陸墊;
306 重疊區(qū)塊；
402、 404 SRAM單元
414、 416、 418、 420、 WL1、 WL2 字線；
500 方塊502 SRAM單元陣列；
504、 506 字線解碼器；
508 位線解碼器；
BU、 BL2 位線；
BLB1、 BLB2 反相位線；
Vcc、 V^ 電壓線。
具體實(shí)施例方式
為使本發(fā)明的制造、操作方法、目標(biāo)和優(yōu)點(diǎn)能更明顯易懂，下文特舉幾
個(gè)較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下 實(shí)施例-
圖2A是根據(jù)本發(fā)明的實(shí)施例顯示圖1中所示的雙端口 SRAM單元的布 局結(jié)構(gòu)200。上拉PMOS晶體管106與110，下拉NMOS晶體管108與112， 以及旁柵晶體管118、 120、 122與124建構(gòu)于半導(dǎo)體的基底(未顯示于第2 圖中)。第一端口位線BL1、第一端口反相位線BLB1、第二端口位線BL2、 第二端口反相位線BLB2、電源線Vee與互補(bǔ)電源線VM建構(gòu)在位于半導(dǎo)體基 底的上方的第一金屬層中。這些導(dǎo)線可藉由一個(gè)或多個(gè)介層窗接觸區(qū)(未顯示 于第2圖中)連接至半導(dǎo)體基底中不同晶體管的端點(diǎn)?；パa(bǔ)電源線V^位于第 二端口位線BL2與第二端口反相位線BLB2之間，而另一互補(bǔ)電源線Vss位 于第一端口位線BL1與第一端口反相位線BLB1之間。電源線Vee位于第二 端口位線BL2與第一端口反相位線BLB1之間。
第一端口字線WL1建構(gòu)在位于第一金屬層上方的第二金屬層中，其中 第一金屬層為位線與反相位線建構(gòu)之處。第二端口字線WL2建構(gòu)在位于第 二金屬層上方的第三金屬層中。第一端口字線WL1與第二端口字線WL2可 通過第一金屬層中的著陸墊202與204連接至位于半導(dǎo)體基底中的旁柵晶體 管的柵極。任何本領(lǐng)域技術(shù)人員都知道，金屬層的導(dǎo)體之間可通過介電材料 彼此絕緣。
當(dāng)?shù)谝欢丝谧志€WL1、第二端口字線WL2以及位線BL1、 BLB1、 BL2 與BLB2建構(gòu)于不同的金屬層時(shí)，字線可因此縮短。在此實(shí)施例中，每條位 線(或反相位線)的長度都可縮短至小于字線長度的三分之一。因此可幫助減 少位線之間(包含反相位線)的耦合效應(yīng)。由于第一端口字線WL1與第二端口 字線WL2分別建構(gòu)于不同金屬層中，字線之間所產(chǎn)生的電容也可減少。如 同前文所介紹，電源線Vee與互補(bǔ)電源線VJ立于位線BL1、 BL2與反相位線 BLB1與BLB2之間。這些電源線Vee與互補(bǔ)電源線V^具有遮蔽的保護(hù)作用 以避免位線BL1、 BL2與反相位線BLB1與BLB2被所產(chǎn)生的噪音影響。
圖2B是根據(jù)本發(fā)明的一個(gè)實(shí)施例顯示另一雙端口 SRAM單元的布局結(jié) 構(gòu)210。布局結(jié)構(gòu)210與圖2A中的布局結(jié)構(gòu)200類似，除了其中位線與反 相位線建構(gòu)于金屬層，介于第一端口字線WL1與第二端口字線WL2分別所 屬的兩金屬層之間。第一端口字線WL1位于半導(dǎo)體基底上方的第一金屬層 中，其中半導(dǎo)體基底為晶體管建構(gòu)之處。著陸墊212與214、位線BL1 、 BL2、 反相位線BLB1、 BLB2、電源線Vw與互補(bǔ)電源線V^建構(gòu)于第二金屬層中， 其中第二金屬層中位于第一金屬層上?；パa(bǔ)電源線Vw.位于第二端口位線 BL2與第二端口反相位線BLB2之間，而另一互補(bǔ)電源線Vss位于第一端口 位線BL1與第一端口反相位線BLB1之間。電源線Vee位于第二端口位線BL2 與第一端口反相位線BLB1之間。第二端口字線WL2位于第三金屬層中， 其中第三金屬層中位于第二金屬層上方。
圖3是根據(jù)本發(fā)明的另一實(shí)施例顯示一雙端口 SRAM單元的布局結(jié)構(gòu) 300。布局結(jié)構(gòu)300與圖2A中的布局結(jié)構(gòu)200類似，除了自布局結(jié)構(gòu)300上 方俯視， 一部分的第二端口字線WL2與一部分的第一端口字線WL1重疊于 區(qū)塊306。如同前文所介紹，字線與位線的垂直分布可有許多不同的順序。 例如，位線BL1、 BL2、 BLB1、 BLB2、電源線Vcc、互補(bǔ)電源線Vss、以及
著陸墊302、 304可建構(gòu)于金屬層，位于第一端口字線WL1與第二端口字線 WL2分別所屬的兩金屬層下方。另一個(gè)例子為位線BL1 、 BL2、 BLB1 、 BLB2、 電源線Vee、互補(bǔ)電源線Vss、以及著陸墊302、 304可建構(gòu)于金屬層，介于 第一端口字線WL1與第二端口字線WL2分別所屬的兩金屬層之間。
圖4是根據(jù)本發(fā)明的另一實(shí)施例顯示兩相鄰的雙端口 SRAM單元402 與404的布局結(jié)構(gòu)400。如同前文所介紹，SRAM單元402與404的晶體管 建構(gòu)于半導(dǎo)體基底(未顯示于圖4中)中。第二端口反相位線BLB2、互補(bǔ)電源 線Vw第二端口位線BL2、電源線Vee、第一端口反相位線BLB1、互補(bǔ)電 源線Vss與.第一端口位線BL1建構(gòu)于第一金屬層中，并且延伸跨越SRAM單 元402與404所布局的區(qū)域?；パa(bǔ)電源線Vss-.位于第二端口位線BL2與第二 端口反相位線BLB2之間，而另一互補(bǔ)電源線Vss位于第一端口位線BL1與 第一端口反相位線BLB1之間。電源線Vee位于第二端口位線BL2與第一端 口反相位線BLB1之間。SRAM單元402的第一金屬層中還包括著陸墊406 與408，而SRAM單元404的第一金屬層中還包括著陸墊410與412。
第一端口字線414與第二端口字線416建構(gòu)于SRAM單元402的第二金 屬層。第一端口字線418與第二端口字線420建構(gòu)于SRAM單元404的第三 金屬層，其中第三金屬層不同于第二金屬層。換言之，SRAM單元402的字 線414、 416與SRAM單元404的字線418、 420分別位于不同的金屬層。
SRAM單元402的字線、位線以及SRAM單元404的字線可被安排于不 同的金屬層。例如，位線所在的金屬層可以比字線414和416所在的金屬層 低，而字線414和416所在的金屬層又比字線418和420所在的金屬層低。 又例如，位線所在的金屬層可以介于字線414和416所在的金屬層與字線418 和420所在的金屬層之間。
SRAM單元402與404的布局結(jié)構(gòu)可被復(fù)制成為整個(gè)存儲(chǔ)單元陣列。因 此，可減少存儲(chǔ)單元陣列的耦合效應(yīng)，進(jìn)而改善存儲(chǔ)器裝置的操作速度。
圖5是根據(jù)本發(fā)明的另一實(shí)施例顯示SRAM單元陣列502連接數(shù)個(gè)解碼 器504、506與508的方塊圖500。SRAM單元陣列502包括多個(gè)雙端口 SRAM 單元，其布局結(jié)構(gòu)可根據(jù)圖2A、圖2B、圖3和圖4所公開的實(shí)施例設(shè)計(jì)。 這些單元可安排于單元陣列502中的矩陣的行與列。這些單元的第一端口字 線可連接到SRAM單元陣列502左邊的字線解碼器504。這些單元的第二端
口字線可連接到SRAM單元陣列502右邊的字線解碼器506。 SRAM單元的 位線與反相位線連接至SRAM單元陣列502下面的位線解碼器508。解碼器 504、 506與508可選擇SRAM單元陣列502中的一個(gè)特定單元，對(duì)于輸入 信號(hào)進(jìn)行讀取或?qū)懭氲牟僮?。如同前文所介紹，由于將字線所在的金屬層分 開，可以加速操作的速度并幫助減少耦合效應(yīng)。
值得注意的是，雖然圖2A、圖2B、圖3和圖4僅顯示三個(gè)金屬層的布 局結(jié)構(gòu)，只要位線、第一端口字線以及第二端口字線建構(gòu)于不同的金屬層中， 本發(fā)明也可應(yīng)用于四層或四層以上的金屬層的布局結(jié)構(gòu)。
本發(fā)明雖以較佳實(shí)施例公開如上，然其并非用以限定本發(fā)明的范圍，任 何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與 潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
1.一種存儲(chǔ)器裝置，具有多個(gè)雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元，所述雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元包括至少一對(duì)交叉連接的反相器，連接于電源線與互補(bǔ)電源線之間；第一旁柵晶體管，連接所述交叉連接的反相器至第一位線；第二旁柵晶體管，連接所述交叉連接的反相器至第一反相位線；第三旁柵晶體管，連接所述交叉連接的反相器至第二位線；第四旁柵晶體管，連接所述交叉連接的反相器至第二反相位線，其中所述第一位線、所述第一反相位線、所述第二位線以及所述第二反相位線位于所述存儲(chǔ)器裝置的第一金屬層；第一字線，連接至所述第一旁柵晶體管與所述第二旁柵晶體管的柵極，所述第一字線位于所述存儲(chǔ)器裝置的第二金屬層；以及第二字線，連接至所述第三旁柵晶體管與所述第四旁柵晶體管的柵極，所述第二字線位于所述存儲(chǔ)器裝置的第三金屬層內(nèi)，其中所述第一金屬層、所述第二金屬層與所述第三金屬層位于不同的平面。
9. 如權(quán)利要求1所述的存儲(chǔ)器裝置，還包括 至少一雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列；第一字線解碼器，相鄰于所述雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列的邊 緣，所述第一字線解碼器用以選擇所述第一字線；以及第二字線解碼器，相鄰于所述雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列的另一 邊緣，所述第二字線解碼器用以選擇所述第二字線。
10. —種存儲(chǔ)器裝置，具有多個(gè)雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元，包括 第一雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元，設(shè)置于所述存儲(chǔ)器裝置的第一區(qū)域；第二雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元，設(shè)置于第二區(qū)域，其中所述第二區(qū) 域相鄰于所述存儲(chǔ)器裝置的所述第一區(qū)域；第一位線、第一反相位線、第二位線以及第二反相位線延伸跨越所述第 一區(qū)域與所述第二區(qū)域，并且所述第一位線、所述第一反相位線、所述第二 位線以及所述第二反相位線位于所述存儲(chǔ)器裝置的第一金屬層；第一字線以及第二字線，位于所述第一區(qū)域的第二金屬層；以及第三字線以及第四字線，位于所述第二區(qū)域的第三金屬層。
11. 如權(quán)利要求IO所述的存儲(chǔ)器裝置，其中所述第二金屬層高于所述第 一金屬層，且所述第三金屬層高于所述第二金屬層。
12. 如權(quán)利要求10所述的存儲(chǔ)器裝置，其中所述第一金屬層高于所述第 二金屬層，但所述第一金屬層低于所述第三金屬層。
13. 如權(quán)利要求IO所述的存儲(chǔ)器裝置，還包括電源線與互補(bǔ)電源線，位 于所述第一金屬層并且延伸跨越所述第一區(qū)域與所述第二區(qū)域。
14. 如權(quán)利要求13所述的存儲(chǔ)器裝置，其中所述互補(bǔ)電源線位于所述第 一位線與所述第一反相位線之間，并且所述互補(bǔ)電源線位于所述第二位線與 所述第二反相位線之間。
15. 如權(quán)利要求13所述的存儲(chǔ)器裝置，其中所述電源線位于所述第一反 相位線與所述第二位線之間。
全文摘要
一種雙端口靜態(tài)隨機(jī)存取存儲(chǔ)單元包括至少一組交叉連接的反相器，連接于電源線與互補(bǔ)電源線之間，多個(gè)旁柵晶體管，連接上述交叉連接的反相器至位于存儲(chǔ)器裝置中的第一金屬層內(nèi)的第一位線、第一反相位線、第二位線以及第二反相位線。第一字線連接至第一旁柵晶體管與第二旁柵晶體管的柵極，并且第一字線位于存儲(chǔ)器裝置中的第二金屬層內(nèi)。第二字線連接至第三旁柵晶體管與第四旁柵晶體管的柵極，并且第二字線位于存儲(chǔ)器裝置中的第三金屬層內(nèi)，其中第一金屬層、第二金屬層與第三金屬層位于不同的平面。
文檔編號(hào)G11C11/41GK101110424SQ20071008468
公開日2008年1月23日 申請(qǐng)日期2007年3月1日 優(yōu)先權(quán)日2006年7月18日
發(fā)明者廖忠志 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司