專利名稱：半導(dǎo)體存儲裝置及具備該半導(dǎo)體存儲裝置的收發(fā)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，其被用于移動電話、便攜信息設(shè)備、影像信息處理裝置等的存儲裝置中，并搭載有非易失性存儲器單元而成，且由多個信息處理裝置控制。
背景技術(shù)：
近年來，在可進(jìn)行電改寫的非易失性半導(dǎo)體存儲裝置中，在各種領(lǐng)域應(yīng)用能夠以塊單位或片單位一并擦除的閃速存儲器。在閃速存儲器的種類中，有適合于存儲程序的NOR型閃速存儲器和適合于存儲數(shù)據(jù)的NAND型閃速存儲器。NOR型閃速存儲器的特征是進(jìn)行高速的隨機(jī)讀出，而NAND型閃速存儲器的特征是進(jìn)行高速的寫入或低速的隨機(jī)讀出以及大容量。
通過具有這些特征，從而將這些閃速存儲器應(yīng)用于各種領(lǐng)域的設(shè)備。例如，移動電話包括負(fù)責(zé)電波或信號的收發(fā)的基帶部、和負(fù)責(zé)影像或音樂等的多媒體處理的應(yīng)用部(application)，基帶部采用作為用于存儲基帶處理的程序的存儲器的NOR型閃速存儲器，而應(yīng)用部采用與基帶部同樣的存儲各種程序的NOR型閃速存儲器、和存儲音樂或影像等的大容量數(shù)據(jù)的NAND型閃速存儲器。
如圖21所示的系統(tǒng)那樣，現(xiàn)狀是這些存儲器以及處理器等的周邊裝置根據(jù)它們的用途而由不同的芯片(chip)構(gòu)成。在該圖的系統(tǒng)內(nèi)，存儲器芯片1以及CPU1負(fù)責(zé)高速隨機(jī)存取讀出動作，存儲器芯片2以及CPU2負(fù)責(zé)大量的數(shù)據(jù)改寫以及低速的隨機(jī)讀出(通常為串行讀出)動作。
最近的主流，這樣的系統(tǒng)也要求其低成本化。為此，正通過多個芯片的集成化來實現(xiàn)部件數(shù)量的降低，以此來削減成本。主要是嘗試處理器等的信息處理裝置的集成化。另一方面，存儲器如以往那樣使用不同的芯片，但隨著近年來細(xì)微化和大容量化的進(jìn)展，多種存儲器的集成化在技術(shù)上成為可能，將來希望實現(xiàn)存儲器的集成化。
作為將存儲器集成化的方法，例如設(shè)想將NOR型和NAND型等的多種存儲器陣列直接搭載于同一個芯片上。
這里，如專利文獻(xiàn)1所述，以往存在將多個存儲器陣列集成化了事例，將多個存儲器陣列搭載于同一個芯片，對于各陣列使數(shù)據(jù)端子、陣列端子以及控制端子共用化，可以在寫入動作中進(jìn)行讀出動作。
另外，在專利文獻(xiàn)2中，也同樣將2個存儲器陣列搭載于同一個芯片上，并且采用在2個存儲器陣列中將控制電路共用化的結(jié)構(gòu)，與存儲器的同步時鐘的H期間或L期間同步地從2個存儲器陣列中讀出數(shù)據(jù)，并將數(shù)據(jù)發(fā)送到2個存儲器周邊裝置。
專利文獻(xiàn)1特開2004-273117號公報(第8頁，圖2)專利文獻(xiàn)2特開2003-7052號公報(第9、10頁，圖1及圖6)發(fā)明內(nèi)容但是，在所述以往的專利文獻(xiàn)1中，對2個存儲器陣列，按照每個陣列設(shè)置地址以及數(shù)據(jù)輸入輸出，在2個陣列中寫入控制或讀出控制被共用化。因此，如圖22所示，只能在寫入指令或?qū)懭霐?shù)據(jù)輸入結(jié)束之后實施讀出動作。具體而言，用專利文獻(xiàn)1的系統(tǒng)控制命令寄存器解讀寫入指令(圖22的寫入指令的期間)，將寫入數(shù)據(jù)全部取入到數(shù)據(jù)鎖存器中(圖22的寫入數(shù)據(jù)輸入的期間)，此后將數(shù)據(jù)寫入到存儲器陣列中(圖22的“寫入開始”定時以后的期間)。一般，由于閃速存儲器的寫入時間以及擦除時間慢，所以寫入動作中的陣列周邊電路變?yōu)樗^的空閑狀態(tài)，所以可以執(zhí)行以讀出等的短期間進(jìn)行動作的模式。由此，在圖22中，寫入開始后，專利文獻(xiàn)1的系統(tǒng)控制命令寄存器控制芯片，并從其他的存儲器陣列讀出數(shù)據(jù)(圖22的讀出的期間)，以使可以進(jìn)行讀出動作。
這樣，在專利文獻(xiàn)1中，在寫入數(shù)據(jù)輸入過程中，由于控制電路為寫入狀態(tài)，另外為在數(shù)據(jù)鎖存器中寫入數(shù)據(jù)的狀態(tài)，所以存在無法以中斷方式實施讀出動作的問題。
另外，在專利文獻(xiàn)2中，也由于在2個存儲器陣列中共用控制電路，所以不能實現(xiàn)寫入動作中的讀出動作。
一般，除了所述2個專利文獻(xiàn)中的問題外，作為將多種存儲器集成于1個芯片上時的問題，還有如下的問題對應(yīng)于使用存儲器的多個處理器，分別需要控制端子、地址端子以及數(shù)據(jù)端子，管腳數(shù)為處理器的個數(shù)倍，使存儲器的芯片面積相應(yīng)地變大，從而阻礙了低成本化，同時消耗功率也對應(yīng)于管腳數(shù)的增加也增大。
另外，即使將存儲器集成化而變?yōu)?個芯片的存儲器的情況下，在2個信息處理裝置中使用1個存儲器時，需要對存取2個信息處理裝置間的存儲器時的競爭進(jìn)行調(diào)整，存在為了調(diào)停多個信息處理裝置而使信息處理裝置的負(fù)擔(dān)增大的問題。
本發(fā)明鑒于所述問題而提出，其目的在于提供能夠?qū)⒍鄠€存儲器陣列搭載于同一個芯片上，并以少的管腳數(shù)，在所希望的期間由多個信息處理裝置于存儲器和信息處理裝置之間進(jìn)行信號的收發(fā)的半導(dǎo)體存儲裝置。
即，技術(shù)方案1所述的發(fā)明的半導(dǎo)體存儲裝置，是在與多個信息處理裝置之間收發(fā)數(shù)據(jù)信號、地址信號以及控制信號的一個芯片的半導(dǎo)體存儲裝置，在所述一個芯片內(nèi)配置多個存儲器陣列，該存儲器陣列通過排列多個非易失性的存儲器單元而構(gòu)成；具有獨立地設(shè)置于所述多個存儲器陣列的每個中的多組數(shù)據(jù)端子、地址端子和控制端子以及數(shù)據(jù)系統(tǒng)電路、地址系統(tǒng)電路和控制系統(tǒng)電路；具有在所述多個存儲器陣列間共有、且作為與所述芯片外部之間的接口的輸入輸出緩存器部的1組數(shù)據(jù)端子、地址端子和控制端子；包括多個信號選擇電路，其配置在所述1組數(shù)據(jù)端子、地址端子和控制端子，與所述多組數(shù)據(jù)端子、地址端子和控制端子以及數(shù)據(jù)系統(tǒng)電路、地址系統(tǒng)電路和控制系統(tǒng)電路之間；選擇所述多個存儲器陣列的任意一個的1個或多個陣列選擇信號，經(jīng)由所述輸入輸出緩存器部被輸入到所述多個信號選擇電路；將來自所述1組數(shù)據(jù)端子、地址端子和控制端子的信號，經(jīng)由所述多個信號分配電路，分配給所述多個存儲器陣列的任意一個。
通過以上，在技術(shù)方案1所述的半導(dǎo)體存儲裝置中，由于各存儲器陣列全部獨立地具有地址系統(tǒng)電路、控制系統(tǒng)電路、數(shù)據(jù)系統(tǒng)電路，所以能夠在各存儲器陣列中進(jìn)行獨立的動作。
技術(shù)方案2所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，將所述多組的數(shù)據(jù)信號、地址信號和控制信號以時分割的方式輸入或輸出到所述輸入輸出緩存器部的數(shù)據(jù)端子、地址端子和控制端子。
技術(shù)方案2所述的半導(dǎo)體存儲裝置，由于在大量的寫入數(shù)據(jù)輸入期間中不像以往那樣讀出側(cè)的陣列待機(jī)，而是交替地進(jìn)行數(shù)據(jù)寫入和讀出，所以可以減少待機(jī)時間。
技術(shù)方案3所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，輸入到所述多個信息處理裝置中的時鐘作為所述陣列選擇信號被輸入到所述多個信號分配電路中；所述多個信號分配電路，按照如下方式分配信號在所述時鐘的上升沿或下降沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號以及控制信號供給到所述多個存儲器陣列中之一的第一存儲器陣列，在所述時鐘的下降沿或上升沿時刻，將所述信號供給到其他的存儲器陣列的第二存儲器陣列，在所述時鐘之后的上升沿或下降沿時刻從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，在所述時鐘之后的下降沿或上升沿時刻從所述輸入輸出緩存器部輸出來自所述第二存儲器陣列的數(shù)據(jù)。
技術(shù)方案3所述的半導(dǎo)體存儲裝置，由于在時鐘的上升沿或下降沿選擇存儲器陣列，所以可以不需要進(jìn)行多個信息處理裝置間的總線調(diào)停。
技術(shù)方案4所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，輸入到所述多個信息處理裝置的時鐘作為所述陣列選擇信號被輸入到所述多個信號分配電路；所述多個信號分配電路，按照如下方式分配信號在所述時鐘的上升沿或下降沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號和地址信號供給到所述多個存儲器陣列中之一的第一存儲器陣列，并且將輸入到所述輸入輸出緩存器部的控制信號供給到其他的存儲器陣列的第二存儲器陣列，在所述時鐘的下降沿或上升沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號和地址信號供給到所述第二存儲器陣列，并且將輸入到所述輸入輸出緩存器部的控制信號供給到第一存儲器陣列，在所述時鐘之后的上升沿或下降沿時刻從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，在所述時鐘之后的下降沿或上升沿時刻從所述輸入輸出緩存器部輸出來自所述第二存儲器陣列的數(shù)據(jù)。
技術(shù)方案4所述的半導(dǎo)體存儲裝置，通過將控制信號和地址信號以及數(shù)據(jù)信號錯開時鐘的半個周期的量，從而存儲器芯片側(cè)的指令以及地址取入、和信息處理裝置側(cè)的數(shù)據(jù)取入之間的定時設(shè)計變得容易。
技術(shù)方案5所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，輸入時鐘以及存儲器激活信號，該時鐘是被輸入到所述多個信息處理裝置的時鐘，該存儲器激活信號是從所述多個信息處理裝置的任意一個輸出的信號；在所述一個芯片內(nèi)具備被所述存儲器激活信號和所述時鐘控制的計數(shù)電路；所述計數(shù)電路對輸入所述存儲器激活信號后的所述時鐘數(shù)進(jìn)行計數(shù)，根據(jù)其計數(shù)數(shù)量生成多種所述存儲器陣列選擇信號，并將其發(fā)送至所述多個信號分配電路；由所述多種存儲器陣列選擇信號來控制所述多個信號分配電路。
技術(shù)方案5所述的半導(dǎo)體存儲裝置，可以選擇2個以上的存儲器陣列。
技術(shù)方案6所述的發(fā)明的收發(fā)系統(tǒng)，包括所述技術(shù)方案5所述的半導(dǎo)體存儲裝置和與所述半導(dǎo)體存儲裝置連接的多個信息處理裝置；所述各信息處理裝置具有計數(shù)電路；所述計數(shù)電路輸入所述存儲器激活信號，對該輸入后的所述時鐘數(shù)進(jìn)行計數(shù)；所述多個信號分配電路，按照如下方式分配信號基于所述計數(shù)電路對時鐘數(shù)的計數(shù)結(jié)果，以所述時鐘的第規(guī)定個周期，在所述多個信息處理裝置中的僅任意一個和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)，以所述時鐘之后的周期在其他的信息處理裝置和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)。
技術(shù)方案7所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，輸入時鐘以及存儲器激活信號，該時鐘是被輸入到所述多個信息處理裝置的時鐘，該存儲器激活信號是從所述多個信息處理裝置的任意一個輸出的信號；在所述一個芯片內(nèi)具備將所述時鐘的頻率倍頻的時鐘倍頻電路、和被所述存儲器激活信號以及所述時鐘倍頻電路的倍頻時鐘控制的計數(shù)電路；所述計數(shù)電路對輸入所述存儲器激活信號后的所述倍頻時鐘數(shù)進(jìn)行計數(shù)，根據(jù)其計數(shù)數(shù)量生成多種所述存儲器陣列選擇信號，并將其發(fā)送至所述多個信號分配電路；由所述多種存儲器陣列選擇信號來控制所述多個信號分配電路。
技術(shù)方案7所述的半導(dǎo)體存儲裝置，由于將時鐘倍頻，所以可以實現(xiàn)更高速的存儲器陣列分配。
技術(shù)方案8所述的發(fā)明的收發(fā)系統(tǒng)，包括所述技術(shù)方案7所述的半導(dǎo)體存儲裝置和與所述半導(dǎo)體存儲裝置連接的多個信息處理裝置；所述各信息處理裝置具有時鐘倍頻電路和計數(shù)電路；所述時鐘倍頻電路將所述輸入的時鐘數(shù)倍頻；所述計數(shù)電路輸入所述存儲器激活信號，對該輸入后的所述時鐘倍頻電路的倍頻時鐘數(shù)進(jìn)行計數(shù)；所述多個信號分配電路，按照如下方式分配信號基于由所述計數(shù)電路得到的倍頻時鐘數(shù)的計數(shù)結(jié)果，在所述倍頻時鐘的第規(guī)定個周期，在所述多個信息處理裝置中的僅任意一個和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)，以所述時鐘之后的周期在其他的信息處理裝置和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)。
技術(shù)方案9所述的發(fā)明的收發(fā)系統(tǒng)，包括所述技術(shù)方案1所述的半導(dǎo)體存儲裝置和與所述半導(dǎo)體存儲裝置連接的多個信息處理裝置；所述半導(dǎo)體存儲裝置接收所述時鐘；從所述多個信息處理裝置中第一信息處理裝置向所述半導(dǎo)體存儲裝置和其他的信息處理裝置發(fā)送存儲器激活信號；所述半導(dǎo)體存儲裝置，具有將所述時鐘的頻率倍頻的時鐘倍頻電路和收到所述存儲器激活信號以及所述時鐘倍頻電路的倍頻時鐘的計數(shù)電路；所述時鐘倍頻電路的倍頻時鐘被發(fā)送到所述多個信息處理裝置；所述半導(dǎo)體存儲裝置的計數(shù)電路對輸入所述存儲器激活信號后的所述倍頻時鐘數(shù)進(jìn)行計數(shù)，根據(jù)其計數(shù)數(shù)量生成多種所述存儲器陣列選擇信號，并將其發(fā)送至所述多個信號分配電路；由所述多種存儲器陣列選擇信號來控制所述多個信號分配電路，在所述半導(dǎo)體存儲裝置和所述多個信息處理裝置之間進(jìn)行信號的收發(fā)。
技術(shù)方案9所述的半導(dǎo)體存儲裝置，由于在信息處理裝置中不需要時鐘倍頻電路，所以能以小面積形成信息處理裝置。
技術(shù)方案10所述的發(fā)明，根據(jù)技術(shù)方案9所述的收發(fā)系統(tǒng)，其特征在于，所述多個信息處理裝置具有計數(shù)電路；所述計數(shù)電路收到來自所述半導(dǎo)體存儲裝置的所述時鐘倍頻電路的倍頻時鐘，對輸入所述存儲器激活信號后的倍頻時鐘數(shù)進(jìn)行計數(shù)；所述半導(dǎo)體存儲裝置的多個信號分配電路，按照如下方式分配信號基于由所述計數(shù)電路得到的倍頻時鐘數(shù)的計數(shù)結(jié)果，在所述倍頻時鐘的第規(guī)定個周期，在所述多個信息處理裝置中的僅任意一個和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)，在所述倍頻時鐘之后的周期在其他的信息處理裝置和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)。
技術(shù)方案11所述的發(fā)明，根據(jù)技術(shù)方案5、7和9中任一項所述的半導(dǎo)體存儲裝置或收發(fā)系統(tǒng)，其特征在于，所述計數(shù)電路，不接收所述存儲器激活信號，而對所述時鐘數(shù)或倍頻時鐘數(shù)進(jìn)行計數(shù)，根據(jù)其計數(shù)數(shù)量生成多種所述存儲器陣列選擇信號，并將其發(fā)送至所述多個信號分配電路；由所述多種存儲器陣列選擇信號來控制所述多個信號分配電路。
技術(shù)方案11所述的半導(dǎo)體存儲裝置或收發(fā)系統(tǒng)，由于不需要存儲器激活信號，所以可以減少存儲器芯片的管腳數(shù)。
技術(shù)方案12所述的發(fā)明，根據(jù)技術(shù)方案5、7和9中任一項所述的半導(dǎo)體存儲裝置或收發(fā)系統(tǒng)，其特征在于，所述計數(shù)電路，不接收所述存儲器激活信號，而對所述時鐘數(shù)或倍頻時鐘數(shù)進(jìn)行計數(shù)；所述多個信號分配電路，按照如下方式分配信號基于所述計數(shù)電路對時鐘數(shù)的計數(shù)結(jié)果，在所述倍頻時鐘的第規(guī)定個周期，在所述多個信息處理裝置中的僅任意一個和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)，在所述倍頻時鐘之后的周期在其他的信息處理裝置和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)。
技術(shù)方案13所述的發(fā)明，根據(jù)技術(shù)方案5、7、9和11中任一項所述的半導(dǎo)體存儲裝置或收發(fā)系統(tǒng)，其特征在于，包括狀態(tài)設(shè)定電路，其輸入來自所述輸入輸出緩存器部的數(shù)據(jù)端子、地址端子和控制端子的信號群，并根據(jù)這些信號群，使所述計數(shù)電路的計數(shù)數(shù)量和所述存儲器陣列選擇信號生成之間的關(guān)系可變；所述狀態(tài)設(shè)定電路的輸出被施加給所述計數(shù)電路。
技術(shù)方案13所述的半導(dǎo)體存儲裝置或收發(fā)系統(tǒng)，由于可以使計數(shù)電路的計數(shù)數(shù)量和存儲器陣列選擇信號之間的關(guān)系可變，所以可以改變來自存儲器陣列的存取的順序，可以根據(jù)動作模式按照所希望的順序存取存儲器。
技術(shù)方案14所述的發(fā)明，根據(jù)技術(shù)方案13所述的半導(dǎo)體存儲裝置或收發(fā)系統(tǒng)，其特征在于，將控制信號從多個信息處理裝置中任意一個信息處理裝置經(jīng)由所述數(shù)據(jù)端子、地址端子和控制端子發(fā)送至所述狀態(tài)設(shè)定電路，并根據(jù)所述控制信號變更所述狀態(tài)設(shè)定電路的內(nèi)容。
技術(shù)方案15所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，從所述多個信息處理裝置中1個信息處理裝置將存儲器激活信號發(fā)送至本半導(dǎo)體存儲裝置和所述多個信息處理裝置的其他信息處理裝置；所述多個信號分配電路，基于所述存儲器激活信號，進(jìn)行所述多個信息處理裝置和多個存儲器陣列之間的信號的收發(fā)，在所述存儲器激活信號的“H”或“L”期間，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到1個存儲器陣列，另一方面，在所述存儲器激活信號的“L”或“H”期間，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到其他的1個存儲器陣列，在所述存儲器激活信號之后的“H”或“L”期間，從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，另一方面，在所述存儲器激活信號之后的“L”或“H”期間，從所述輸入輸出緩存器部輸出來自所述其他第一存儲器陣列的數(shù)據(jù)。
技術(shù)方案15所述的半導(dǎo)體存儲裝置，選擇存儲器陣列的期間不是由時鐘周期確定的期間，而可以是任意的期間。
技術(shù)方案16所述的發(fā)明，根據(jù)技術(shù)方案15所述的半導(dǎo)體存儲裝置，其特征在于，所述多個信號分配電路，在所述存儲器激活信號的上升沿或下降沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到1個存儲器陣列，另一方面，在所述存儲器激活信號的下降沿或上升沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到其他存儲器陣列，直至所述存儲器激活信號的下一個上升沿或下降沿變換為止，由所述2個存儲器陣列保持被輸入到所述輸入輸出緩存器部的各信號，另一方面，在所述存儲器激活信號的上升沿或下降沿時刻，從所述輸入輸出緩存器部輸出來自所述1個存儲器陣列的數(shù)據(jù)，在所述存儲器激活信號的下降沿或上升沿時刻，從所述輸入輸出緩存器部輸出來自所述其他存儲器陣列的數(shù)據(jù)。
技術(shù)方案17所述的發(fā)明，根據(jù)技術(shù)方案15所述的半導(dǎo)體存儲裝置，其特征在于，在將從所述1個信息處理裝置發(fā)送的存儲器激活信號激活的期間，不進(jìn)行從其他信息處理裝置向本半導(dǎo)體存儲裝置的信號收發(fā)。
技術(shù)方案18所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，從所述多個信息處理裝置將各個存儲器激活信號發(fā)送至本半導(dǎo)體存儲裝置；所述多個信號分配電路，分別通過所述多個存儲器激活信號控制，在所述多個存儲器激活信號中的1個存儲器激活信號的“H”或“L”期間，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到1個存儲器陣列，從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，另一方面，在所述多個存儲器激活信號中的其他存儲器激活信號的“H”或“L”期間，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到其他存儲器陣列，從所述輸入輸出緩存器部輸出來自所述其他存儲器陣列的數(shù)據(jù)。
技術(shù)方案18所述的半導(dǎo)體存儲裝置，可以選擇2個以上的存儲器陣列。
技術(shù)方案19所述的發(fā)明，根據(jù)技術(shù)方案18所述的半導(dǎo)體存儲裝置，其特征在于，從所述多個信息處理裝置將各個存儲器激活信號發(fā)送至本半導(dǎo)體存儲裝置；所述多個信號分配電路，分別通過所述多個存儲器激活信號控制，在所述多個存儲器激活信號中的1個存儲器激活信號的下降沿或上升沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到1個存儲器陣列，直至所述1個存儲器激活信號的下一個上升沿或下降沿變換為止，由所述1個存儲器陣列保持被供給到所述1個存儲器陣列的所述各信號，從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，另一方面，在所述多個存儲器激活信號中的其他存儲器激活信號的下降沿或上升沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到其他存儲器陣列，直至所述其他存儲器激活信號的下一個上升沿或下降沿變換為止，由所述其他存儲器陣列保持被供給到所述其他存儲器陣列的所述各信號，從所述輸入輸出緩存器部輸出來自所述其他存儲器陣列的數(shù)據(jù)。
技術(shù)方案20所述的發(fā)明的收發(fā)系統(tǒng)，包括所述技術(shù)方案18所述的半導(dǎo)體存儲裝置和所述多個信息處理裝置，對所述多個信息處理裝置中的第一信息處理裝置，從其他的信息處理裝置分別發(fā)送存儲器存取請求信號；從所述第一信息處理裝置將存儲器繁忙信號發(fā)送給所述其他的信息處理裝置的每一個；接收來自所述第一信息處理裝置的存儲器繁忙信號的所述其他信息處理裝置不將所述存儲器激活信號激活，不進(jìn)行信號的收發(fā)。
技術(shù)方案21所述的發(fā)明的收發(fā)系統(tǒng)，包括所述技術(shù)方案1所述的半導(dǎo)體存儲裝置和所述多個信息處理裝置，所述半導(dǎo)體存儲裝置包括定時器電路；所述定時器電路，按照每個規(guī)定周期生成具有一定期間的脈沖寬度的存儲器陣列切換信號，并將該信號發(fā)送至所述多個信息處理裝置；所述多個信息處理裝置，在將所述存儲器陣列切換信號MSW激活的期間，使自己產(chǎn)生的存儲器激活信號的狀態(tài)變換，并且將從所述全部的信息處理裝置向半導(dǎo)體存儲裝置輸出的輸出信號固定為“H”、“L”或高阻抗。
技術(shù)方案21所述的收發(fā)系統(tǒng)，可以防止存儲器陣列的切換時來自各信息處理裝置的輸出信號的沖突所導(dǎo)致的電源貫通電流等的錯誤動作。
技術(shù)方案22所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，所述多個信號分配電路，不位于所述芯片外部接口的輸入輸出緩存器部的附近，而位于分別靠近芯片上的所述多個存儲器陣列的位置。
技術(shù)方案22所述的半導(dǎo)體存儲裝置，由于將信號分配電路配置在各存儲器陣列的附近，所以可以縮短分配后的數(shù)據(jù)布線、地址布線以及控制信號布線，可以削減布線布局區(qū)域，可以縮小芯片面積。
技術(shù)方案23所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，具有陣列選擇控制電路，其生成控制信號，該信號用于控制將來自所述1組數(shù)據(jù)端子、地址端子和控制端子的信號經(jīng)由所述多個信號分配電路分配給所述多個存儲器陣列的任意一個；所述陣列選擇控制電路被構(gòu)成為，在使用半導(dǎo)體存儲裝置時，預(yù)先從所述數(shù)據(jù)端子、地址端子以及控制端子輸入信號，產(chǎn)生用于從所述多個存儲器陣列中選擇1個存儲器陣列的陣列選擇信號，并從所述陣列選擇控制電路向所述信號分配電路發(fā)送所述陣列選擇信號；在從外部存取由所述陣列選擇控制電路預(yù)先選擇了的存儲器陣列的情況，不接收向其他的存儲器陣列的存取，僅在不存取所述被預(yù)先選擇了的存儲器陣列的情況，接收向其他存儲器陣列的存取，優(yōu)先選擇1個存儲器陣列。
技術(shù)方案23所述的半導(dǎo)體存儲裝置，由于不使用來自外部的陣列選擇信號，所以可以減少管腳數(shù)，即，不用生成陣列選擇信號就可以實施存儲器陣列選擇，從而減輕系統(tǒng)整體的控制的負(fù)擔(dān)。
技術(shù)方案24所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，被輸入到所述多個信息處理裝置的時鐘作為所述陣列選擇信號被輸入到所述多個信號分配電路；所述多個信號分配電路，按照如下的方式分配信號在所述時鐘的H期間或L期間，保持將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號以及控制信號供給到所述多個存儲器陣列中之一的第一存儲器陣列，并對另一個其他的存儲器陣列的第二存儲器陣列供給前次輸入的信號的狀態(tài)，在所述時鐘的L期間或H期間，保持供給到所述第二存儲器陣列，并對所述第一存儲器陣列供給前次輸入的信號的狀態(tài)，在所述時鐘的H期間或L期間，從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，在所述時鐘的L期間或H期間，從所述輸入輸出緩存器部輸出來自所述第二存儲器陣列的數(shù)據(jù)。
技術(shù)方案24所述的半導(dǎo)體存儲裝置，通過將時鐘固定為H或L電平的任意一個，由此可以僅存取一方的陣列。另外，由于根據(jù)時鐘的H期間以及L期間選擇存儲器陣列，所以可以不需要進(jìn)行多個信息處理裝置間的總線調(diào)停，這對于在多個信息處理裝置中使用存儲器的系統(tǒng)是有用的。
技術(shù)方案25所述的發(fā)明，根據(jù)技術(shù)方案1所述的半導(dǎo)體存儲裝置，其特征在于，具有n(n為2以上的整數(shù))個存儲器陣列，并對應(yīng)于所述n個存儲器陣列，具備n個地址信號用的信號分配電路、n個數(shù)據(jù)信號用的信號分配電路、以及n個控制信號用的信號分配電路；還具備存儲器容量設(shè)定電路；所述存儲器容量設(shè)定電路被構(gòu)成為，從所述存儲器容量設(shè)定電路向所述信號分配電路發(fā)送陣列選擇信號，使得在使用半導(dǎo)體存儲裝置時，預(yù)先從所述數(shù)據(jù)端子、地址端子以及控制端子輸入信號，基于這些輸入信號，由所述n個存儲器陣列構(gòu)成具有所希望的存儲器容量的1個或多個存儲器陣列，從所述存儲器容量設(shè)定電路將n個陣列選擇信號發(fā)送到所述n個陣列用、數(shù)據(jù)用以及控制信號用的信號分配電路，選擇所希望的存儲器容量的存儲器陣列。
技術(shù)方案25所述的半導(dǎo)體存儲裝置，由于可以任意設(shè)定多個存儲器陣列的各自的容量，所以通過根據(jù)各種設(shè)置來劃分芯片內(nèi)部的區(qū)域，從而可以沒有浪費地使用存儲器。
技術(shù)方案26所述的發(fā)明，根據(jù)技術(shù)方案25所述的半導(dǎo)體存儲裝置，其特征在于，所述存儲器容量設(shè)定電路被分割為多個；所述多個存儲器容量設(shè)定電路，不位于所述芯片外部接口的輸入輸出緩存器部的附近，而位于分別靠近芯片上的所述多個存儲器陣列的位置。
技術(shù)方案26所述的半導(dǎo)體存儲裝置，由于在各存儲器陣列附近分散配置存儲器芯片內(nèi)的多個存儲器容量設(shè)定電路，所以可以削減存儲器容量設(shè)定信號的布線布局區(qū)域，可以縮小芯片的面積。
(發(fā)明效果)如以上說明那樣，根據(jù)技術(shù)方案1所述的發(fā)明，由于在存儲器芯片內(nèi)的各存儲器陣列中，全部獨立地具有數(shù)據(jù)端子、地址端子以及控制端子、和地址系統(tǒng)電路、控制系統(tǒng)電路以及數(shù)據(jù)系統(tǒng)電路，所以能夠在同一存儲器芯片內(nèi)各存儲器陣列間進(jìn)行獨立的動作。
根據(jù)技術(shù)方案2所述的發(fā)明，由于對數(shù)據(jù)端子、地址端子以及控制端子，以時分割的方式且在所希望的時刻輸入或輸出，所以在大量的寫入數(shù)據(jù)輸入期間中不像以往那樣讀出側(cè)的陣列待機(jī)，而是交替地進(jìn)行數(shù)據(jù)寫入和讀出，可以減少待機(jī)時間。
根據(jù)技術(shù)方案3所述的發(fā)明，由于在輸入到存儲器芯片中時鐘的上升沿或下降沿將信號分配給存儲器陣列，所以可以不需要進(jìn)行存儲器芯片外部的多個信息處理裝置間的總線調(diào)停。
根據(jù)技術(shù)方案4所述的發(fā)明，由于將輸入到存儲器芯片的時鐘的取入定時由數(shù)據(jù)端子以及地址端子和控制端子錯開時鐘的半周期，從而存儲器芯片側(cè)的指令以及地址的取入、和信息處理裝置側(cè)的數(shù)據(jù)取入之間的定時設(shè)計變得容易。
根據(jù)技術(shù)方案5所述的發(fā)明，由于在輸入存儲器陣列激活信號后對輸入到存儲器芯片以及信息處理裝置中的時鐘進(jìn)行計數(shù)，所以可以對2個以上的存儲器陣列分配信號。
根據(jù)技術(shù)方案7所述的發(fā)明，由于將輸入到存儲器芯片以及信息處理裝置中的時鐘倍頻，并在輸入存儲器陣列激活信號后對其倍頻時鐘進(jìn)行計數(shù)，所以可以對2個以上的存儲器陣列進(jìn)行更高速的信號分配。
根據(jù)技術(shù)方案9所述的發(fā)明，由于將在存儲器芯片內(nèi)進(jìn)行了倍頻的時鐘發(fā)送到信息處理裝置，所以在信息處理裝置內(nèi)可以不需要倍頻電路。
根據(jù)技術(shù)方案11所述的發(fā)明，由于不使用存儲器激活信號來計數(shù)被輸入到存儲器芯片以及信息處理裝置中的時鐘，所以可以對2個以上的存儲器陣列分配信號，進(jìn)一步減少存儲器芯片中的存儲器激活信號的管腳數(shù)。
根據(jù)技術(shù)方案13所述的發(fā)明，由于在存儲器芯片內(nèi)設(shè)置狀態(tài)設(shè)定電路，使時鐘計數(shù)和向存儲器陣列的信號分配之間的關(guān)系可變，所以可以改變來自存儲器陣列的存取的順序，可以根據(jù)動作模式按照所希望的順序存取存儲器。
根據(jù)技術(shù)方案15所述的發(fā)明，由于通過對存儲器芯片賦予存儲器激活信號來進(jìn)行向存儲器陣列的信號分配，所以各存儲器陣列選擇的期間不是由時鐘的周期確定的期間，而可以是任意的期間。
根據(jù)技術(shù)方案18所述的發(fā)明，通過向存儲器芯片賦予來自多個信息處理裝置的多個存儲器激活信號，來進(jìn)行向各存儲器陣列的信號分配，所以存儲器陣列選擇的期間不是由時鐘的周期確定的期間，而可以是任意的期間，并且可以對2個以上的存儲器陣列進(jìn)行信號分配。
根據(jù)技術(shù)方案21所述的發(fā)明，由于在存儲器芯片內(nèi)設(shè)置定時器，將一定期間的信號作為存儲器陣列選擇信號以規(guī)定周期發(fā)送到信息處理裝置，所以可以防止存儲器陣列的切換時來自各信息處理裝置的輸出信號的沖突所導(dǎo)致的電源貫通電流等的錯誤動作。
根據(jù)技術(shù)方案22所述的發(fā)明，由于將存儲器芯片內(nèi)的信號分配電路分散配置在各存儲器陣列的附近，所以可以削減布線布局區(qū)域，可以縮小芯片面積。
根據(jù)技術(shù)方案23所述的發(fā)明，由于不使用陣列選擇信號，所以可以減少管腳數(shù)，并且在系統(tǒng)側(cè)不用進(jìn)行陣列選擇的調(diào)停，可以使用不同的陣列，即，不用生成陣列選擇信號就可以實施存儲器陣列選擇，從而減輕系統(tǒng)整體的控制的負(fù)擔(dān)。
根據(jù)技術(shù)方案24所述的發(fā)明，通過將時鐘固定為H或L電平的任意一個，由此可以僅存取一方的陣列，并且由于根據(jù)時鐘的H期間以及L期間選擇存儲器陣列，所以可以不需要進(jìn)行多個信息處理裝置間的總線調(diào)停，這對于在多個信息處理裝置中使用存儲器的系統(tǒng)是有用的。
根據(jù)技術(shù)方案25所述的發(fā)明，由于可以任意設(shè)定多個存儲器陣列的各自的容量，所以通過根據(jù)各種設(shè)置來劃分芯片內(nèi)部的區(qū)域，從而可以沒有浪費地使用存儲器。
根據(jù)技術(shù)方案26所述的發(fā)明，由于將存儲器芯片內(nèi)的存儲器容量設(shè)定電路分割成多個，并將其分散配置在各存儲器陣列附近，所以可以削減存儲器容量設(shè)定信號的布線布局區(qū)域，可以縮小芯片的面積。


圖1是表示第一實施方式的半導(dǎo)體存儲裝置的框圖。
圖2表示第二實施方式的半導(dǎo)體存儲裝置的動作時序圖，圖2(a)是表示由周期信號的存儲器陣列選擇信號選擇2個存儲器陣列時的圖，圖2(b)是表示通過來自第一COU的信號選擇2個存儲器陣列時的圖。
圖3是表示第三實施方式的半導(dǎo)體存儲裝置的信號分配電路的圖。
圖4是第三實施方式的半導(dǎo)體存儲裝置的動作時序圖。
圖5是表示第四實施方式的半導(dǎo)體存儲裝置的信號分配電路的圖。
圖6是第四實施方式的半導(dǎo)體存儲裝置的動作時序圖。
圖7是表示第五實施方式的半導(dǎo)體存儲裝置的框圖。
圖8是第五實施方式的半導(dǎo)體存儲裝置的動作時序圖。
圖9是表示第六實施方式的半導(dǎo)體存儲裝置的框圖。
圖10是第六實施方式的半導(dǎo)體存儲裝置的動作時序圖。
圖11是表示第七實施方式的半導(dǎo)體存儲裝置的框圖。
圖12是表示第八實施方式的半導(dǎo)體存儲裝置的框圖。
圖13是第八實施方式的半導(dǎo)體存儲裝置的動作時序圖。
圖14是表示第九實施方式的半導(dǎo)體存儲裝置的框圖。
圖15(a)是表示第九實施方式的半導(dǎo)體存儲裝置的動作時序的圖，圖15(b)是表示其他動作時序圖的圖。
圖16是表示第十實施方式的半導(dǎo)體存儲裝置的框圖。
圖17是表示第十一實施方式的半導(dǎo)體存儲裝置的框圖。
圖18是表示第十二實施方式的半導(dǎo)體存儲裝置的框圖。
圖19是第十二實施方式的半導(dǎo)體存儲裝置的動作時序圖。
圖20是表示第十三實施方式的半導(dǎo)體存儲裝置的框圖。
圖21是表示以往的半導(dǎo)體存儲裝置的框圖。
圖22是以往的半導(dǎo)體存儲裝置的動作時序圖。
圖23是表示第十四實施方式的半導(dǎo)體存儲裝置的框圖。
圖24是表示第十五實施方式的半導(dǎo)體存儲裝置的信號分配電路的圖。
圖25是表示第十五實施方式的半導(dǎo)體存儲裝置的動作時序圖。
圖26是表示第十六實施方式的半導(dǎo)體存儲裝置的框圖。
圖27是表示第十七實施方式的半導(dǎo)體存儲裝置的框圖。
圖中10、20、30-存儲器陣列11、21、31-行譯碼器塊12、22、32-列譯碼器以及讀出放大器塊13、23、33-地址系統(tǒng)電路14、24、34-控制系統(tǒng)電路15、25、35-數(shù)據(jù)系統(tǒng)電路50、51、52-信號分配電路60、61、62-地址系統(tǒng)布線63、64、65-控制系統(tǒng)布線66、67、68-數(shù)據(jù)系統(tǒng)布線53-計數(shù)電路54-時鐘倍頻電路75-狀態(tài)設(shè)定電路77-定時器80-存儲器陣列81-行譯碼器塊82-列譯碼器以及讀出放大器塊
83-地址系統(tǒng)電路84-控制系統(tǒng)電路85-數(shù)據(jù)系統(tǒng)電路57-觸發(fā)器78-陣列選擇控制電路79-鎖存器90、92、93、94、95-存儲器容量設(shè)定電路91、101、102、103、104-存儲器容量設(shè)定信號具體實施方式
下面，參照附圖對本發(fā)明的實施方式進(jìn)行說明。
(第一實施方式)圖1是表示本發(fā)明的第一實施方式所涉及的半導(dǎo)體存儲裝置的框圖。
該圖所示的半導(dǎo)體存儲裝置在外部具有作為信息處理裝置的2個CPU1、CPU2。
在存儲器芯片1內(nèi)，具有排列多個非易失性存儲器單元而構(gòu)成的2個非易失性存儲器陣列10、20。在各存儲器陣列10、20中，具備包括選擇字線的行譯碼器XDEC11、12；選擇位線并將數(shù)據(jù)放大的讀出放大器以及列譯碼器YDEC和SA12、22。另外，對應(yīng)于存儲器陣列10，具備地址系統(tǒng)電路ADD-113、控制系統(tǒng)電路CTRL-114、數(shù)據(jù)系統(tǒng)電路DATA-115，對應(yīng)于存儲器陣列20，具備地址系統(tǒng)電路ADD-223、控制系統(tǒng)電路CTRL-224、數(shù)據(jù)系統(tǒng)電路DATA-225。
存儲器芯片1的芯片外部的接口部分，具有1系統(tǒng)的地址端子40、控制端子41、數(shù)據(jù)端子42，并從這些部件經(jīng)由輸入輸出緩沖器IOBUF46、輸入緩沖器IBUF44、IBUF45布線至信號分配電路MUX50、51、52。另外，存儲器陣列選擇信號ASEL被輸入到存儲器芯片1，并經(jīng)由端子43以及輸入緩沖器47與所述信號分配電路50、51、52連接。
從所述3個信號分配電路MUX，輸出與存儲器陣列10、存儲器陣列20對應(yīng)的信號線群60、61、63、64、66、67，并連接到地址系統(tǒng)電路13、23，控制系統(tǒng)電路14、24，數(shù)據(jù)系統(tǒng)電路15、25。
另一方面，與CPU1、CPU2的存儲器對應(yīng)的信號線群如圖所示被共用化，并與存儲器芯片1的端子40、41、42連接，同時存儲器陣列選擇信號ASEL不僅輸入到所述存儲器芯片1，也輸入到CPU1、CPU2。
接著，對CPU1、CPU2和存儲器陣列10、存儲器陣列20之間的信號的收發(fā)進(jìn)行說明。
在存儲器芯片1內(nèi)，3個信號分配電路MUX被控制為根據(jù)存儲器陣列選擇信號ASEL的狀態(tài)，將信號發(fā)送到第一存儲器陣列10、第二存儲器陣列20側(cè)。例如，在存儲器陣列選擇信號ASEL為“H”時，信號被發(fā)送到第一存儲器陣列10的地址系統(tǒng)電路13、控制系統(tǒng)電路14、數(shù)據(jù)系統(tǒng)電路15，在存儲器陣列選擇信號ASEL為“L”時，信號被發(fā)送到第二存儲器陣列20的地址系統(tǒng)電路23、控制系統(tǒng)電路24、數(shù)據(jù)系統(tǒng)電路25。另一方面，CPU1在存儲器陣列選擇信號ASEL為“H”時，對存儲器芯片1發(fā)送信號，CPU2在存儲器陣列選擇信號ASEL為“L”時，對存儲器芯片1發(fā)送信號，這樣一來，根據(jù)存儲器陣列選擇信號ASEL的狀態(tài)，可以從CPU1、CPU2對存儲器陣列10、20進(jìn)行信號收發(fā)，而且，通過3個信號分配電路MUX，在選擇了一方的存儲器陣列10、20的期間，在另一方的存儲器陣列10、20中不收發(fā)信號，而且，在各存儲器陣列中獨立地具有地址系統(tǒng)電路、控制系統(tǒng)電路、數(shù)據(jù)系統(tǒng)電路，所以可以分別解讀來自CPU1、CPU2的指令。由此，例如在寫入數(shù)據(jù)輸入中，可以從一方的存儲器陣列讀出。
如上所述，根據(jù)本實施方式，由于全部獨立地具有各地址系統(tǒng)電路、控制系統(tǒng)電路、數(shù)據(jù)系統(tǒng)電路，所以可以在各存儲器陣列中進(jìn)行獨立的動作，這對于在由多個信息處理裝置中處理多個存儲器陣列時是有用的。
(第二實施方式)圖2是表示本發(fā)明的第二實施方式所涉及的半導(dǎo)體存儲裝置的動作時序的圖。
圖2表示所述圖1所示的存儲器陣列選擇信號ASEL、外部數(shù)據(jù)端子42、第一存儲器陣列10的數(shù)據(jù)線66、第二存儲器陣列10的數(shù)據(jù)線67的動作。圖2(a)表示存儲器陣列選擇信號ASEL如時鐘那樣為周期信號的情況，圖2(b)表示ASEL不是周期信號的情況，在本圖所示的例子中，當(dāng)存儲器陣列選擇信號ASEL為“H”時，從外部數(shù)據(jù)端子42經(jīng)由3個信號分配電路MUX將數(shù)據(jù)發(fā)送到第一存儲器陣列10，而當(dāng)存儲器陣列選擇信號ASEL為“L”時，從外部數(shù)據(jù)端子42經(jīng)由3個信號分配電路MUX將數(shù)據(jù)發(fā)送到第二存儲器陣列20。
在圖2(a)的情況下，在期間A1發(fā)送寫入指令，在期間A2從第二存儲器陣列20進(jìn)行讀出。在期間A3、A5中，發(fā)送寫入數(shù)據(jù)，并在其間隙的期間A4中實施從第二存儲器陣列20的讀出。期間A6以后，第一存儲器陣列10變?yōu)閷懭霠顟B(tài)，不存在與外部的信號的交換，僅進(jìn)行從第二存儲器陣列20的讀出。
圖2(b)的情況也同樣，在期間B6以后，僅從第二存儲器陣列20進(jìn)行讀出。圖2(b)與圖2(a)的區(qū)別在于，由于存儲器陣列選擇信號ASEL不是周期的，所以始終選擇第二存儲器陣列20側(cè)，無間斷地取出讀出數(shù)據(jù)。
雖然沒有圖示，但對于地址端子、控制端子也為同樣的定時。如圖2那樣以時分割使信號在第一存儲器陣列10、第二存儲器陣列20進(jìn)行收發(fā)，另外例如如圖2(b)的期間B4那樣將寫入數(shù)據(jù)發(fā)送到第一存儲器陣列10中時，能以中斷方式從第二存儲器陣列20讀出數(shù)據(jù)，如以往的實例的圖22所示那樣全部寫入寫入數(shù)據(jù)之后，不需要從其他的存儲器陣列讀出數(shù)據(jù)。通過本實施方式，可以消除由于近年來的存儲器的大容量化，一次寫入的數(shù)據(jù)量增大，在數(shù)據(jù)寫入中長期待機(jī)的狀態(tài)。
如上所述，根據(jù)本實施方式，在輸入大量的寫入數(shù)據(jù)的期間中，不用像以往那樣讀出側(cè)的存儲器陣列待機(jī)，交替地進(jìn)行數(shù)據(jù)寫入和讀出，所以可以減少待機(jī)時間，這對于同時進(jìn)行寫入以及讀出的情況是有用的。
(第三實施方式)圖3表示本發(fā)明的第三實施方式所涉及的半導(dǎo)體存儲裝置的信號分配電路的圖，圖4是表示使用本實施方式所涉及的信號分配電路時的動作時序的圖。
在本實施方式中，是作為存儲器陣列選擇信號ASEL應(yīng)用了周期信號即時鐘的情況。在圖3中，控制信號NEW被輸入到信號分配電路51，地址信號An被輸入到信號分配電路50。信號分配電路50、51的存儲器陣列選擇信號ASEL，在圖3的例子中，是時鐘CLK。在信號分配電路50、51的內(nèi)部，具備觸發(fā)器53以及反相器54。如圖3所示，向第二存儲器陣列20側(cè)發(fā)送的一側(cè)的觸發(fā)器53的時鐘CLK經(jīng)由反相器54連接。即，信號分配電路50、51一起在時鐘CLK的上升沿端向第一存儲器陣列10側(cè)發(fā)送信號，在下降沿端向第二存儲器陣列20發(fā)送信號。
圖4表示信號分配電路50、51的動作的時序圖。該圖表示控制信號NWE、NOE、地址An的動作。由圖4判斷，在時鐘CLK的上升沿取入控制端子41、地址端子40的狀態(tài)，將信號發(fā)送到第一存儲器陣列10。另一方面，在時鐘CLK的下降沿取入控制端子41、地址端子40的狀態(tài)，將信號發(fā)送到第二存儲器陣列20。在圖4的例子中，第一存儲器陣列10的控制線63的控制信號NEW在定時(1)變換成“L”，地址線60的地址An-1變換，保持至下一個上升沿。第二存儲器陣列20的控制線64的控制信號NOW在定時(2)變換成“L”，變換地址線61的地址Ap-1，保持至下一個下降沿。這樣可以分別對第一以及第二存儲器陣列10、20獨立地輸入控制信號以及地址信號，各自獨立地動作。另外，雖然沒有圖示，當(dāng)然對于數(shù)據(jù)端子42也與所述同樣進(jìn)行數(shù)據(jù)的輸入輸出。
在本實施方式中，時鐘CLK不僅被輸入到存儲器芯片1，而且被輸入到圖1所示的CPU1、CPU2。CPU1、CPU2側(cè)只要與時鐘CLK的上升沿時刻以及下降沿時刻同步地對存儲器芯片1收發(fā)信號即可，不需要在CPU1、CPU2之間調(diào)停向存儲器芯片1的存取。
如上所述，根據(jù)本實施方式，由于在時鐘的上升邊沿以及下降邊沿選擇2個存儲器陣列10、20的任意一個，所以可以不需要在多個信息處理裝置(CPU)間的總線調(diào)停。由此，對于在多個信息處理裝置中使用存儲器的系統(tǒng)是有用的。
(第四實施方式)圖5是表示本發(fā)明的第四實施方式所涉及的半導(dǎo)體存儲裝置的信號分配電路的圖，圖6是表示使用本實施方式所涉及的信號分配電路時的動作時序的圖。
在本實施方式中，與所述第三實施方式同樣，作為存儲器陣列選擇信號ASEL，是周期信號的時鐘的情況。在圖5中，控制信號NEW被輸入到信號分配電路51，地址信號An被輸入到信號分配電路50。信號分配電路50、51的存儲器陣列選擇信號ASEL，在圖5的例子中，是時鐘CLK。在信號分配電路50、51的內(nèi)部，分別具備2個觸發(fā)器53以及反相器54。如圖5所示，在地址用信號分配電路50以及控制用信號分配電路51中，觸發(fā)器53的時鐘CLK與反相器54的連接相互不同。
在地址用信號分配電路50中，經(jīng)由反相器54連接向第二存儲器陣列20側(cè)發(fā)送的一側(cè)的觸發(fā)器53的時鐘CLK。即，在時鐘CLK的上升沿端向第一存儲器陣列10發(fā)送信號，在下降沿端向第二存儲器陣列20發(fā)送信號。另一方面，在地址用信號分配電路51中，經(jīng)由反相器54連接向第一存儲器陣列10側(cè)發(fā)送的一側(cè)的觸發(fā)器53的時鐘CLK。即，在時鐘CLK的上升沿端向第二存儲器陣列20發(fā)送信號，在下降沿端向第一存儲器陣列10發(fā)送信號。
圖6表示所述動作的時序圖。該圖表示控制信號NWE、NOE、地址An的動作。由圖6判斷，在時鐘CLK的上升沿取入控制端子41、地址端子40的狀態(tài)，將地址信號發(fā)送到第一存儲器陣列10，將控制信號發(fā)送到第二存儲器陣列20。另一方面，在時鐘CLK的下降沿取入控制端子41、地址端子40的狀態(tài)，將地址信號發(fā)送到第二存儲器陣列20，將控制信號發(fā)送到第一存儲器陣列10。
在圖6的例子中，第一存儲器陣列10的地址線60的地址An-1在定時(1)變換，第一存儲器陣列10的控制線63的控制信號NEW在定時(2)變換成“L”，分別保持至下一個上升沿。
這樣可以分別對第一以及第二存儲器陣列10、20獨立地使時鐘錯開半周期量的相位，來輸入控制信號以及地址信號，各自獨立地動作。
另外，雖然沒有圖示，當(dāng)然對于數(shù)據(jù)端子42也以與地址端子40同樣的定時進(jìn)行數(shù)據(jù)的輸入輸出。
在本實施方式中，與所述第三實施方式同樣，時鐘CLK不僅被輸入到存儲器芯片1，而且被輸入到圖1所示的CPU1、CPU2。CPU1、CPU2只要與時鐘CLK的上升沿時刻以及下降沿時刻同步地對存儲器芯片1收發(fā)信號即可，不需要在CPU1、CPU2之間調(diào)停向存儲器芯片1的存取。
通常，閃速存儲器為了在控制信號的變換點取入地址信號以及數(shù)據(jù)信號，需要從CPU以與控制信號的變換定時吻合的方式發(fā)送地址信號以及數(shù)據(jù)信號。根據(jù)本實施方式，由于對各存儲器陣列10、20僅錯開時鐘CLK的半周期的量地輸入控制信號和地址信號以及數(shù)據(jù)信號，所以存儲器存取的定時設(shè)計變得容易。
如上所述，根據(jù)本實施方式，通過將控制信號地址信號以及數(shù)據(jù)信號錯開時鐘的半周期量，從而在存儲器芯片1側(cè)指令以及地址的取入以及在信息處理裝置側(cè)數(shù)據(jù)取入定時的各設(shè)計，變得比所述第三實施方式更容易。
(第五實施方式)圖7表示本發(fā)明的第五實施方式所涉及的半導(dǎo)體存儲裝置的框圖，圖8表示其動作的時序圖。
圖7所示的半導(dǎo)體存儲裝置是在外部具有3個CPU1、CPU2、CPU3(信息處理裝置)的例子。在存儲器芯片1內(nèi)，具有3個非易失性存儲器陣列10、20、30。在各存儲器陣列10、20、30中，分別具有選擇字線的行譯碼器XDEC11、21、31；選擇位線并將數(shù)據(jù)放大的讀出放大器以及列譯碼器YDEC和SA12、22、32。另外，對應(yīng)于存儲器陣列10，具備地址系統(tǒng)電路ADD-113、控制系統(tǒng)電路CTRL-114、數(shù)據(jù)系統(tǒng)電路DATA-115，對應(yīng)于存儲器陣列20，具備地址系統(tǒng)電路ADD-223、控制系統(tǒng)電路CTRL-224、數(shù)據(jù)系統(tǒng)電路DATA-225，對應(yīng)于存儲器陣列30，具備地址系統(tǒng)電路ADD-333、控制系統(tǒng)電路CTRL-334、數(shù)據(jù)系統(tǒng)電路DATA-335。
在存儲器芯片1的芯片外部的接口部分，與所述第一實施方式同樣，具備單系統(tǒng)的地址端子40、控制端子41及數(shù)據(jù)端子42，并從這些部件經(jīng)由輸入緩沖器IBUF44、IBUF45、輸入輸出緩沖器IOBUF46布線至3個信號分配電路MUX50、51、52。
在本實施方式中，表示存儲器陣列選擇信號ASEL采用周期信號即時鐘的情況，作為存儲器陣列選擇信號ASEL將時鐘SCLK輸入到端子43。該時鐘SCLK也被輸入到CPU1～3。
另外，從CPU1輸出存儲器激活信號MEN，將其輸入到存儲器芯片1的端子47，并且也輸入到其他的2個CPU2和CPU3。
時鐘SCLK以及存儲器激活信號MEN經(jīng)由存儲器芯片1的輸入緩沖器48與計數(shù)電路CKCNT53連接。該計數(shù)電路CKCNT53是對時鐘SCLK數(shù)進(jìn)行計數(shù)的電路。在其進(jìn)行計數(shù)后，輸出存儲器陣列選擇信號70、71、72，并將這些信號輸入到信號分配電路50、51、52。
由所述3個信號分配電路MUX，連接3個存儲器陣列10、20、30所對應(yīng)的信號線群60～67，分別與地址系統(tǒng)電路13、23、33、控制系統(tǒng)電路14、24、34、數(shù)據(jù)系統(tǒng)電路15、25、35連接。
另一方面，與CPU1、CPU2、CPU3的存儲器芯片1對應(yīng)的信號線群如圖所示被共用化，并與存儲器芯片1的端子40、41、42連接，同時存儲器陣列選擇信號ASEL(時鐘SCLK)不僅輸入到存儲器芯片1，也輸入到CPU1～3中。
接著，使用圖8對CPU1、CPU2、CPU3和存儲器陣列10、20、30之間的信號的收發(fā)進(jìn)行說明。
通過CPU1發(fā)送存儲器激活信號MEN(從“L”變換至“H”)，存儲器芯片1內(nèi)的計數(shù)電路CKCNT53開始動作，與輸入到存儲器芯片1的時鐘SCLK同步地進(jìn)行計數(shù)。其結(jié)果是圖8中的計數(shù)結(jié)果。在圖8的例子中，計數(shù)至0～2。通過該結(jié)果，由存儲器陣列選擇信號70、71、72，在圖8的定時(1)通過存儲器陣列選擇信號70產(chǎn)生脈沖，在圖8的定時(2)通過存儲器陣列選擇信號71產(chǎn)生脈沖，在圖8的定時(3)通過存儲器陣列選擇信號72產(chǎn)生脈沖。將這些脈沖發(fā)送至信號分配電路50、51、52，并將地址系信號以及數(shù)據(jù)系信號分配到存儲器陣列10、20、30。
另一方面，在CPU1～3側(cè)也具有同樣的計數(shù)電路CKCNT，對激活了存儲器激活信號MEN后的時鐘SCLK進(jìn)行計數(shù)，由各CPU1～3對存儲器芯片1進(jìn)行存取。即，僅由時鐘的計數(shù)數(shù)量對哪個CPU存取那個陣列進(jìn)行調(diào)停，以此減輕3個CPU1～3的儲存器管理處理的負(fù)擔(dān)。
這樣，通過時鐘SCLK的計數(shù)數(shù)量，可以由CPU1、CPU2、CPU3對存儲器陣列10、20、30進(jìn)行信號的收發(fā)，進(jìn)一步通過信號分配電路50、51、52，在選擇了1個存儲器陣列的期間，不對其他的存儲器陣列收發(fā)信號，進(jìn)而，由于在各存儲器陣列中獨立地具有地址系統(tǒng)電路、控制系統(tǒng)電路以及數(shù)據(jù)系統(tǒng)電路，所以可以分別解讀來自CPU1、CPU2、CPU3的指令，例如可以在寫入數(shù)據(jù)輸入中讀出來自一方的存儲器陣列。
另外，在所述第一～第四實施方式中，只對應(yīng)于2個存儲器陣列，但在本實施方式中，即使存在3個以上的存儲器陣列以及信息處理裝置，也可以對應(yīng)。
在圖7的例子中，例示了存儲器陣列為3個的情況，當(dāng)然即使是3個以上也可以對應(yīng)。
如上所述，根據(jù)本實施方式，可以選擇3個以上的存儲器陣列，這對于更復(fù)雜的存儲器系統(tǒng)是有用的。
(第六實施方式)圖9是表示本發(fā)明的第六實施方式所涉及的半導(dǎo)體存儲裝置的圖，圖10是表示其動作的時序圖。
圖9所示的半導(dǎo)體存儲裝置大部分與所述第五實施方式的圖7類似，僅對不同的部分進(jìn)行說明。
在本實施方式中，在存儲器芯片1中設(shè)有時鐘倍頻電路NCLK54。時鐘SCLK不直接輸入計數(shù)電路53，一旦輸入到時鐘倍頻電路NCLK54，使時鐘SCLK的頻率倍頻。將其倍頻時鐘55發(fā)送到計數(shù)電路CKCNT53。在輸入了存儲器激活信號MEN之后，用計數(shù)電路CKCNT53對倍頻時鐘55進(jìn)行計數(shù)、而產(chǎn)生存儲器陣列選擇信號70、71、72的動作與所述第五實施方式相同。
在本實施方式中，不僅在存儲器芯片1內(nèi)，在CPU1～3內(nèi)也配備計數(shù)電路CKCNT以及時鐘倍頻電路NCLK。
圖10的時序圖與所述第五實施方式的圖8大致相同，不同的是產(chǎn)生倍頻時鐘55，由此產(chǎn)生存儲器陣列選擇信號70～72。向第一～第三存儲器陣列的信號分配的定時，如圖10所示。另外，圖10的例子例示了將時鐘SCLK增加2倍的情況，本發(fā)明并非限定于將時鐘倍頻增加2倍。
根據(jù)本實施方式，與所述第五實施方式相比，由于將時鐘SCLK倍頻而輸入，所以可以頻繁地進(jìn)行信息處理裝置和存儲器陣列之間的收發(fā)。
如上所述，根據(jù)本實施方式，可以選擇3個以上的存儲器陣列，并且可以比所述第五實施方式更頻繁地進(jìn)行存儲器存取，這對于更復(fù)雜的存儲器系統(tǒng)是有用的。
(第七實施方式)圖11是表示本發(fā)明的第七實施方式所涉及的半導(dǎo)體存儲裝置的框圖。
圖11所示的半導(dǎo)體存儲裝置大部分與所述第五以及第六實施方式的圖7以及圖9類似，僅對不同的部分進(jìn)行說明。
在本實施方式中，僅在存儲器陣列1中設(shè)有時鐘倍頻電路54，另一方面，在CPU1～3中僅具備計數(shù)電路，而不需要時鐘倍頻電路。
在存儲器芯片1內(nèi)，時鐘SCLK倍輸入到時鐘倍頻電路54，時鐘SCLK的頻率被倍頻。將其倍頻時鐘55發(fā)送到計數(shù)電路53。同時，經(jīng)由輸出緩沖器OBUF73、倍頻時鐘端子74輸出到存儲器芯片1外部，該倍頻時鐘NSCLK被發(fā)送至CPU1～3。
存儲器芯片1側(cè)的動作進(jìn)行圖10的時序圖所示的動作。另一方面，在CPU1～3側(cè)，由于從存儲器芯片1輸入倍頻時鐘NSCLK，所以用各CPU中內(nèi)置的計數(shù)電路CKCNT對倍頻時鐘NSCLK進(jìn)行計數(shù)，向存儲器陣列1～3發(fā)送。
在輸入了存儲器激活信號MEN之后，用計數(shù)電路53對倍頻時鐘55進(jìn)行計數(shù)、產(chǎn)生存儲器陣列選擇信號70、71、72的動作與所述第五實施方式同樣。
根據(jù)本實施方式，與所述第五實施方式相比，由于將時鐘SCLK倍頻而輸入，所以可以頻繁地進(jìn)行信息處理裝置和存儲器陣列之間的收發(fā)。另外，與所述第六實施方式相比，由于在CPU側(cè)不需要時鐘倍頻電路，所以能以小面積實現(xiàn)存儲器芯片1的外部的信息處理裝置。
如上所述，根據(jù)本實施方式，可以選擇3個以上的存儲器陣列，并且可以比所述第五實施方式更頻繁地進(jìn)行存儲器存取，另外，與所述第六實施方式相比，對信息處理裝置可以進(jìn)一步減輕存儲器存取用的附加電路的負(fù)擔(dān)，這對于更復(fù)雜的存儲器系統(tǒng)是有用的。
(第八實施方式)圖12是表示本發(fā)明的第八實施方式所涉及的半導(dǎo)體存儲裝置的框圖，圖13是表示其動作的時序圖。
圖12所示的半導(dǎo)體存儲裝置大部分與所述第五實施方式的圖7類似，僅對不同的部分進(jìn)行說明。
在本實施方式中，不同之處在于刪除了由CPU1產(chǎn)生的存儲器激活信號MEN。存儲器激活信號MEN在存儲器芯片1中、CPU1～3中都不需要。在輸入了時鐘SCLK的時刻，通過計數(shù)電路CKCNT53開始計數(shù)，產(chǎn)生存儲器陣列選擇信號70～72。
圖13的時序圖也同所述第五實施方式的圖8大致一樣，不同的是刪除了存儲器激活信號MEN。如前所述，在輸入了時鐘SCLK的時刻通過計數(shù)電路CKCNT53開始計數(shù)，由此產(chǎn)生存儲器陣列選擇信號70～72。向第一～第三存儲器陣列10～30的信號分配的定時如圖10所示。另外，圖10的例子示出了將時鐘增加2倍的情況，但時鐘倍頻不限定于2倍。
根據(jù)本實施方式，與所述第五實施方式相比，由于不需要存儲器激活信號MEN，所以可以減少存儲器芯片1的管腳數(shù)。
另外，此處雖然沒有圖示，但本實施方式也可以適用于所述第六實施方式以及第七實施方式。
如上所述，根據(jù)本實施方式，由于不需要存儲器激活信號MEN，所以與第五、第六以及第七實施方式相比，可以減少管腳數(shù)。
(第九實施方式)圖14是表示本發(fā)明的第九實施方式所涉及的半導(dǎo)體存儲裝置的框圖，圖15是表示其動作的時序圖。
圖14所示的半導(dǎo)體存儲裝置大部分與所述第五實施方式的圖7類似，僅對不同的部分進(jìn)行說明。
在本實施方式中，不同之處在于，在存儲器芯片1中具備狀態(tài)設(shè)定電路REG75。地址端子40、控制端子41以及數(shù)據(jù)端子42經(jīng)由輸入輸出緩存器部44～46與狀態(tài)設(shè)定電路REG75連接，來自該狀態(tài)設(shè)定電路REG75的狀態(tài)信號76被輸出到計數(shù)電路CKCNT53。該狀態(tài)設(shè)定電路REG75的功能是確定由計數(shù)電路CKCNT53得到的計數(shù)數(shù)量和存儲器陣列選擇信號70～72的關(guān)系。
具體而言，從存儲器芯片外部將地址信號、控制信號以及數(shù)據(jù)信號供給到存儲器芯片1內(nèi)，用狀態(tài)設(shè)定電路REG75改變存儲器陣列選擇的方法。利用圖15的時序圖對其進(jìn)行說明。在圖15(a)中，按照如下方式進(jìn)行控制當(dāng)計數(shù)結(jié)果為“0”時，將信號分配到第一存儲器陣列10，當(dāng)計數(shù)結(jié)果為“1”時，將信號分配到第二存儲器陣列20，當(dāng)計數(shù)結(jié)果為“2”時，將信號分配到第三存儲器陣列30。另一方面，在該圖(b)中，按照如下方式進(jìn)行控制當(dāng)計數(shù)結(jié)果為“0”時，將信號分配到第三存儲器陣列30，當(dāng)計數(shù)結(jié)果為“1”時，將信號分配到第一存儲器陣列10，當(dāng)計數(shù)結(jié)果為“2”時，將信號分配到第二存儲器陣列20。在狀態(tài)設(shè)定電路75中，通過改變計數(shù)電路CKCNT的控制，可以進(jìn)行所述控制。
另外，此處雖然沒有圖示，但本實施方式也可以適用于所述第六實施方式、第七實施方式以及第八實施方式。
根據(jù)本實施方式，與第五、第六、第七以及第八實施方式相比，通過從外部將地址信號、控制信號以及數(shù)據(jù)信號施加給狀態(tài)設(shè)定電路75，可以改變計數(shù)電路CKCNT53和存儲器陣列選擇信號70～72的關(guān)系，所以可以改變來自存儲器陣列10～30的存取順序，通過動作模式可以以所希望的順序存取存儲器陣列。
(第十實施方式)圖16是表示本發(fā)明的第十實施方式所涉及的半導(dǎo)體存儲裝置的框圖。
圖16所示的半導(dǎo)體存儲裝置大部分與所述第一實施方式的圖1類似，僅對不同的部分進(jìn)行說明。
在本實施方式中，不同之處在于，作為存儲器陣列選擇信號ASEL采用從CPU1產(chǎn)生的存儲器激活信號MEN1。該信號不僅供給到存儲器芯片1，而且也供給到CPU2。
在本實施方式中，根據(jù)存儲器激活信號MEN狀態(tài)控制信號分配電路50～52。例如，當(dāng)MEN＝“H”(或“L”)時將信號發(fā)送到第一存儲器陣列10，當(dāng)MEN＝“L”(或“H”)時將信號發(fā)送到第二存儲器陣列20，若這樣的話則可以在CPU1、2和第一以及第二存儲器陣列10、20之間進(jìn)行信號的收發(fā)。另外，在由CPU1激活存儲器激活信號MEN的期間，不從CPU2存取存儲器陣列。通過存儲器激活信號MEN，兼顧存儲器陣列的分配和CPU1、2之間的調(diào)停。
另外，在所述的例子中，用MEN的“H”或“L”進(jìn)行了存儲器陣列的選擇，但如所述第三以及第四實施方式那樣，在上升沿(下降沿)定時取入信號也可以。
如所述第三～第九實施方式那樣，在由時鐘進(jìn)行存儲器陣列選擇的情況，雖然只在時鐘的周期的期間可以進(jìn)行存儲器存取，但如本實施方式那樣，若不使用時鐘進(jìn)行存儲器陣列選擇，則能以任意的所希望的期間存取存儲器陣列。在對一方的存儲器不需要存取的期間可以對其他的存儲器集中地進(jìn)行存取，從而可以高效率地使用存儲器。
如上所述，根據(jù)本實施方式，由于可以不像所述第三～第九實施方式那樣使存儲器陣列選擇的期間為由時鐘的周期確定的期間，而使其為任意的期間，所以可以高效地使用存儲器。
(第十一實施方式)圖17是表示本發(fā)明的第十一實施方式所涉及的半導(dǎo)體存儲裝置的框圖。
圖17所示的半導(dǎo)體存儲裝置大部分與所述第十實施方式的圖16類似，僅對不同的部分進(jìn)行說明。
在所述第十實施方式中，是存儲器陣列為2個的情況，但在本實施方式中，是存儲器陣列為3個的情況。在由CPU1～3生成存儲器激活信號MEN1～3，并將其輸入到存儲器芯片1的3個端子43后，分別經(jīng)由3個輸入緩沖器47，將它們輸入到信號分配電路50～52，并將信號分配給第一～第三存儲器陣列10～30。與所述第十實施方式同樣，只要在存儲器激活信號MEN1～3的“H”期間(或“L”期間)或上升沿(或下降沿)定時分配信號即可。
另一方面，由于存儲器激活信號MEN1～3為2個以上，所以在本實施方式中，在CPU1～3間需要調(diào)停。由CPU2、3對CPU1發(fā)送存儲器存取請求信號MREQ2、3。在CPU1側(cè)，判斷哪個CPU對存儲器芯片1進(jìn)行存取，而對CPU2、3發(fā)送存儲器繁忙信號MBSY2、3。在激活儲器繁忙信號MBSY2的情況，CPU2對存儲器芯片1不進(jìn)行存取，在激活儲器繁忙信號MBSY3的情況，CPU3對存儲器芯片1不進(jìn)行存取。在本實施方式中，CPU1優(yōu)先存取存儲器芯片1。即使在CPU2或CPU3存取存儲器中，中斷CPU1來存取存儲器芯片1的情況，可以將儲器繁忙信號MBSY2或MBSY3從CPU1發(fā)送給CPU2、3，結(jié)束存儲器存取，能實現(xiàn)來自CPU1的中斷存取。
如上所述，如所述第三～第九實施方式那樣用時鐘進(jìn)行存儲器陣列選擇的情況，只在時鐘的周期的期間可以進(jìn)行存儲器存取，但如本實施方式那樣，若不使用時鐘進(jìn)行存儲器陣列選擇，則可以在任意的所希望的期間存取存儲器。在對一方的存儲器不需要存取的期間可以對其他的存儲器集中地進(jìn)行存取，從而可以高效率地使用存儲器。
另外，根據(jù)本實施方式，由于可以不像所述第三～第九實施方式那樣使存儲器陣列選擇的期間為由時鐘的周期確定的期間，而使其為任意的期間，所以可以高效地使用存儲器。而且，在所述第十實施方式中可以只選擇2個的存儲器陣列，但在本實施方式中可以選擇2個以上，這對于具有多個存儲器陣列以及信息處理裝置的存儲器系統(tǒng)是有用的。
(第十二實施方式)圖18是表示本發(fā)明的第十二實施方式所涉及的半導(dǎo)體存儲裝置的框圖，圖19是表示其動作的時序圖。
在所述第十、十一實施方式中，在芯片外部共用從CPU1、2發(fā)送的地址、控制信號等時，需要考慮各自的“H”輸出和“L”輸出不沖突。另外，即使在數(shù)據(jù)端子42，當(dāng)有從輸出至輸入的切換時，有產(chǎn)生CUP1“H”輸出(或“L”輸出)、存儲器芯片1“L”輸出(或“H”輸出)的狀態(tài)的可能性，此時，也有在存儲器芯片1和CPU之間流過貫通電流而產(chǎn)生錯誤動作的可能性。本實施方式正是應(yīng)對這樣的問題。
圖18所示的半導(dǎo)體存儲裝置大部分與所述第十實施方式的圖16類似，僅對不同的部分進(jìn)行說明。
在本實施方式中，不同之處在于，在存儲器芯片1內(nèi)具備定時器電路TM77，其輸出經(jīng)由輸出緩沖器79以及端子80，以存儲器陣列切換信號MSW的形式輸出到外部。該存儲器陣列切換信號MSW被供給到CPU1、2。
使用圖19說明動作。定時器電路77以一定周期產(chǎn)生一定寬度的脈沖信號。該脈沖信號作為存儲器陣列切換信號MSW被供給到CPU1、2。在CPU1中，當(dāng)該存儲器陣列切換信號MSW為“H”時，使存儲器激活信號MEN1的狀態(tài)變換。在存儲器陣列切換信號MSW為“H”的切換期間，CPU1、2的向存儲器芯片1的輸出信號共同為“H”或“L”，相互的輸出不沖突。在存儲器激活信號MEN1為“H”時，選擇第一存儲器陣列10，將來自CPU1的信號發(fā)送至存儲器芯片1(期間(1))，另一方面，在存儲器激活信號MEN1為“L”時，選擇第二存儲器陣列20，將來自CPU2的信號發(fā)送至存儲器芯片1(期間(2))。從CPU1向存儲器芯片1輸出的輸出信號在所述期間(1)為所希望的電平，在所述期間(2)為高阻抗?fàn)顟B(tài)。從CPU2向存儲器芯片1輸出的輸出信號在期間(1)為高阻抗?fàn)顟B(tài)，在所述期間(2)為所希望的電平。其結(jié)果，如圖19所示，在期間(1)將“L”的脈沖施加給存儲器芯片1的控制端子41，在期間(2)將“L”的脈沖施加給存儲器芯片1的控制端子41，從而來自CPU1、2的輸出的沖突消失。
如上所述，根據(jù)本實施方式，具有如下的效果，即可以防止在存儲器陣列切換時來自各信息處理裝置的輸出信號的沖突導(dǎo)致的電源貫通電流等的錯誤動作。
(第十三實施方式)圖20是表示本發(fā)明的第十三實施方式所涉及的半導(dǎo)體存儲裝置的框圖。
圖20所示的半導(dǎo)體存儲裝置大部分與所述第一實施方式的圖1類似，僅對不同的部分進(jìn)行說明。
如在所述第一實施方式中所說明的那樣，在本發(fā)明中，在存儲器芯片1內(nèi)構(gòu)成多個存儲器陣列10、20，在各自的存儲器陣列10、20中獨立地具有地址系統(tǒng)電路13、23、控制系統(tǒng)電路14、24、以及數(shù)據(jù)系統(tǒng)電路15、25，從而可以分別在存儲器陣列中進(jìn)行獨立的動作。根據(jù)這樣的結(jié)構(gòu)，如圖1所示，需要按照存儲器陣列數(shù)量的系統(tǒng)具有地址系統(tǒng)布線60、61、控制系統(tǒng)布線63、64以及數(shù)據(jù)系統(tǒng)布線66、67(圖1的例子中的雙系統(tǒng))，其結(jié)果，導(dǎo)致芯片布局的增大。因此，本實施方式的特征是，在各存儲器陣列10、20、30的附近配置信號分配電路50、51、52。
如圖20所示，在芯片外部接口的輸入輸出緩存器部44、45、46的附近不配置信號分配電路50、51、52，而在靠近第一、第二存儲器陣列的各個陣列的位置配置。圖20的情況，雖然信號分配電路MUX的個數(shù)與圖1相比為2倍，但此等的信號分配電路中分散配置將信號分配給多個存儲器陣列的電路構(gòu)成要素(例如圖3的觸發(fā)器53)，所以50、51、52的構(gòu)成要素的合計個數(shù)相同。若進(jìn)行圖20那樣的信號分配電路的配置，由于在存儲器芯片1內(nèi)不需要引繞雙系統(tǒng)所需的地址系統(tǒng)布線60、61、控制系統(tǒng)布線63、64以及數(shù)據(jù)系統(tǒng)布線66、67等布線，所以削減寬幅的布局。
如以上所述，根據(jù)本實施方式，由于在各存儲器陣列的附近配置信號分配電路，所以可以縮短信號分配后的數(shù)據(jù)布線、地址布線以及控制信號布線，可以削減布線布局區(qū)域，可以縮小芯片面積，這對于使用大規(guī)模存儲器的系統(tǒng)是有用的。
(第十四實施方式)圖23是表示本發(fā)明的第十四實施方式所涉及的半導(dǎo)體存儲裝置的框圖。由于圖23所示的半導(dǎo)體存儲裝置大部分與所述第一實施方式的圖1類似，故僅對不同的部分進(jìn)行說明。
如在所述第一實施方式中說明的那樣，在本發(fā)明中，在存儲器芯片1內(nèi)構(gòu)成多個存儲器陣列10、20，在各自的存儲器陣列10、20中獨立地具有地址系統(tǒng)電路13、23、控制系統(tǒng)電路14、24、以及數(shù)據(jù)系統(tǒng)電路15、25，且通過由存儲器芯片1的外部輸入的存儲器陣列選擇信號ASEL所控制的信號分配電路50、51、52，從而可以分別在存儲器陣列10、20中進(jìn)行獨立的動作。
本實施方式的特征是，不依靠存儲器陣列選擇信號ASEL來實施陣列選擇。在使用存儲器的系統(tǒng)中，存在從多個存儲器陣列中預(yù)先確定被設(shè)為第一優(yōu)先的存儲器。此時，不需要從外部選擇控制存儲器陣列。在本實施方式中，在存儲器芯片1內(nèi)設(shè)有陣列選擇控制電路ARCTRL。在使用存儲器芯片1時，通過從外部將地址、數(shù)據(jù)以及控制線輸入到陣列選擇控制電路ARCTRL78，來指定第一優(yōu)先的陣列。通過來自外部的地址、數(shù)據(jù)以及控制線的組合，通過陣列選擇控制電路ARCTRL78生成選擇第一優(yōu)先陣列的信號，并將該信號發(fā)送到信號分配電路50、51、52。在存取被優(yōu)先指定了的陣列時，即使對其他陣列指定存取，也不受理地址、數(shù)據(jù)以及控制信號。相反，在沒有存取被優(yōu)先指定了的陣列時，可以向其他陣列進(jìn)行存取。
這里，所謂存取是指，對于所希望的存儲器陣列，將對應(yīng)的地址、數(shù)據(jù)以及控制信號輸入到存儲器芯片1的情況。
作為陣列選擇的具體例子，例如在通過陣列選擇控制電路ARCTRL78接收了向被優(yōu)先指定了的存儲器陣列的信號的情況下，基于由陣列選擇控制電路ARCTRL78預(yù)先設(shè)定了的優(yōu)先指定而生成信號分配用的信號，并將其發(fā)送到信號分配電路50、51、52即可。
另外，雖然沒有圖示，但在對第一優(yōu)先的存儲器陣列進(jìn)行了存取的情況，也可以輸出繁忙信號，以使不存取其他的陣列。
如以上所述，根據(jù)本實施方式，由于不像其他的實施方式那樣從外部使用陣列選擇信號，所以可以減少管腳數(shù)。另外，在系統(tǒng)側(cè)不進(jìn)行陣列選擇的調(diào)停的狀態(tài)下也能使用不同的陣列。即，不生成陣列選擇信號就可以實施存儲器陣列選擇，可以減輕系統(tǒng)整體的控制的負(fù)擔(dān)。
(第十五實施方式)以上，關(guān)于本發(fā)明，敘述了在芯片內(nèi)設(shè)置多個陣列并選擇性地從外部進(jìn)行利用的結(jié)構(gòu)以及方法。到此為止說明了實施方式，采用的結(jié)構(gòu)是通過從外部將陣列選擇信號以及時鐘施加給存儲器裝置來選擇存儲器裝置內(nèi)部的陣列，始終以存取多個陣列的情況為前提。但是，在實際使用上，存在想優(yōu)先利用一方的陣列的情況。例如，也存在當(dāng)接通電源時需要將一方的陣列的系統(tǒng)啟動用的程序傳送到其他的緩沖器裝置的情況。此時，如以上所述那樣交替地存取多個陣列，這導(dǎo)致傳送效率降低，從而系統(tǒng)的效率降低。即，在系統(tǒng)的動作上也需要僅選擇1個陣列的情況。本實施方式正是鑒于此而做出的。
圖24是表示本發(fā)明的第十五實施方式所涉及的半導(dǎo)體存儲裝置的信號分配電路的圖。圖25是表示使用本發(fā)明的第十五實施方式所涉及的信號分配電路時的動作時序的圖。
在本實施方式中，表示作為存儲器陣列選擇信號ASEL采用周期信號即時鐘的情況。在圖24中，控制信號NEW被輸入到信號分配電路51，地址信號An被輸入到信號分配電路50。在圖24的例子中，信號分配電路50、51的存儲器陣列選擇信號是時鐘CLK。信號分配電路50、51的內(nèi)部通過2個鎖存器79和反相器54構(gòu)成。如圖24所示，想第二存儲器陣列側(cè)發(fā)送一側(cè)的鎖存器79的時鐘CLK經(jīng)由反相器54被輸入到該鎖存器79。即，信號分配電路50、51在時鐘CLK的H期間一起將信號發(fā)送到第一存儲器陣列側(cè)，在L期間將信號發(fā)送到第二存儲器陣列側(cè)。
圖25表示其動作的時序圖。表示2個控制信號NEW、NOE、地址An的動作。由圖25可判斷，在時鐘CLK的H期間取入控制端子41以及地址端子40的狀態(tài)，將信號發(fā)送到第一存儲器陣列10。另一方面，在時鐘CLK的L期間取入控制端子41以及地址端子40的狀態(tài)，將信號發(fā)送到第二存儲器陣列20。在圖25的例子中，在定時(1)第一存儲器陣列10的控制線63的控制信號NWE1變換成“L”，并且地址線60的地址An-1變換，保持至下一個H期間。在定時(2)第二存儲器陣列20的控制線64的控制信號NOE2變換成“L”，并且地址線61的地址Ap-2變換，保持至下一個L期間。這樣，分別對第一以及第二存儲器陣列10、20獨立地輸入控制信號以及地址信號，可以各自獨立地進(jìn)行動作。
另外，雖然沒有圖示，對于數(shù)據(jù)端子也同樣進(jìn)行數(shù)據(jù)的輸入輸出。
在本實施方式中，時鐘CLK不僅輸入到存儲器，還輸入到圖1所示的CPU1以及CPU2。CPU1以及CPU2同步于時鐘CLK的H期間、L期間，對存儲器收發(fā)信號即可，不需要在CPU1以及CPU2之間調(diào)停向存儲器的存取。
接著，在定時(3)，時鐘CLK停止周期動作，并固定為H電平。這里，雖未圖示，在系統(tǒng)側(cè)時鐘CLK的輸出端設(shè)置邏輯電路并輸入了時鐘停止信號的情況，只要將時鐘CLK的輸出固定為H或L電平，就可以實現(xiàn)上述的時鐘動作。在本實施方式中，在時鐘CLK為H的期間選擇存儲器陣列10。即，控制端子以及地址端子的信號全部被發(fā)送到存儲器陣列10。另一方面，在從外部完全不存取存儲器陣列20時保持前面的狀態(tài)。這樣，通過將信號分配電路由觸發(fā)器變更為鎖存器電路，并將時鐘固定在H或L，從而可以僅選擇1個陣列。
如以上所述，根據(jù)第十五實施方式，雖然在所述第三以及第四實施方式中可以僅選擇一方的陣列，但通過將時鐘的電平固定為H或L的任意一個，從而可以僅進(jìn)行向單側(cè)的陣列的存取。
另外，由于在時鐘H期間和L期間選擇其他的存儲器陣列，所以可以不需要多個信息處理裝置間的總線調(diào)停。由此，對于在多個信息處理裝置中使用存儲器的系統(tǒng)是有用的。
(第十六實施方式)在將存儲器應(yīng)用于各種系統(tǒng)中時，所需要的存儲器容量是多樣的。本發(fā)明的結(jié)構(gòu)是在芯片內(nèi)部配備了多個存儲器陣列，但若存儲器容量是固定的，則會產(chǎn)生通過系統(tǒng)使存儲器的使用效率變差的情況。本實施方式是鑒于該問題而做出的。
圖26是表示本發(fā)明的第十六實施方式所涉及的半導(dǎo)體存儲裝置的框圖。圖26所示的半導(dǎo)體存儲裝置大部分與所述第十三實施方式的圖20類似，所以僅對不同的部分進(jìn)行說明。
在圖20中，雖然例示出了2個存儲器陣列的例子，但在本實施方式中，如圖26所示，從第一存儲器陣列10至第n存儲器陣列80為止設(shè)有n個存儲器陣列。同樣，也設(shè)置了n個行譯碼器塊11、21、31、81以及n個列譯碼器塊12、22、32、82。與此對應(yīng)，還分別設(shè)置了n個地址系統(tǒng)電路13、23、33、82、控制系統(tǒng)電路14、24、34、84、數(shù)據(jù)系統(tǒng)電路15、25、35、85以及信號分配電路50、51、52。
而且，在本實施方式中，新設(shè)置有存儲器容量設(shè)定電路CAPSET90。確定如何組合n個存儲器陣列、即同時選擇幾個存儲器陣列，在該同時選擇的個數(shù)中確定內(nèi)部的存儲器陣列的容量。在使用存儲器芯片1時，通過從外部將地址、數(shù)據(jù)以及控制線輸入到存儲器容量設(shè)定電路CAPSET90中，來確定存儲器芯片1內(nèi)的存儲器陣列的容量。通過來自外部的地址、數(shù)據(jù)以及控制線的組合，由存儲器容量設(shè)定電路CAPSET90生成對在存儲器芯片1內(nèi)被分割的多個存儲器陣列進(jìn)行選擇的n個存儲器容量設(shè)定信號91，并將其發(fā)送到信號分配電路50、51、52。例如，若將被分割成128個的存儲器陣列的1個的容量設(shè)為2Mb(芯片總計256Mb)，則在128個存儲器容量設(shè)定信號91中例如1個為H電平、其余的為L電平的情況，本存儲器芯片1由2Mb的存儲器陣列和254Mb的存儲器陣列構(gòu)成。
如以上所述，根據(jù)本實施方式，可以設(shè)定多個存儲器陣列的容量。通過對應(yīng)于各種設(shè)置來區(qū)分芯片內(nèi)部的區(qū)域，從而可以沒有浪費地使用存儲器。
(第十七實施方式)
圖27是表示本發(fā)明的第十七實施方式所涉及的半導(dǎo)體存儲裝置的框圖。
圖27所示的半導(dǎo)體存儲裝置大部分與所述第十六實施方式的圖26類似，僅對不同的部分進(jìn)行說明。
在所述第十六實施方式中，在存儲器芯片1內(nèi)構(gòu)成n個存儲器陣列，從存儲器容量設(shè)定電路90將n個存儲器容量設(shè)定信號發(fā)送至各個存儲器陣列的信號分配電路50、51、52，并設(shè)定了所希望的存儲器容量。在這樣的結(jié)構(gòu)中，如圖26所示，重新需要n個布線區(qū)域，從而導(dǎo)致芯片布局面積的增大。此處，本實施方式的特征是，將存儲器容量設(shè)定電路分割，將n個存儲器容量設(shè)定電路92、93、94、95設(shè)置在各存儲器陣列10、20、30、80的信號分配電路50、51、52的附近。
如第十六實施方式那樣，在n個存儲器容量設(shè)定電路92、93、94、95中輸入地址信號、數(shù)據(jù)信號以及控制信號，通過該輸入的組合，來設(shè)定規(guī)定的存儲器容量。
如圖27所示，不將存儲器容量設(shè)定電路92、93、94、95設(shè)置在芯片外部接口的輸入輸出緩沖器44、45、46的附近，而是設(shè)置在靠近存儲器陣列的各信號分配電路50、51、52的位置。若進(jìn)行圖27所示的信號分配電路的配置，由于在存儲器芯片1內(nèi)不需要引繞n個存儲器容量設(shè)定信號101、102、103、104的布線，所以可以削減寬幅的布局。
如以上所述，根據(jù)本實施方式，由于將存儲器容量設(shè)定電路分割并配置在各存儲器陣列的信號分配電路的附近，所以可以削減存儲器容量設(shè)定信號的引繞根數(shù)，其結(jié)果，可以削減布線布局區(qū)域，可以縮小芯片面積，所以對于使用大規(guī)模存儲器的系統(tǒng)是有用的。
(工業(yè)上的可利用性)如以上所述，本發(fā)明，即使在多個CPU中使用多個存儲器的系統(tǒng)中將多個存儲器單元配置于1個芯片中來集成存儲器的情況下，也可以對每個存儲器陣列進(jìn)行獨立的動作，且不需要CPU間的總線調(diào)停，所以作為各種電子設(shè)備的存儲器是有用的。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，是在多個信息處理裝置之間收發(fā)數(shù)據(jù)信號、地址信號以及控制信號的一個芯片的半導(dǎo)體存儲裝置，在所述一個芯片內(nèi)配置多個將非易失性的存儲器單元多個排列而構(gòu)成的存儲器陣列；具有獨立地設(shè)置于所述多個存儲器陣列每一個中的多組數(shù)據(jù)端子、地址端子和控制端子以及數(shù)據(jù)系統(tǒng)電路、地址系統(tǒng)電路和控制系統(tǒng)電路；具有在所述多個存儲器陣列間共有、且作為與所述芯片外部之間的接口的輸入輸出緩存器部的1組數(shù)據(jù)端子、地址端子和控制端子；具備多個信號選擇電路，其配置在所述1組數(shù)據(jù)端子、地址端子和控制端子，與所述多組數(shù)據(jù)端子、地址端子和控制端子以及數(shù)據(jù)系統(tǒng)電路、地址系統(tǒng)電路和控制系統(tǒng)電路之間；選擇所述多個存儲器陣列中的任意一個的1個或多個陣列選擇信號，經(jīng)由所述輸入輸出緩存器部被輸入到所述多個信號選擇電路；將來自所述1組數(shù)據(jù)端子、地址端子和控制端子的信號，經(jīng)由所述多個信號分配電路，分配給所述多個存儲器陣列中的任意一個。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，將所述多組的數(shù)據(jù)信號、地址信號和控制信號分時地輸入或輸出到所述輸入輸出緩存器部的數(shù)據(jù)端子、地址端子和控制端子。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，輸入到所述多個信息處理裝置中的時鐘作為所述陣列選擇信號被輸入到所述多個信號分配電路中；所述多個信號分配電路，按照如下方式分配信號在所述時鐘的上升沿或下降沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號以及控制信號供給到所述多個存儲器陣列中之一的第一存儲器陣列，在所述時鐘的下降沿或上升沿時刻，供給到其他的存儲器陣列的第二存儲器陣列，在所述時鐘之后的上升沿或下降沿時刻從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，在所述時鐘之后的下降沿或上升沿時刻從所述輸入輸出緩存器部輸出來自所述第二存儲器陣列的數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，輸入到所述多個信息處理裝置的時鐘作為所述陣列選擇信號被輸入到所述多個信號分配電路；所述多個信號分配電路，按照如下方式分配信號在所述時鐘的上升沿或下降沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號和地址信號供給到所述多個存儲器陣列中之一的第一存儲器陣列，并且將輸入到所述輸入輸出緩存器部的控制信號供給到其他的存儲器陣列的第二存儲器陣列，在所述時鐘的下降沿或上升沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號和地址信號供給到所述第二存儲器陣列，并且將輸入到所述輸入輸出緩存器部的控制信號供給到第一存儲器陣列，在所述時鐘之后的上升沿或下降沿時刻從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，在所述時鐘之后的下降沿或上升沿時刻從所述輸入輸出緩存器部輸出來自所述第二存儲器陣列的數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，輸入時鐘以及存儲器激活信號，該時鐘是被輸入到所述多個信息處理裝置的時鐘，該存儲器激活信號是從所述多個信息處理裝置的任意一個輸出的存儲器激活信號；在所述一個芯片內(nèi)具備由所述存儲器激活信號和所述時鐘控制的計數(shù)電路；所述計數(shù)電路對輸入所述存儲器激活信號后的所述時鐘數(shù)進(jìn)行計數(shù)，根據(jù)其計數(shù)數(shù)量生成多種所述存儲器陣列選擇信號，并將其發(fā)送至所述多個信號分配電路；由所述多種存儲器陣列選擇信號來控制所述多個信號分配電路。
6.一種收發(fā)系統(tǒng)，包括所述權(quán)利要求5所述的半導(dǎo)體存儲裝置和與所述半導(dǎo)體存儲裝置連接的多個信息處理裝置；所述各信息處理裝置具有計數(shù)電路；所述計數(shù)電路輸入所述存儲器激活信號，對該輸入后的所述時鐘數(shù)進(jìn)行計數(shù)；所述多個信號分配電路，按照如下方式分配信號基于所述計數(shù)電路對時鐘數(shù)的計數(shù)結(jié)果，以所述時鐘的第規(guī)定個周期，在所述多個信息處理裝置中的僅任意一個和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)，在所述時鐘之后的周期在其他的信息處理裝置和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，輸入時鐘以及存儲器激活信號，該時鐘是被輸入到所述多個信息處理裝置的時鐘，該存儲器激活信號是從所述多個信息處理裝置的任意一個輸出的存儲器激活信號；在所述一個芯片內(nèi)具備將所述時鐘的頻率倍頻的時鐘倍頻電路、和被所述存儲器激活信號以及所述時鐘倍頻電路的倍頻時鐘控制的計數(shù)電路；所述計數(shù)電路對所述存儲器激活信號輸入后的所述倍頻時鐘數(shù)進(jìn)行計數(shù)，根據(jù)其計數(shù)數(shù)量生成多種所述存儲器陣列選擇信號，并將其發(fā)送至所述多個信號分配電路；由所述多種存儲器陣列選擇信號來控制所述多個信號分配電路。
8.一種收發(fā)系統(tǒng)，包括權(quán)利要求7所述的半導(dǎo)體存儲裝置和與所述半導(dǎo)體存儲裝置連接的多個信息處理裝置；所述各信息處理裝置具有時鐘倍頻電路和計數(shù)電路；所述時鐘倍頻電路將所述輸入的時鐘數(shù)增倍；所述計數(shù)電路輸入所述存儲器激活信號，對該輸入后的所述時鐘倍頻電路的倍頻時鐘數(shù)進(jìn)行計數(shù)；所述多個信號分配電路，按照如下方式分配信號基于所述計數(shù)電路對倍頻時鐘數(shù)的計數(shù)結(jié)果，在所述倍頻時鐘的第規(guī)定個周期，在所述多個信息處理裝置中的僅任意一個和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)，在所述倍頻時鐘之后的周期在其他的信息處理裝置和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)。
9.一種收發(fā)系統(tǒng)，包括權(quán)利要求1所述的半導(dǎo)體存儲裝置和與所述半導(dǎo)體存儲裝置連接的多個信息處理裝置；所述半導(dǎo)體存儲裝置接收所述時鐘；從所述多個信息處理裝置中第一信息處理裝置向所述半導(dǎo)體存儲裝置和其他的信息處理裝置發(fā)送存儲器激活信號；所述半導(dǎo)體存儲裝置，具有將所述時鐘的頻率倍頻的時鐘倍頻電路和收到所述存儲器激活信號以及所述時鐘倍頻電路的倍頻時鐘的計數(shù)電路；所述時鐘倍頻電路的倍頻時鐘被發(fā)送到所述多個信息處理裝置；所述半導(dǎo)體存儲裝置的計數(shù)電路對所述存儲器激活信號輸入后的所述倍頻時鐘數(shù)進(jìn)行計數(shù)，根據(jù)其計數(shù)數(shù)量生成多種所述存儲器陣列選擇信號，并將其發(fā)送至所述多個信號分配電路；由所述多種存儲器陣列選擇信號來控制所述多個信號分配電路，在所述半導(dǎo)體存儲裝置和所述多個信息處理裝置之間進(jìn)行信號的收發(fā)。
10.根據(jù)權(quán)利要求9所述的收發(fā)系統(tǒng)，其特征在于，所述多個信息處理裝置具有計數(shù)電路；所述計數(shù)電路收到來自所述半導(dǎo)體存儲裝置的所述時鐘倍頻電路的倍頻時鐘，對所述存儲器激活信號輸入后的倍頻時鐘數(shù)進(jìn)行計數(shù)；所述半導(dǎo)體存儲裝置的多個信號分配電路，按照如下方式分配信號基于所述計數(shù)電路對時鐘數(shù)的計數(shù)結(jié)果，在所述倍頻時鐘的第規(guī)定個周期，在所述多個信息處理裝置中的僅任意一個和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)，在所述倍頻時鐘之后的周期在其他的信息處理裝置和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)。
11.根據(jù)權(quán)利要求5、7和9中任一項所述的半導(dǎo)體存儲裝置或收發(fā)系統(tǒng)，其特征在于，所述計數(shù)電路，不接收所述存儲器激活信號，而對所述時鐘或倍頻時鐘數(shù)進(jìn)行計數(shù)，根據(jù)其計數(shù)數(shù)量生成多種所述存儲器陣列選擇信號，并將其發(fā)送至所述多個信號分配電路；由所述多種存儲器陣列選擇信號來控制所述多個信號分配電路。
12.根據(jù)權(quán)利要求5、7和9中任一項所述的半導(dǎo)體存儲裝置或收發(fā)系統(tǒng)，其特征在于，所述計數(shù)電路，不接收所述存儲器激活信號，而對所述時鐘數(shù)或倍頻時鐘數(shù)進(jìn)行計數(shù)；所述多個信號分配電路，按照如下方式分配信號基于所述計數(shù)電路對時鐘數(shù)的計數(shù)結(jié)果，在所述倍頻時鐘的第規(guī)定個周期，在所述多個信息處理裝置中的僅任意一個和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)，在所述倍頻時鐘之后的周期在其他的信息處理裝置和所述半導(dǎo)體存儲裝置之間進(jìn)行信號的收發(fā)。
13.根據(jù)權(quán)利要求5、7、9和11中任一項所述的半導(dǎo)體存儲裝置或收發(fā)系統(tǒng)，其特征在于，包括狀態(tài)設(shè)定電路，其輸入來自所述輸入輸出緩存器部的數(shù)據(jù)端子、地址端子和控制端子的信號群，并根據(jù)這些信號群，改變所述計數(shù)電路的計數(shù)數(shù)量和所述存儲器陣列選擇信號生成之間的關(guān)系；所述狀態(tài)設(shè)定電路的輸出被施加給所述計數(shù)電路。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲裝置或收發(fā)系統(tǒng)，其特征在于，將控制信號從多個信息處理裝置中任意一個信息處理裝置經(jīng)由所述數(shù)據(jù)端子、地址端子和控制端子發(fā)送至所述狀態(tài)設(shè)定電路，并根據(jù)所述控制信號變更所述狀態(tài)設(shè)定電路的內(nèi)容。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，從所述多個信息處理裝置中的1個信息處理裝置將存儲器激活信號發(fā)送至自身半導(dǎo)體存儲裝置和所述多個信息處理裝置的其他信息處理裝置；所述多個信號分配電路，基于所述存儲器激活信號，進(jìn)行所述多個信息處理裝置和多個存儲器陣列之間的信號的收發(fā)，在所述存儲器激活信號的“H”或“L”期間，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到1個存儲器陣列，另一方面，在所述存儲器激活信號的“L”或“H”期間，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到其他1個存儲器陣列，在所述存儲器激活信號之后的“H”或“L”期間，從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，另一方面，在所述存儲器激活信號之后的“L”或“H”期間，從所述輸入輸出緩存器部輸出來自所述其他存儲器陣列的數(shù)據(jù)。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，所述多個信號分配電路，在所述存儲器激活信號的上升沿或下降沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到1個存儲器陣列，另一方面，在所述存儲器激活信號的下降沿或上升沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到其他存儲器陣列，由所述2個存儲器陣列保持被輸入到所述輸入輸出緩存器部的各信號，直至變換至所述存儲器激活信號的下一個上升沿或下降沿為止，另一方面，在所述存儲器激活信號的上升沿或下降沿時刻，從所述輸入輸出緩存器部輸出來自所述1個存儲器陣列的數(shù)據(jù)，在所述存儲器激活信號的下降沿或上升沿時刻，從所述輸入輸出緩存器部輸出來自所述其他存儲器陣列的數(shù)據(jù)。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，在將所述1個信息處理裝置發(fā)送的存儲器激活信號激活的期間，不從其他信息處理裝置對自身半導(dǎo)體存儲裝置收發(fā)信號。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，從所述多個信息處理裝置分別將各個存儲器激活信號發(fā)送至自身半導(dǎo)體存儲裝置；所述多個信號分配電路，分別通過所述多個存儲器激活信號被控制，在所述多個存儲器激活信號中的1個存儲器激活信號的“H”或“L”期間，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到1個存儲器陣列，從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，另一方面，在所述多個存儲器激活信號中其他存儲器激活信號的“H”或“L”期間，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到其他存儲器陣列，從所述輸入輸出緩存器部輸出來自所述其他存儲器陣列的數(shù)據(jù)。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲裝置，其特征在于，從所述多個信息處理裝置分別將各個存儲器激活信號發(fā)送至自身半導(dǎo)體存儲裝置；所述多個信號分配電路，分別通過所述多個存儲器激活信號被控制，在所述多個存儲器激活信號中的1個存儲器激活信號的下降沿或上升沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到1個存儲器陣列，由所述1個存儲器陣列保持被供給到所述1個存儲器陣列的所述各信號，直至變換到所述1個存儲器激活信號的下一個上升沿或下降沿為止，從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，另一方面，在所述多個存儲器激活信號中的其他存儲器激活信號的下降沿或上升沿時刻，將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號和控制信號供給到其他存儲器陣列，由所述其他存儲器陣列保持被供給到所述其他存儲器陣列的各信號，直至變換到所述其他存儲器激活信號的下一個上升沿或下降沿為止，從所述輸入輸出緩存器部輸出來自所述其他存儲器陣列的數(shù)據(jù)。
20.一種收發(fā)系統(tǒng)，包括所述權(quán)利要求18所述的半導(dǎo)體存儲裝置和所述多個信息處理裝置，對于所述多個信息處理裝置中的第一信息處理裝置，從其他的信息處理裝置分別發(fā)送各個存儲器存取請求信號；將存儲器繁忙信號從所述第一信息處理裝置發(fā)送給所述其他的信息處理裝置的每一個；接收來自所述第一信息處理裝置的存儲器繁忙信號的所述其他信息處理裝置不將所述存儲器激活信號激活，不進(jìn)行信號的收發(fā)。
21.一種收發(fā)系統(tǒng)，包括所述權(quán)利要求1所述的半導(dǎo)體存儲裝置和所述多個信息處理裝置，所述半導(dǎo)體存儲裝置包括定時器電路；所述定時器電路，按照每個規(guī)定周期生成具有一定期間的脈沖寬度的存儲器陣列切換信號，并發(fā)送至所述多個信息處理裝置；所述多個信息處理裝置，在所述存儲器陣列切換信號MSW激活的期間，使自己產(chǎn)生的存儲器激活信號的狀態(tài)變換，并且將從所述全部的信息處理裝置向半導(dǎo)體存儲裝置輸出的輸出信號固定為“H”、“L”或高阻抗。
22.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述多個信號分配電路，不位于所述芯片外部接口的輸入輸出緩存器部的附近，而位于靠近芯片上的所述多個存儲器陣列的每一個的位置。
23.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，具有陣列選擇控制電路，其生成控制信號，該控制信號用于對來自所述1組數(shù)據(jù)端子、地址端子和控制端子的信號經(jīng)由所述多個信號分配電路分配給所述多個存儲器陣列的任意一個進(jìn)行控制；所述陣列選擇控制電路被構(gòu)成為在使用半導(dǎo)體存儲裝置時，預(yù)先從所述數(shù)據(jù)端子、地址端子以及控制端子輸入信號，產(chǎn)生用于從所述多個存儲器陣列中選擇1個存儲器陣列的陣列選擇信號，并從所述陣列選擇控制電路向所述信號分配電路發(fā)送所述陣列選擇信號；在從外部存取由所述陣列選擇控制電路預(yù)先選擇了的存儲器陣列的情況下，不接收對其他的存儲器陣列的存取，僅在不存取所述被預(yù)先選擇了的存儲器陣列的情況下，接收對其他存儲器陣列的存取，優(yōu)先選擇1個存儲器陣列。
24.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，輸入到所述多個信息處理裝置的時鐘作為所述陣列選擇信號被輸入到所述多個信號分配電路；所述多個信號分配電路，按照如下的方式分配信號在所述時鐘的H期間或L期間，保持將輸入到所述輸入輸出緩存器部的數(shù)據(jù)輸入信號、地址信號以及控制信號供給到所述多個存儲器陣列中之一的第一存儲器陣列，并對另一個其他的存儲器陣列的第二存儲器陣列供給前次輸入的信號的狀態(tài)，在所述時鐘的L期間或H期間，保持供給到所述第二存儲器陣列，并對所述第一存儲器陣列供給前次輸入的信號的狀態(tài)，在所述時鐘的H期間或L期間，從所述輸入輸出緩存器部輸出來自所述第一存儲器陣列的數(shù)據(jù)，在所述時鐘的L期間或H期間，從所述輸入輸出緩存器部輸出來自所述第二存儲器陣列的數(shù)據(jù)。
25.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，具有n個存儲器陣列，并對應(yīng)于所述n個存儲器陣列，具備n個地址信號用的信號分配電路、n個數(shù)據(jù)信號用的信號分配電路、以及n個控制信號用的信號分配電路，其中n為2以上的整數(shù)；還具備存儲器容量設(shè)定電路；所述存儲器容量設(shè)定電路構(gòu)成為從所述存儲器容量設(shè)定電路向所述信號分配電路發(fā)送陣列選擇信號，使得在使用半導(dǎo)體存儲裝置時，預(yù)先從所述數(shù)據(jù)端子、地址端子以及控制端子輸入信號，基于這些輸入信號，由所述n個存儲器陣列構(gòu)成具有所希望的存儲器容量的1個或多個存儲器陣列，從所述存儲器容量設(shè)定電路將n個陣列選擇信號發(fā)送到所述n個陣列用、數(shù)據(jù)用以及控制信號用的信號分配電路，選擇所希望的存儲器容量的存儲器陣列。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體存儲裝置，其特征在于，所述存儲器容量設(shè)定電路被分為多個；所述多個存儲器容量設(shè)定電路，不位于所述芯片外部接口的輸入輸出緩存器部的附近，而位于靠近芯片上的所述多個存儲器陣列的每一個的位置。
全文摘要
一種半導(dǎo)體存儲裝置。在同一存儲器芯片(1)中具有多個存儲器陣列(10、20)，在各存儲器陣列中獨立具有數(shù)據(jù)系統(tǒng)電路、地址系統(tǒng)電路和控制系統(tǒng)電路。另一方面，在各存儲器陣列(10、20)間共有與芯片外部取得連接的數(shù)據(jù)端子(42)、地址端子(40)和控制端子(41)。經(jīng)由被陣列選擇信號ASEL(時鐘)控制的3個信號選擇電路MUX，將數(shù)據(jù)、地址和控制信號分配給各存儲器陣列(10、20)。另外，在所述時鐘的上升沿向一方的存儲器陣列(10)供給信號，在下降沿向另一方的存儲器陣列(20)供給信號。這樣，在多個CPU使用多個存儲器的系統(tǒng)中，當(dāng)一個芯片中具有多個存儲器陣列來集成存儲器時，可以按照每個存儲器陣列進(jìn)行獨立的動作，不需要CPU間的總線調(diào)停。
文檔編號G11C8/12GK1945741SQ20061014212
公開日2007年4月11日 申請日期2006年10月8日 優(yōu)先權(quán)日2005年10月7日
發(fā)明者小谷久和, 西村始修, 西川和予, 上南雅裕 申請人:松下電器產(chǎn)業(yè)株式會社