專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及安裝在半導(dǎo)體器件中的存儲器件以及包括該器件的半導(dǎo)體器件。具體地，本發(fā)明涉及包括有效位(valid bit)的高速緩沖存儲器。
背景技術(shù)：
現(xiàn)在，幾乎所有的中央處理器(CPUcentral processing unit)采用稱作為存儲程序方式的體系結(jié)構(gòu)。在該存儲程序方式中，CPU要處理的指令和該處理所需要的數(shù)據(jù)保存在存儲器中，通過從存儲器依次讀出數(shù)據(jù)而進(jìn)行CPU的處理。
然而，該體系結(jié)構(gòu)在存儲器的訪問速率上有問題。存儲器保存有CPU要處理的指令和該處理所需要的數(shù)據(jù)。由此，該存儲器需要是大容量的存儲器。然而，因?yàn)樵L問速率高的存儲器價格昂貴，所以很難將訪問速率高的存儲器作為大容量存儲器來使用。因此，提出了如下方法即，使用大容量的低速存儲器(下文中稱作主存儲器)，并與其組合小容量的高速存儲器(下文中稱作高速緩沖存儲器)而使用。
以下，將說明當(dāng)使用主存儲器和高速緩沖存儲器時的操作。首先，通過將處理所需要的主存儲器的數(shù)據(jù)的一部分讀出而復(fù)制到高速緩沖存儲器中，使在通常處理時CPU只訪問高速緩沖存儲器。在高速緩沖存儲器中沒有處理所需要的數(shù)據(jù)的情況下，將主存儲器的數(shù)據(jù)讀出而復(fù)制到高速緩沖存儲器中，然后訪問高速緩沖存儲器。這里，雖然進(jìn)行從主存儲器復(fù)制到高速緩沖存儲器的處理需要花費(fèi)時間，但是第二次以后的處理只需訪問高速緩沖存儲器，從而能夠高速操作。注意，將所需要的數(shù)據(jù)存在于高速緩沖存儲器中的情況稱為高速緩存命中(cache hit)。反之，將所需要的數(shù)據(jù)不存在于高速緩沖存儲器中的情況稱為高速緩存未中(cache miss)。
高速緩沖存儲器是集成標(biāo)簽存儲器和數(shù)據(jù)存儲器的存儲器(以下稱其為線，line)，其中安裝有記錄了有效位的存儲部分，該有效位對應(yīng)于每個線。在記錄了有效位的存儲部分中記錄有存儲在該線中的數(shù)據(jù)是有效還是無效。這里所謂的無效數(shù)據(jù)存儲在線中的情況是指，例如在電源剛剛開通之后。這時需要使所有的線的有效位無效化。一般來說，高速緩沖存儲器由SRAM(靜態(tài)存儲器，Static Random AccessMemory)構(gòu)成，所以在電源關(guān)斷時不能保持?jǐn)?shù)據(jù)。因此，在電源剛剛開通之后，不能特定存儲在高速緩沖存儲器中的數(shù)據(jù)。
然而，由于有效位的無效化處理在每個線被執(zhí)行，所以該處理需要花費(fèi)時間。因此，在無效化處理中需要設(shè)定CPU為待命狀態(tài)。
此處，在圖6中表示常規(guī)的有效位無效化處理的一個實(shí)例的定時圖。圖6的每個標(biāo)號分別表示無效化處理的要求信號300、在無效化處理時成為地址的計(jì)數(shù)器信號303、來自CPU的高速緩存訪問信號302。在事件時序(event timing)400中產(chǎn)生無效處理的要求信號300時，每個時鐘脈沖周期依序?qū)⒂?jì)數(shù)器信號303加起來，以作為在無效化處理時的高速緩存訪問的地址依序使有效位無效化。在事件時序401中，當(dāng)計(jì)算值達(dá)到要無效化的總值線數(shù)(n個)時，結(jié)束無效化處理。而且，根據(jù)高速緩存訪問信號302，開始通常的高速緩存訪問。
專利文件1中公開了關(guān)于上述技術(shù)的一個例子。即，不需在有效位的無效化處理中設(shè)定CPU為待命狀態(tài)，而將CPU到高速緩沖存儲器的訪問判定為高速緩存未中，從而訪問主存儲器以讀出所需要的數(shù)據(jù)。而且，通過在結(jié)束無效化處理后，將所需要的數(shù)據(jù)能夠立即存儲到高速緩沖存儲器中，可以實(shí)現(xiàn)高速緩沖存儲器的高速化。
專利文件1日本發(fā)明專利申請公開2005-44142如所述專利文件1那樣，當(dāng)將控制電路和緩沖器追加到高速緩沖存儲器時，妨礙了高速緩沖存儲器的小型化。此外，與已有的技術(shù)同樣，專利文件1的技術(shù)在每一個線進(jìn)行有效位的無效化處理。這樣就隨著高速緩沖存儲器的大容量化可能增加處理時間。因此，所需要的處理時間最長為“高速緩沖存儲器的線數(shù)×1個周期”。由于高速緩沖存儲器的大容量化使受無效化處理時間左右的程度增大。所以為了大幅度縮短處理時間，有必要提高無效化處理的速度。

發(fā)明內(nèi)容
本發(fā)明提供一種高速緩沖存儲器，其中，在具有有效位的高速緩沖存儲器中，通過改良有效位的存儲器單元中的電路結(jié)構(gòu)，以實(shí)現(xiàn)能夠高速進(jìn)行無效化處理。
本發(fā)明的高速緩沖存儲器的存儲器單元具有使無效化處理高速化的功能。具體地，本發(fā)明的半導(dǎo)體器件包括如下結(jié)構(gòu)在由串聯(lián)且環(huán)狀連接在一起的兩個反相器構(gòu)成的有效位的存儲器單元中，將N型晶體管的漏極連接到任意反相器的輸出的信號線，并且將N型晶體管的柵極連接到CPU的復(fù)位信號線，并且將N型晶體管的源極連接到接地線，其中，通過將CPU的復(fù)位信號輸入到柵極中，確定存儲器單元的初始值。
另外，本發(fā)明的半導(dǎo)體器件包括如下結(jié)構(gòu)在由串聯(lián)且環(huán)狀連接在一起的兩個反相器構(gòu)成的有效位的存儲器單元中，將P型晶體管的漏極連接到任意反相器的輸出的信號線，并且將P型晶體管的柵極連接到CPU的復(fù)位信號線，并且將P型晶體管的源極連接到電源線，其中，通過將用于復(fù)位CPU的反相信號輸入到柵極中，確定存儲器單元的初始值。
另外，本發(fā)明的半導(dǎo)體器件包括在由串聯(lián)且環(huán)狀連接在一起的兩個反相器構(gòu)成的有效位的存儲器單元中，與任何一個反相器的輸出的信號線連接的電阻元件或電容元件等。
以下，將示出本發(fā)明的具體結(jié)構(gòu)。
本發(fā)明的一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分和所述接地線連接的晶體管、電阻元件或電容元件中的任何一個。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分和所述接地線連接的第三晶體管、電阻元件或電容元件中的任何一個。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器及所述第二反相器連接的電源線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述電源線連接的晶體管。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述電源線連接的第三晶體管。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分和所述接地線連接的第三晶體管、電阻元件或電容元件中的任何一個。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分和所述電源線連接的第三晶體管。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第一晶體管連接的第一數(shù)據(jù)線；與所述第二反相器的輸入端子連接的第二晶體管；與所述第二晶體管連接的第二數(shù)據(jù)線；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分和所述接地線連接的第三晶體管、電阻元件或電容元件中的任何一個。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第一晶體管連接的第一數(shù)據(jù)線；與所述第二反相器的輸入端子連接的第二晶體管；與所述第二晶體管連接的第二數(shù)據(jù)線；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分和所述電源線連接的第三晶體管。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的接地線；與所述第一反相器的輸出部分和所述接地線連接的第三晶體管、電阻元件或電容元件中的任何一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第二反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；以及，與所述第五晶體管連接的數(shù)據(jù)線。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的接地線；與所述第二反相器的輸出部分和所述接地線連接的第三晶體管、電阻元件或電容元件中的任何一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第一反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；以及，與所述第五晶體管連接的數(shù)據(jù)線。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第一反相器的輸出部分和所述接地線連接的第三晶體管、電阻元件或電容元件中的任何一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第二反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；以及，與所述第五晶體管連接的數(shù)據(jù)線。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第二反相器的輸出部分和所述接地線連接的第三晶體管、電阻元件或電容元件中的任何一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第一反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；以及，與所述第五晶體管連接的數(shù)據(jù)線。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的第一字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第一反相器的輸出部分和所述接地線連接的第三晶體管、電阻元件或電容元件；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第二反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；與所述第五晶體管的柵電極連接的第二字線；以及，與所述第五晶體管連接的數(shù)據(jù)線。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的第一字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第二反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件或電容元件中的任何一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第一反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；與所述第五晶體管的柵電極連接的第二字線；以及，與所述第五晶體管連接的數(shù)據(jù)線。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第一晶體管連接的第一數(shù)據(jù)線；與所述第二反相器的輸入端子連接的第二晶體管；與所述第二晶體管連接的第二數(shù)據(jù)線；與所述第一晶體管及所述第二晶體管的柵電極連接的第一字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述電源線和所述第一反相器的輸出部分或所述第二反相器的輸出部分連接的第三晶體管；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第三晶體管連接；與所述第四晶體管連接的第五晶體管；與所述第五晶體管的柵電極連接的第二字線；以及，與所述第五晶體管連接的第三數(shù)據(jù)線。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第一晶體管連接的第一數(shù)據(jù)線；與所述第二反相器的輸入端子連接的第二晶體管；與所述第二晶體管連接的第二數(shù)據(jù)線；與所述第一晶體管及所述第二晶體管的柵電極連接的第一字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第一反相器的輸出部分和所述接地線連接的第三晶體管、電阻元件或電容元件中的任何一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第二反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；與所述第五晶體管的柵電極連接的第二字線；以及，與所述第五晶體管連接的第三數(shù)據(jù)線。
本發(fā)明的另一個方式是一種半導(dǎo)體器件，包括具有保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第一晶體管連接的第一數(shù)據(jù)線；與所述第二反相器的輸入端子連接的第二晶體管；與所述第二晶體管連接的第二數(shù)據(jù)線；與所述第一晶體管及所述第二晶體管的柵電極連接的第一字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第二反相器的輸出部分和所述接地線連接的第三晶體管、電阻元件或電容元件中的任何一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第一反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；與所述第五晶體管的柵電極連接的第二字線；以及，與所述第五晶體管連接的第三數(shù)據(jù)線。
根據(jù)本發(fā)明，由于在具有有效位的高速緩沖存儲器中，可以同時進(jìn)行所有有效位的無效化處理，所以實(shí)現(xiàn)了以高速進(jìn)行有效位的無效化處理。也就是說，可以縮短有效位的無效化處理時間，因而，CPU可以無須有待命狀態(tài)地訪問高速緩沖存儲器。
這樣的存儲器陳列可以用作CPU(Central Processing Unit)或MPU(微處理器，Micro Processing Unit)的高速緩沖存儲器。通過將存儲器陳列適用于CPU和MPU中，可以實(shí)現(xiàn)CPU和MPU的低功耗化。而且，通過與投入電源同步輸出復(fù)位信號，可以瞬時執(zhí)行對高速緩沖存儲器的初始化，從而提高CPU的處理速度。就是說，可以大幅度減少高速緩沖存儲器的初始設(shè)定所需要的時間，從而可以高效地使CPU進(jìn)行處理。由此，可以提供處理性能優(yōu)良的半導(dǎo)體器件。


圖1A和1B是表示本發(fā)明的存儲器單元的結(jié)構(gòu)的電路圖；圖2是表示本發(fā)明的存儲器單元的線選擇電路的結(jié)構(gòu)的電路圖；圖3是表示本發(fā)明的無效化處理的操作的定時圖；圖4A和4B是表示本發(fā)明的存儲器單元的結(jié)構(gòu)的電路圖；圖5A和5B是表示本發(fā)明的存儲器單元的結(jié)構(gòu)的電路圖；圖6是表示常規(guī)的無效化處理的操作的一個實(shí)例的定時圖；圖7A和7B是表示本發(fā)明的存儲器單元的結(jié)構(gòu)的電路圖；圖8是表示本發(fā)明的存儲器單元的結(jié)構(gòu)的俯視圖；圖9A至9D是表示本發(fā)明的存儲器單元的結(jié)構(gòu)的截面圖；圖10是表示可以安裝本發(fā)明的SRAM的CPU的方框圖；圖11A至11E是表示使用了本發(fā)明的電子器具的實(shí)例的圖。
具體實(shí)施例方式
以下對于本發(fā)明的實(shí)施方式根據(jù)參考附圖進(jìn)行說明。然而，本發(fā)明可以使用各種樣式來實(shí)施，所屬領(lǐng)域的普通人員可以很容易地理解一個事實(shí)就是其方式和詳細(xì)內(nèi)容可以被變換為各種各樣的形式，而不脫離本發(fā)明的宗旨及范圍。因此，本發(fā)明不應(yīng)該被解釋為僅限定在實(shí)施方式所記載的內(nèi)容中。注意，在說明實(shí)施方式的全部附圖中，相同的部分以及具有同樣機(jī)能的部分以相同的參考標(biāo)號標(biāo)注，并省略重復(fù)說明。
實(shí)施方式1將用圖1至3和圖6和圖7說明存儲器單元的結(jié)構(gòu)，其能夠高速進(jìn)行對高速緩沖存儲器中的有效位的無效化處理。在此，雖然以電源電壓為5V來進(jìn)行說明，但是不局限于此。
圖1是表示本實(shí)施方式的高速緩沖存儲器中的有效位的存儲單元結(jié)構(gòu)的電路圖。在圖1中，存儲器單元包括電源線205、接地線206、寫入時使用的字線204、讀出時使用的字線207、寫入時使用的數(shù)據(jù)線201、202、讀出時使用的數(shù)據(jù)線203、N型晶體管208、209、210、212、214A、反相器電路213。反相器電路213包括兩對反相器。寫入數(shù)據(jù)的正相數(shù)據(jù)輸入到寫入時使用的數(shù)據(jù)線201，寫入數(shù)據(jù)的反相數(shù)據(jù)輸入到寫入時使用的數(shù)據(jù)線202。除了讀出時之外的情況，讀出時使用的數(shù)據(jù)線203由寫入電路和讀出電路被預(yù)充電到5V。這里，讀出電路和寫入電路具有如下功能，即，將寫入數(shù)據(jù)經(jīng)過數(shù)據(jù)線201和數(shù)據(jù)線202輸出到存儲器單元，并且從數(shù)據(jù)線203的電位讀出存儲器單元的數(shù)據(jù)。當(dāng)將多個有效位的存儲器單元配置成一列時，提供對應(yīng)于其的至少一個寫入電路和讀出電路。
反相器電路213包括兩個反相器，并該兩個反相器的輸入端子和輸出端子分別互相連接。包括在反相器電路213中的反相器的一個電極連接到電源線205，另一個電極連接到接地線206。N型晶體管208的柵電極連接到字線204，一個電極連接到數(shù)據(jù)線201，另一個電極連接到反相器電路213中的一個反相器的輸出端子。N型晶體管209的柵電極連接到字線204，一個電極連接到數(shù)據(jù)線202，另一個電極連接到反相器電路213中的一個反相器的輸出端子。N型晶體管212的柵電極連接到節(jié)點(diǎn)211A，一個電極連接到接地線206，另一個電極連接到N型晶體管210的一個電極。N型晶體管210的柵電極連接到字線207，另一個電極連接到數(shù)據(jù)線203。N型晶體管214A的柵電極連接到布線215A，一個電極連接到接地線206，另一個電極連接到節(jié)點(diǎn)211B。
在寫入時，字線204為5V，并且N型晶體管208和N型晶體管209導(dǎo)通，從而數(shù)據(jù)寫入到存儲器單元中。在讀出時，字線207為5V，并且N型晶體管210導(dǎo)通。當(dāng)存儲器單元的數(shù)據(jù)為“0”時，由于節(jié)點(diǎn)211A的電位為5V(節(jié)點(diǎn)211B的電位為0V)，N型晶體管212導(dǎo)通，從而由N型晶體管212導(dǎo)通而被預(yù)充電的數(shù)據(jù)線203的電位通過N型晶體管210和N型晶體管212降低到0V。當(dāng)存儲器單元的數(shù)據(jù)為“1”時，由于節(jié)點(diǎn)211A的電位為0V(節(jié)點(diǎn)211B的電位為5V)，N型晶體管212不導(dǎo)通，從而被預(yù)充電的數(shù)據(jù)線203的電位保持在5V。存儲器單元的數(shù)據(jù)由反相器電路213中的兩個反相器保持。
在電源關(guān)閉時，反相器電路213中的反相器不工作，從而節(jié)點(diǎn)211A的電位不能被特定，因此存儲器單元不能保持?jǐn)?shù)據(jù)。由于節(jié)點(diǎn)211A的電位由反相器電路213中的兩個反相器的輸出關(guān)系或兩個反相器的輸出信號線的布線電容等確定，通常，即使在之后電源導(dǎo)通，如不將任意的數(shù)據(jù)寫入到存儲器單元一次就不能特定節(jié)點(diǎn)211A的電位。
因此，在高速緩沖存儲器中，需要首先進(jìn)行有效位的無效化處理以便使CPU不使用不能特定的數(shù)據(jù)。通過該處理，CPU的訪問成為高速緩存未中，而不使用不能特定的數(shù)據(jù)。然而，因?yàn)樯鲜鲇行坏臒o效化對每個線進(jìn)行，所以花費(fèi)的時間長。
于是，在有效位的存儲器單元中的節(jié)點(diǎn)211B和接地線206之間提供N型晶體管214A，以便高速進(jìn)行對有效位的無效化處理。但是，在每個線具有一位有效位并且將初始值設(shè)定為“0”的情況下，該線有效時保持“1”，而該線無效時保持“0”。
N型晶體管214A的柵極連接到布線215A，該布線215A接收控制向有效位的存儲器單元寫入“0”的無效化信號。在有效位的無效化處理中，無效化信號為5V。因此，在有效位的無效化處理中，N型晶體管214A導(dǎo)通。于是，節(jié)點(diǎn)211B的電位降低到0V。因此，節(jié)點(diǎn)211A通過反相器電路213的一個反相器變?yōu)?V，從而存儲器單元的數(shù)據(jù)為“0”。
在此，不要使字線204成為5V。其理由是，通過N型晶體管214A確實(shí)地使節(jié)點(diǎn)211B的電位成為0V。如圖2所示，在具體的電路結(jié)構(gòu)中，在字線204和接地線206之間提供N型晶體管216，其柵極連接到接收無效化信號的布線215。通過將該電路安裝在有效位的存儲器單元中，在有效位的無效化處理中N型晶體管216導(dǎo)通，因此字線204的電位降低到0V。
圖3是說明在將圖1所示的存儲器單元適用于高速緩沖存儲器的有效位時的操作的定時圖。在圖3中表示出，無效化處理的要求信號300、圖1和圖2所示的用于使每個線的有效位無效化的無效化信號301、來自CPU的高速緩存訪問信號302。在事件時序400中產(chǎn)生無效化處理的要求信號300時，產(chǎn)生無效化信號301，而所有有效位被無效化。在事件時序401中結(jié)束無效化處理，接著，通過高速緩存訪問信號302開始通常的高速緩存訪問。
因此，通過將N型晶體管214A提供在所有有效位的存儲器單元中，可以同時進(jìn)行所有有效位的無效化處理。由此，能夠?qū)崿F(xiàn)以高速進(jìn)行有效位的無效化處理，從而CPU可以無須有待命狀態(tài)地訪問高速緩沖存儲器。
在圖1A中使用了N型晶體管214A，但通過使用圖1B所示的P型晶體管214B也可以同時進(jìn)行所有有效位的無效化處理。在此情況下，如圖1B所示那樣，在節(jié)點(diǎn)211A和電源線205之間提供P型晶體管214B，并將P型晶體管214B的柵電極連接到接收無效化信號的反相信號的布線215B。
由此，在有效位的無效化處理期間中，無效化信號為5V，反之，該反相信號為0V。于是，由于P型晶體管214B導(dǎo)通，節(jié)點(diǎn)211A成為5V。因而，通過在反相器電路213中的一個反相器，節(jié)點(diǎn)211B成為0V，即，在有效位的存儲器單元中寫入“0”。
另外，本發(fā)明可以適用于圖7A或7B所示的SRAM的存儲器單元。圖7A表示出在有效位的存儲器單元中提供用于無效化處理的N型晶體管214A的電路圖，圖7B表示出在有效位的存儲器單元中提供用于無效化處理的P型晶體管214B的電路圖。與圖1A和1B不同，圖7A和7B的結(jié)構(gòu)不包括數(shù)據(jù)線203、字線207、N型晶體管210、N型晶體管212，從而與圖1A和1B的結(jié)構(gòu)相比可以減小存儲器單元面積。關(guān)于操作，圖7的數(shù)據(jù)寫入操作與圖1所示的結(jié)構(gòu)相同，然而數(shù)據(jù)讀出操作不同。這里描述了具體的讀出操作。首先，設(shè)定字線204為5V，而接通N型晶體管208、209。于是，節(jié)點(diǎn)211A的電位反映到數(shù)據(jù)線202，節(jié)點(diǎn)211B的電位反映到數(shù)據(jù)線201，而且，通過寫入電路和讀出電路檢測這些電位。此處，在存儲器單元的數(shù)據(jù)為“0”的情況下，由于節(jié)點(diǎn)211A的電位是5V(節(jié)點(diǎn)211B的電位是0V)，所以數(shù)據(jù)線202成為5V(數(shù)據(jù)線201的電位是0V)。另一方面，在存儲器單元的數(shù)據(jù)為“1”的情況下，由于節(jié)點(diǎn)211A的電位是0V(節(jié)點(diǎn)211B的電位是5V)，所以數(shù)據(jù)線202成為0V(數(shù)據(jù)線201的電位是5V)。此外，在有效位的無效化處理期間中，由于無效化信號或其反相信號，N型晶體管214A和P型晶體管214B導(dǎo)通，因而節(jié)點(diǎn)211A變?yōu)?V(節(jié)點(diǎn)211B變?yōu)?V)。由此，在有效位的存儲器單元中寫入“0”。
另外，在上文中描述了通過使用硬件進(jìn)行有效位的無效化處理，但是也可以通過使用軟件進(jìn)行該無效化處理。具體來說，在CPU的指令組中準(zhǔn)備對所有有效位進(jìn)行無效化的指令。而且，在主存儲器的CPU首先訪問的地址中保存該指令。作為高速緩沖存儲器，采用當(dāng)電源剛剛接通時處于待命狀態(tài)，并根據(jù)有效位的無效化處理開始操作的結(jié)構(gòu)。另外，作為CPU，由于當(dāng)電源剛剛接通時高速緩沖存儲器處于待命狀態(tài)，所以采用首先訪問主存儲器的結(jié)構(gòu)。
接下來，將說明操作方式。首先，當(dāng)電源接通時CPU先訪問主存儲器。此時，高速緩沖存儲器處于待命狀態(tài)。CPU從主存儲器讀出使所有有效位無效化的指令。CPU分析所讀出的指令而做出響應(yīng)。在此所謂的“響應(yīng)”是指，CPU對高速緩沖存儲器進(jìn)行有效位的無效化，即，在有效位中寫入“0”的操作。對于該操作利用上述存儲器單元是有效的。CPU給高速緩沖存儲器輸出無效化信號，以便在有效位中寫入“0”。高速緩沖存儲器由于接收無效化信號開始操作，而進(jìn)行有效位的無效化處理。另外，CPU在輸出無效化信號時開始訪問高速緩沖存儲器。
根據(jù)本發(fā)明，可以在包括有效位的高速緩沖存儲器中同時進(jìn)行所有有效位的無效化處理。由此，可以實(shí)現(xiàn)以高速進(jìn)行有效位的無效化處理。也就是說，可以縮短有效位的無效化處理時間，所以CPU可以無須有待命狀態(tài)地訪問高速緩沖存儲器。
實(shí)施方式2在本實(shí)施方式中，將參考圖4說明與實(shí)施方式1不同的方式。圖4是表示本實(shí)施方式的高速緩沖存儲器中的有效位的存儲單元結(jié)構(gòu)的電路圖?；旧希瑘D4A和圖1A以及圖4B和圖7A具有同樣的結(jié)構(gòu)，但是圖4所示的結(jié)構(gòu)采用電阻元件217代替N型晶體管214A作為進(jìn)行有效位的無效化處理的元件。這里，電阻元件217的電阻值優(yōu)選為幾百kΩ到幾MΩ。
通過采用圖4A和4B所示的電路結(jié)構(gòu)，即使在電源關(guān)閉時，節(jié)點(diǎn)211B的電位也由電阻元件217固定在0V。因此，即使在電源關(guān)閉時，節(jié)點(diǎn)211B的電位是0V，從而有效位的存儲器單元保持“0”。這是與在進(jìn)行有效位的無效化處理時相同的狀態(tài)。在此，由于電阻元件217具有高電阻值，所以能夠進(jìn)行通常的寫入，以在存儲器單元中寫入“1”或保持?jǐn)?shù)據(jù)。由于電阻元件217具有高電阻值，流過于此的電流是最小極限的電流，從而可以進(jìn)行使通常操作無阻地進(jìn)行的調(diào)節(jié)。
此時，與實(shí)施方式1同樣，有效位的存儲器單元可以采用圖2所示的結(jié)構(gòu)以便不使字線204為5V。也就是說，可以在字線和接地線之間提供N型晶體管，并將N型晶體管的柵極連接到接收無效化信號的布線。
而且，將高速緩沖存儲器的電源分成為兩個系統(tǒng)，即提供到保持每個有效位數(shù)據(jù)的反相器電路213的電源和提供到此外電路的電源。在此，稱前者為電源1，稱后者為電源2。首先，電源2接通，接著電源1接通。通過這樣設(shè)定，當(dāng)高速緩沖存儲器的電源接通時，首先，電源2接通，接收無效化信號的布線215變?yōu)?V，并字線204變?yōu)?V。然后，電源1接通，而有效位的反相器電路213開始工作。這時，在有效位的反相器電路213中，由于電阻元件217的工作，保持在存儲器單元中的數(shù)據(jù)為“0”，以便節(jié)點(diǎn)211B的電位成為0V。
另外，在上文中描述了通過使用硬件進(jìn)行有效位的無效化處理，但是也可以通過使用軟件進(jìn)行該無效化處理。具體來說，在CPU的指令組中準(zhǔn)備對所有有效位進(jìn)行無效化的指令。而且，在主存儲器的CPU首先訪問的地址中保存該指令。作為高速緩沖存儲器，采用當(dāng)電源剛剛接通時處于待命狀態(tài)，而根據(jù)有效位的無效化處理開始操作的結(jié)構(gòu)。在此，待命狀態(tài)是指在具有兩個高速緩沖存儲器的電源系統(tǒng)時的其中在有效位的存儲器單元中的反相器電路的電源關(guān)閉的狀態(tài)。另外，作為CPU，由于當(dāng)電源剛剛接通時高速緩沖存儲器處于待命狀態(tài)，所以采用首先訪問主存儲器的結(jié)構(gòu)。
接下來，將說明操作方式。首先，當(dāng)電源接通時CPU先訪問主存儲器。此時，高速緩沖存儲器處于待命狀態(tài)。CPU從主存儲器讀出使所有有效位無效化的指令。CPU分析所讀出的指令而做出響應(yīng)。在此所謂的“響應(yīng)”是指，CPU對高速緩沖存儲器進(jìn)行有效位的無效化，即，進(jìn)行將在有效位的存儲器單元中的反相器電路的電源接通的操作。對于該操作利用上述存儲器單元是有效的。高速緩沖存儲器根據(jù)在有效位的存儲器單元中的反相器電路的電源接通來開始操作，而進(jìn)行有效位的無效化處理。另外，CPU在有效位的存儲器單元中的反相器電路的電源接通時開始訪問高速緩沖存儲器。
根據(jù)本發(fā)明，可以在包括有效位的高速緩沖存儲器中同時進(jìn)行所有有效位的無效化處理。由此，可以實(shí)現(xiàn)以高速進(jìn)行有效位的無效化處理。也就是說，可以縮短有效位的無效化處理時間，因而CPU可以無須有待命狀態(tài)地訪問高速緩沖存儲器。而且，通過使用電阻元件217，與如實(shí)施方式1那樣提供N型晶體管214A的情況相比，能夠減小有效位的存儲器單元面積。
實(shí)施方式3在本實(shí)施方式中，將參考圖5說明與實(shí)施方式1以及實(shí)施方式2不同的方式。圖5是表示本實(shí)施方式的高速緩沖存儲器中的有效位的存儲單元結(jié)構(gòu)的電路圖。基本上，圖5A和圖1A以及圖5B和圖7A具有同樣的結(jié)構(gòu)，但是圖5所示的結(jié)構(gòu)采用電容元件218代替N型晶體管214A作為進(jìn)行有效位的無效化處理的元件。這里，需要使節(jié)點(diǎn)211B的布線電容和電容元件218的電容量的總計(jì)大于節(jié)點(diǎn)211A的布線電容和到讀出用N型晶體管212的布線電容的總計(jì)地設(shè)定電容元件218，以便破壞兩者的平衡。然而，在節(jié)點(diǎn)211B的布線電容和電容元件218的電容量的總計(jì)過大時，通常的寫入操作發(fā)生故障。所以，該電容量的總計(jì)需要根據(jù)高速緩沖存儲器的工作速度和節(jié)點(diǎn)211的電容量來確定。
在電源剛剛接通時，節(jié)點(diǎn)211B的電位由在反相器電路213中的兩個反相器的輸出量和反相器的輸出的信號線的布線電容而確定。但是，通過采用圖5A和5B所示的電路結(jié)構(gòu)，即通過增加電容元件218，節(jié)點(diǎn)211B不容易上升到5V。因此，在電源剛剛接通時，節(jié)點(diǎn)211B的電位是0V。換言之，有效位的存儲器單元保持“0”。但是，有必要調(diào)節(jié)反相器的輸出量以便不發(fā)生很大差距。
此時，與實(shí)施方式1和實(shí)施方式2同樣，有效位的存儲器單元可以采用圖2所示的結(jié)構(gòu)以便不使字線204為5V。就是說，可以將N型晶體管的柵極連接到接收無效化信號的布線。
而且，和實(shí)施方式2同樣，將高速緩沖存儲器的電源分成為兩個系統(tǒng)，即，提供到保持每個有效位數(shù)據(jù)的反相器電路213的電源和提供到此外電路的電源。在此，稱前者為電源1，稱后者為電源2。當(dāng)給高速緩沖存儲器提供電源時，首先，電源2接通，接收無效化信號的布線215變?yōu)?V，并字線204變?yōu)?V。然后，電源1接通，而有效位的存儲器單元中的反相器電路213開始工作。這時，在有效位的反相器電路213中，由于電容元件218的工作，節(jié)點(diǎn)211B不容易上升到5V，從而存儲器單元保持?jǐn)?shù)據(jù)“0”。
另外，在上文中描述了通過使用硬件進(jìn)行有效位的無效化處理，但是也可以通過使用軟件進(jìn)行該無效化處理。具體來說，在CPU的指令組中準(zhǔn)備進(jìn)行對所有有效位無效化的指令。而且，在主存儲器的CPU首先訪問的地址中保存該指令。作為高速緩沖存儲器，采用當(dāng)電源剛剛接通時處于待命狀態(tài)，而根據(jù)有效位的無效化處理開始操作的結(jié)構(gòu)。在此，待命狀態(tài)是指在具有兩個高速緩沖存儲器的電源系統(tǒng)時的其中在有效位的存儲器單元中的反相器電路的電源關(guān)閉的狀態(tài)。另外，作為CPU，由于當(dāng)電源剛剛接通時高速緩沖存儲器處于待命狀態(tài)，所以采用首先訪問主存儲器的結(jié)構(gòu)。
接下來，將說明操作方式。首先，當(dāng)電源接通時CPU先訪問主存儲器。此時，高速緩沖存儲器處于待命狀態(tài)。CPU從主存儲器讀出使所有有效位無效化的指令。CPU分析所讀出的指令而做出響應(yīng)。在此所謂的“響應(yīng)”是指，CPU對高速緩沖存儲器進(jìn)行有效位的無效化，即，進(jìn)行將在有效位的存儲器單元中的反相器電路的電源接通的操作。對于該操作利用上述存儲器單元是有效的。高速緩沖存儲器根據(jù)在有效位的存儲器單元中的反相器電路的電源接通來開始操作，而進(jìn)行有效位的無效化處理。另外，CPU在有效位的存儲器單元中的反相器電路的電源接通時開始訪問高速緩沖存儲器。
根據(jù)本發(fā)明，可以在包括有效位的高速緩沖存儲器中同時進(jìn)行所有有效位的無效化處理。由此，可以實(shí)現(xiàn)以高速進(jìn)行有效位的無效化處理。也就是說，可以縮短有效位的無效化處理時間，因而CPU可以無須有待命狀態(tài)地訪問高速緩沖存儲器。
實(shí)施方式4在本實(shí)施方式中，將用圖8和圖9說明本發(fā)明的存儲器單元的俯視圖以及其截面圖的結(jié)構(gòu)例子。注意，本實(shí)施方式采用薄膜晶體管(TFT)作為晶體管。
圖8表示出對應(yīng)于圖1A的電路圖的存儲器單元的俯視圖。存儲器單元包括寫入時使用的數(shù)據(jù)線201、202、讀出時使用的數(shù)據(jù)線203、寫入時使用的字線204、電源線205、接地線206、讀出時使用的字線207、N型晶體管208、209、210、212、節(jié)點(diǎn)211A和211B、反相器電路213。N型晶體管208和209以及N型晶體管210和212使用相同的半導(dǎo)體層而構(gòu)成。另外，反相器電路213所具有的N型晶體管和P型晶體管使用相同的半導(dǎo)體層而構(gòu)成。N型晶體管210和212被提供為具有大溝道幅度。在讀出時使用的數(shù)據(jù)線203的電容量很大，所以為了以預(yù)定工作速度將該電容量降低到0V，優(yōu)選提供溝道幅度大的晶體管。另外，在反相器電路213中的P型晶體管具有比N型晶體管更大溝道幅度。這是為了增加P型晶體管的輸出電流。
如圖8所示，半導(dǎo)體層被圖案化為在其棱角部具有略圓形狀。因此，半導(dǎo)體層的具有略圓形狀的棱角部提供有突出部分(外側(cè)邊緣)和凹陷部分(內(nèi)側(cè)邊緣)。由于突出部分具有略圓形狀，所以可以抑制在進(jìn)行干式蝕刻時由等離子的異常放電導(dǎo)致的微粒發(fā)生。另外，由于凹陷部分具有略圓形狀，所以通過清洗可以去除堆積在棱角部上的微粒。其結(jié)果，可以飛躍性地提高成品率。
在這些半導(dǎo)體層上提供有柵電極和柵布線。N型晶體管210和N型晶體管212被串聯(lián)地提供，其中，一方的柵電極成為接地線206，另一方的柵電極成為在讀出時使用的字線207。由于在反相器電路213中的N型晶體管和P型晶體管的柵電極連接到一起，所以成為相同的柵電極。
如圖8所示，柵電極和柵布線被圖案化為在其棱角部具有略圓形狀。因此，柵電極和柵布線的具有略圓形狀的棱角部提供有突出部分(外側(cè)邊緣)和凹陷部分(內(nèi)側(cè)邊緣)。由于突出部分具有略圓形狀，所以可以抑制在進(jìn)行干式蝕刻時的由等離子異常放電導(dǎo)致的微粒發(fā)生。另外，由于凹陷部分具有略圓形狀，所以通過清洗可以去除堆積在棱角部上的微粒。其結(jié)果，可以飛躍性地提高成品率。
在柵電極和半導(dǎo)體層上提供有布線。布線的線幅度被設(shè)定為大于柵電極以及柵布線的線幅度。通過使布線的線幅度為大，可以減小電阻，而抑制電壓降低。為了將布線連接到半導(dǎo)體層或柵布線等，夾在其中的絕緣層中提供有接觸孔(圖8的圓形所示的部分)。通過增加接觸孔的數(shù)量或擴(kuò)大接觸孔的面積，可以減小接觸不良。
如圖8所示，布線被圖案化為在其棱角部具有略圓形狀。因此，布線的具有略圓形狀的棱角部提供有突出部分(外側(cè)邊緣)和凹陷部分(內(nèi)側(cè)邊緣)。由于突出部分具有略圓形狀，所以可以抑制在進(jìn)行干式蝕刻時的由等離子異常放電導(dǎo)致的微粒發(fā)生。另外，由于凹陷部分具有略圓形狀，所以通過清洗可以去除堆積在棱角部上的微粒。其結(jié)果，可以飛躍性地提高成品率。
然后，將參照圖8中的沿A-B的截面圖，說明存儲器單元的制造工藝。
作為襯底使用具有絕緣性的襯底。絕緣性襯底包括玻璃襯底、石英襯底、塑料襯底等。此外，例如通過拋光這些襯底的背面，可以使襯底減薄。而且，也可以使用在諸如金屬的導(dǎo)電性襯底或諸如硅的半導(dǎo)體性襯底上用具有絕緣性的材料形成基底層來在其表面上具有絕緣性的襯底。另外，通過使用柔性襯底諸如塑料襯底，可以制造重量輕、厚度薄的柔性半導(dǎo)體器件。
在絕緣性襯底801上形成基底層802?；讓?02可以用氧化硅、氮化硅、或氧氮化硅等具有絕緣性的材料以單層結(jié)構(gòu)或疊層結(jié)構(gòu)形成。本實(shí)施方式中，基底層802采用兩層結(jié)構(gòu)。作為基底層802的第一層形成10nm至200nm(優(yōu)選為50nm至100nm)厚的氧氮化硅層。該氧氮化硅層可以通過等離子CVD法使用SiH4、NH3、N2O、H2作為反應(yīng)氣體而形成。然后，作為基底層802的第二層形成50nm至200nm(優(yōu)選為100nm至150nm)厚的氧氮化硅層。該氧氮化硅層可以通過等離子CVD法使用SiH4以及N2O等作為反應(yīng)氣體而形成。
在基底層802上形成半導(dǎo)體層。半導(dǎo)體層可以由包含硅的材料形成。半導(dǎo)體層可以是非晶體、晶體、也可以微晶體。如果使用單晶體或多晶體等具有結(jié)晶性的半導(dǎo)體層，能夠提高晶體管的遷移率，因此這是優(yōu)選的。
在形成具有晶體結(jié)構(gòu)的半導(dǎo)體層時，采用對非晶半導(dǎo)體層進(jìn)行加熱處理的方法。作為加熱處理可以舉出激光照射、加熱爐、燈光照射等。這里，可以采用上述任何一個或多個方法。
作為激光照射，可以使用連續(xù)振蕩激光束(CW激光束)或者脈沖振蕩激光束(脈沖激光束)。作為激光束(包括激光，在下文中也如此)，可以采用從Ar激光器、Kr激光器、受激準(zhǔn)分子激光器、YAG激光器、Y2O3激光器、YVO4激光器、YLF激光器、YAlO3激光器、玻璃激光器、紅寶石激光器、變石激光器、Ti藍(lán)寶石激光器、銅汽化激光器、和金蒸氣激光器中的一種或多種中振蕩的激光束。當(dāng)采用這種激光束的基波或者基波的二次到四次諧波時，可以獲得具有大粒徑晶體的硅層。作為諧波，可以采用NdYVO4激光器(基波1064nm)的二次諧波(532nm)或者三次諧波(355nm)。此時，需要大約0.01-100MW/cm2(優(yōu)選0.1-10MW/cm2)的能量密度。而且，將掃描速度控制為大約10-2000cm/sec。
注意，可以照射基波的CW激光束和諧波的CW激光束，或者也可以照射基波的CW激光束和諧波的脈沖激光束。通過照射多個激光束能夠補(bǔ)充廣大范圍的能量區(qū)域。
另外，當(dāng)采用脈沖激光束時，可以使用以以下重復(fù)頻率振蕩的脈沖激光束，即，在通過激光熔化非晶硅層之后并在固化非晶硅層之前對其照射下一脈沖激光束。通過以這樣的頻率照射激光束，能夠獲得具有在掃描方向上連續(xù)生長的結(jié)晶顆粒的硅層。該激光束具有10MHz或更大的重復(fù)頻率，這是比幾十到幾百Hz的常用頻率大得多的頻率。
當(dāng)采用加熱爐來作為加熱處理時，以400-550℃的溫度下加熱非晶硅層2-20小時。此時，優(yōu)選在400-550℃范圍內(nèi)多級別設(shè)置溫度，以便逐漸增加溫度。在最初的大約400℃的低溫度加熱步驟，包含在非晶硅層中的氫等被排出，從而能夠抑制結(jié)晶中層表面的粗糙度。
在上述加熱處理步驟中，添加用于促進(jìn)非晶半導(dǎo)體層晶化的金屬，諸如鎳(Ni)。通過在非晶硅層上涂敷含鎳的溶液并進(jìn)行加熱處理，能夠降低加熱溫度，而且可以獲得具有連續(xù)生長晶粒的多晶硅層。在此，作為促進(jìn)非晶半導(dǎo)體層晶化的金屬，除了鎳(Ni)之外，還可以使用鐵(Fe)、釕(Ru)、銠(Rh)、鈀(Pd)、鋨(Os)、銥(Ir)、鉑(Pt)、銅(Cu)等。
由于促進(jìn)晶化的金屬成為污染源，所以優(yōu)選在使非晶硅層晶化之后進(jìn)行吸雜工藝以除去該金屬。在吸雜工藝中，在晶化非晶硅層后在硅層上形成用作吸雜槽(gettering sink)的層，并進(jìn)行加熱以將金屬移動到吸雜槽中。作為吸雜槽，可以使用多晶半導(dǎo)體層或添加有雜質(zhì)的半導(dǎo)體層。例如，可以在硅層上形成添加有氬等惰性元素的多晶硅層，將其用作吸雜槽。通過給吸雜槽添加惰性元素而產(chǎn)生歪斜，以可以更有效地捕獲金屬。而且，通過給晶體管的半導(dǎo)體層的一部分添加磷等的元素也可捕獲金屬而無需另外形成吸雜槽。
將這樣形成的半導(dǎo)體層加工成預(yù)定形狀，以形成島形半導(dǎo)體層803。在加工時，采用使用由光蝕刻法形成的掩模的蝕刻法。蝕刻可以采用濕式蝕刻法或干式蝕刻法。
接著，覆蓋柵絕緣層803地形成柵絕緣層804?？梢砸耘c基底層802相同的材料和相同的方式形成柵絕緣層804如圖9B所示，在柵絕緣層804上形成用作柵電極和柵布線的導(dǎo)電層。作為導(dǎo)電層，可以使用由鋁(Al)、鈦(Ti)、鉬(Mo)、鉭(Ta)、鎢(W)或硅(Si)形成的膜或包含這些元素的合金膜。作為導(dǎo)電層，可以采用單層結(jié)構(gòu)或疊層結(jié)構(gòu)，其中，可以使用氮化鉭和鎢的疊層作為疊層結(jié)構(gòu)?？梢詫?dǎo)電層加工成預(yù)定形狀，以形成具有疊層結(jié)構(gòu)的柵電極806和柵布線813。這里的加工是使用由光蝕刻法形成的掩模進(jìn)行蝕刻而執(zhí)行的。蝕刻可以采用濕式蝕刻法或干式蝕刻法。
在柵電極806的側(cè)面上形成稱作為側(cè)壁(Side Wall)的絕緣層807。絕緣層807可以以與基底層802相同的材料和相同的方法形成。另外，為了使側(cè)壁的邊緣部分成為錐形，可以使用各向同性的蝕刻。
在此，將雜質(zhì)元素添加到半導(dǎo)體層803。在形成N型晶體管時優(yōu)選使用磷(P)，而在形成P型晶體管時優(yōu)選使用硼(B)作為雜質(zhì)元素。像這樣，在半導(dǎo)體層803中形成雜質(zhì)區(qū)域。在雜質(zhì)區(qū)域中形成有高濃度雜質(zhì)區(qū)域808和810、以及位于絕緣層807下方的低濃度雜質(zhì)區(qū)域811。通過該低濃度雜質(zhì)區(qū)域811，可以防止在柵極長度變窄時引起的短溝道效應(yīng)。由于短溝道效應(yīng)在N型晶體管上更明顯，所以優(yōu)選至少在N型晶體管的柵電極側(cè)面提供作為側(cè)壁發(fā)揮作用的絕緣層。在圖9中，只在N型晶體管中形成低濃度雜質(zhì)區(qū)域。這里，首先只在P型晶體管中形成雜質(zhì)區(qū)域之后形成側(cè)壁，隨后在N型晶體管中形成雜質(zhì)區(qū)域。另外，可以在柵布線中同樣地形成側(cè)壁。
在添加雜質(zhì)后，根據(jù)需求可以進(jìn)行加熱處理以激活雜質(zhì)元素并改善半導(dǎo)體層的表面特性。在進(jìn)行加熱處理時，可以采用與晶化相同的方法。
如圖9C所示，覆蓋半導(dǎo)體層和柵電極地形成用作層間膜的絕緣層815和絕緣層816。層間膜可以采用單層結(jié)構(gòu)或疊層結(jié)構(gòu)。在本實(shí)施方式中使用疊層結(jié)構(gòu)。層間膜可以使用無機(jī)材料或有機(jī)材料。無機(jī)材料可以使用氧化硅、氮化硅、氧氮化硅等。有機(jī)材料可以使用聚酰亞胺、聚丙烯、聚酰胺、聚酰胺、抗蝕劑、苯環(huán)丁烯、硅氧烷或聚硅氨烷。注意，硅氧烷是具有以硅(Si)和氧(O)的鍵為骨架結(jié)構(gòu)的材料?？梢允褂弥辽侔瑲涞挠袡C(jī)基團(tuán)(例如烷基、芳香族碳?xì)浠衔?作為取代基。也可以使用氟基團(tuán)作為取代基。此外，作為取代基，還可以使用至少包含氫的有機(jī)基團(tuán)和氟基團(tuán)。聚硅氨烷是使用具有硅(Si)和氮(N)鍵的聚合物材料作為原料而形成的。當(dāng)使用無機(jī)材料時，可以防止雜質(zhì)元素侵入。當(dāng)使用有機(jī)材料時，可以提高平坦性。因此，在本實(shí)施方式中，使用無機(jī)材料作為絕緣層815，并使用有機(jī)材料作為絕緣層816。
如圖9D所示，形成穿過絕緣層816、815和柵絕緣層804的接觸孔，接著，形成布線層818以填充該接觸孔。布線層818可以使用由鋁(Al)、鈦(Ti)、鉬(Mo)、鉭(Ta)、鎢(W)或硅(Si)形成的膜或包含這些元素的合金膜。布線層818可以采用單層結(jié)構(gòu)或多層結(jié)構(gòu)，例如，可以采用如下結(jié)構(gòu)使用鎢或氮化鎢等作為第一層，使用鋁和硅的合金(Al-Si)或鋁和鈦的合金(Al-Ti)作為第二層，使用氮化鈦膜或鈦膜作為第三層，并按順序?qū)盈B這些層。當(dāng)加工布線層818時，可以使用由光蝕刻法形成的掩模進(jìn)行蝕刻。蝕刻處理可以采用濕式蝕刻法或干式蝕刻法。布線層818連接到半導(dǎo)體層803的雜質(zhì)區(qū)域。該布線層作為源電極或漏電極發(fā)揮作用。
像這樣，可以形成P型晶體管820和N型晶體管821。注意，P型晶體管820相當(dāng)于構(gòu)成反相器電路213的一個晶體管，N型晶體管821相當(dāng)于N型晶體管212。
像這樣，通過在玻璃襯底或塑料襯底上形成晶體管，可以制造本發(fā)明的存儲器單元。當(dāng)然，本發(fā)明的存儲器單元不局限于此，也可以由使用硅片的晶體管而形成。但是，通過使用玻璃襯底或塑料襯底等，可以以低成本制造存儲器單元。而且，可以提供包括上述存儲器單元的各種器件。
實(shí)施方式5適用了本發(fā)明的SRAM可以安裝到CPU(Central ProcessingUnit中央處理器)。在本實(shí)施方式中，將說明安裝有本發(fā)明的SRAM的CPU的結(jié)構(gòu)。圖10表示了CPU的簡單結(jié)構(gòu)。
CPU包括作為數(shù)據(jù)緩存塊(Data Cache Block)的D$901、作為指令緩存塊(Instruction Cache Block)的I$902、作為數(shù)據(jù)單元塊的DU 903、作為邏輯運(yùn)算器(Arithmetic Logic Unit)的ALU 904、作為程序計(jì)數(shù)器的PC905、以及作為輸入輸出(InOut)塊的IO 906。
D$ 901具有臨時保持最近訪問的地址數(shù)據(jù)并以高速訪問該地址數(shù)據(jù)的功能。I$ 902臨時保持最近訪問的地址的指令，以便能夠以高速訪問該地址的指令。DU 903在實(shí)行取數(shù)指令或存儲指令時決定訪問D$ 901或者訪問IO 906。ALU 904是進(jìn)行四則運(yùn)算、比較運(yùn)算、邏輯運(yùn)算等的邏輯運(yùn)算器。PC 905保持正在進(jìn)行的指令的地址，并在該指令結(jié)束后讀取下一次指令。另外，PC 905在讀取下一次指令時，決定訪問I$ 902或者訪問IO 906。IO 906接收來自DU和PC的訪問來進(jìn)行和外部的數(shù)據(jù)的收發(fā)。以下，將說明每個部分的相互關(guān)系。
在PC 905讀取指令時，首先訪問I$ 902。如果I$ 902沒有符合條件的地址指令，就訪問IO 906。將這樣得到的指令存儲在I$ 902中，并在此同時實(shí)行該指令。當(dāng)要實(shí)行的指令是邏輯運(yùn)算時，ALU 904進(jìn)行運(yùn)算。當(dāng)要實(shí)行的指令是取數(shù)指令或存儲指令時，DU 903進(jìn)行運(yùn)算。這時，DU 903首先訪問D$ 901，如果D$ 901沒有符合條件的地址數(shù)據(jù)，就訪問IO 906。
在這樣的CPU中，適用了本發(fā)明的SRAM可以適用于D$ 901、I$902、存在于ALU904中的GPR(通用寄存器，General PurposeRegister)中。通過使用適用了本發(fā)明的SRAM，可以提供具有高速處理速度的CPU。
實(shí)施方式6可以安裝本發(fā)明的SRAM的半導(dǎo)體器件包括攝像機(jī)、數(shù)字照相機(jī)、眼鏡式顯示器(頭戴式顯示器)、導(dǎo)航系統(tǒng)、音頻再現(xiàn)設(shè)備(車載音頻系統(tǒng)、音頻組件等)、筆記本個人計(jì)算機(jī)、游戲機(jī)、便攜式信息終端(移動計(jì)算機(jī)、便攜電話機(jī)、便攜游戲機(jī)、電子書等)、具有存儲介質(zhì)的圖像再現(xiàn)裝置(具體來說是具有可重放諸如數(shù)字通用盤(DVD)之類的存儲介質(zhì)并能夠顯示重放的圖像的顯示器的裝置)等。這些半導(dǎo)體器件的具體例子示于圖11。
圖11A是便攜式信息終端(所謂的PDA個人數(shù)字助理，PersonalDigital Assistant)，包括本體2001、顯示部分2002、操作鍵2003、調(diào)制解調(diào)器2004等，其中提供本發(fā)明的SRAM作為包括在本體2001中的存儲元件。通過采用本發(fā)明的SRAM，可以實(shí)現(xiàn)便攜式信息終端的處理速度高速化。
圖11B是手機(jī)，包括本體2101、顯示部分2102、聲音輸入部分2103、聲音輸出部分2104、操作鍵2105、外部連接口2106、天線2107等，其中提供本發(fā)明的SRAM作為包括在本體2101中的存儲元件。通過采用本發(fā)明的SRAM，可以實(shí)現(xiàn)手機(jī)的處理速度高速化。
圖11C是電子卡，包括本體2201、顯示部分2202、連接端子2203等，其中提供本發(fā)明的SRAM作為包括在本體2201中的存儲元件。通過采用本發(fā)明的SRAM，可以實(shí)現(xiàn)電子卡的處理速度高速化。另外，圖11C中示出接觸型的電子卡，但在非接觸型的電子卡、兼有接觸型和非接觸型的電子卡中也可以使用本發(fā)明的SRAM。
圖11D是電子書，包括本體2301、顯示部分2302、操作鍵2303等，其中提供本發(fā)明的SRAM作為包括在本體2301中的存儲元件。另外，調(diào)制解調(diào)器也可以內(nèi)裝于本體中。通過采用本發(fā)明的SRAM，可以實(shí)現(xiàn)電子書的處理速度高速化。
圖11E是個人計(jì)算機(jī)，包括本體2401、顯示部分2402、鍵盤2403、觸摸片2404、外部接觸口2405、電源插口2406等，其中提供本發(fā)明的SRAM作為包括在本體2401中的存儲元件。通過采用本發(fā)明的SRAM，可以實(shí)現(xiàn)個人計(jì)算機(jī)的處理速度高速化。
如本實(shí)施方式中所述，本發(fā)明的適用范圍極廣，可用于所有領(lǐng)域的半導(dǎo)體器件。此外，本實(shí)施方式的半導(dǎo)體器件可以組合到實(shí)施方式所示的任一種結(jié)構(gòu)或其制造方法。
本說明書根據(jù)2005年7月29日在日本專利局受理的日本專利申請編號2005-220887而制作，所述申請內(nèi)容包括在本說明書中。
權(quán)利要求
1.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述接地線連接的晶體管、電阻元件、以及電容元件中的至少一個。
2.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個。
3.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器及所述第二反相器連接的電源線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述電源線連接的晶體管。
4.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述電源線連接的第三晶體管。
5.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個。
6.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述電源線連接的第三晶體管。
7.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第一晶體管連接的第一數(shù)據(jù)線；與所述第二反相器的輸入端子連接的第二晶體管；與所述第二晶體管連接的第二數(shù)據(jù)線；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個。
8.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第一晶體管連接的第一數(shù)據(jù)線；與所述第二反相器的輸入端子連接的第二晶體管；與所述第二晶體管連接的第二數(shù)據(jù)線；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；以及，與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述電源線連接的第三晶體管。
9.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的接地線；與所述第一反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第二反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；以及，與所述第五晶體管連接的數(shù)據(jù)線。
10.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的接地線；與所述第二反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第一反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；以及，與所述第五晶體管連接的數(shù)據(jù)線。
11.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第一反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第二反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；以及，與所述第五晶體管連接的數(shù)據(jù)線。
12.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第二反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第一反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；以及，與所述第五晶體管連接的數(shù)據(jù)線。
13.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的第一字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第一反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第二反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；與所述第五晶體管的柵電極連接的第二字線；以及，與所述第五晶體管連接的數(shù)據(jù)線。
14.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第二反相器的輸入端子連接的第二晶體管；與所述第一晶體管及所述第二晶體管的柵電極連接的第一字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第二反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第一反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；與所述第五晶體管的柵電極連接的第二字線；以及，與所述第五晶體管連接的數(shù)據(jù)線。
15.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第一晶體管連接的第一數(shù)據(jù)線；與所述第二反相器的輸入端子連接的第二晶體管；與所述第二晶體管連接的第二數(shù)據(jù)線；與所述第一晶體管及所述第二晶體管的柵電極連接的第一字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第一反相器的輸出部分或所述第二反相器的輸出部分以及所述電源線連接的第三晶體管；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第三晶體管連接；與所述第四晶體管連接的第五晶體管；與所述第五晶體管的柵電極連接的第二字線；以及，與所述第五晶體管連接的第三數(shù)據(jù)線。
16.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第一晶體管連接的第一數(shù)據(jù)線；與所述第二反相器的輸入端子連接的第二晶體管；與所述第二晶體管連接的第二數(shù)據(jù)線；與所述第一晶體管及所述第二晶體管的柵電極連接的第一字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第一反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第二反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；與所述第五晶體管的柵電極連接的第二字線；以及，與所述第五晶體管連接的第三數(shù)據(jù)線。
17.一種半導(dǎo)體器件，包括包括用于保持?jǐn)?shù)據(jù)的第一反相器及第二反相器的反相器電路；與所述第一反相器的輸入端子連接的第一晶體管；與所述第一晶體管連接的第一數(shù)據(jù)線；與所述第二反相器的輸入端子連接的第二晶體管；與所述第二晶體管連接的第二數(shù)據(jù)線；與所述第一晶體管及所述第二晶體管的柵電極連接的第一字線；與所述第一反相器及所述第二反相器連接的電源線；與所述第一反相器及所述第二反相器連接的接地線；與所述第二反相器的輸出部分以及所述接地線連接的第三晶體管、電阻元件、以及電容元件中的至少一個；與所述接地線連接的第四晶體管，其中該第四晶體管的柵電極與所述第一反相器的輸出部分連接；與所述第四晶體管連接的第五晶體管；與所述第五晶體管的柵電極連接的第二字線；以及，與所述第五晶體管連接的第三數(shù)據(jù)線。
18.根據(jù)權(quán)利要求1至17中的任何一個的半導(dǎo)體器件，其中，所述半導(dǎo)體器件是選自如下組中的至少一個便攜式信息終端、便攜電話機(jī)、電子卡、電子書、以及個人計(jì)算機(jī)。
全文摘要
本發(fā)明提供一種高速緩沖存儲器，其中，在具有有效位的高速緩沖存儲器中，通過改良有效位的存儲器單元中的電路結(jié)構(gòu)，以實(shí)現(xiàn)能夠以高速進(jìn)行無效化處理。本發(fā)明提供一種在存儲器單元中設(shè)有具有能夠使無效化處理高速化的功能的高速緩沖存儲器。本發(fā)明的一個形式是一種包括有效位的存儲器單元的半導(dǎo)體器件，其中兩個反相器串聯(lián)連接為環(huán)狀，N型晶體管的漏極連接到任一反相器的輸出信號線，并且N型晶體管的柵極連接到CPU的復(fù)位信號線，N型晶體管的源極連接到接地線，通過將CPU的復(fù)位信號輸入到柵極中，來確定存儲器單元的初始值。
文檔編號G11C7/10GK1905058SQ20061010814
公開日2007年1月31日 申請日期2006年7月28日 優(yōu)先權(quán)日2005年7月29日
發(fā)明者藤田雅史, 黑川義元 申請人:株式會社半導(dǎo)體能源研究所