專利名稱：一種降低ddr接口端接傳輸線電流的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種降低端接傳輸線電流的方法，尤其是一種利用冗余編碼降低DDR接口端接傳輸線電流的方法。
背景技術(shù)：
DDR(Double Data Rate，雙倍數(shù)據(jù)速率)技術(shù)，即在時(shí)鐘的上升沿和下降沿都傳送數(shù)據(jù)，能在保持時(shí)鐘速率不變的情況下將數(shù)據(jù)傳送速率提高一倍，因此DDR接口廣泛用于芯片之間的互連，如ASIC(專用集成電路)和SDRAM之間的接口，或ASIC和SSRAM之間的接口。DDR接口使用SSTL電平或HSTL電平。
SSTL電平使用2.5V或1.8V電源電壓，在傳輸線的兩端采用端接電阻連到VTT即芯片電源電壓上。VTT是電源電壓的一半。HSTL電平使用1.8V或1.5V電源電壓，在傳輸線的兩端采用端接電阻連到VTT上。VTT是電源電壓的一半。HSTL和SSTL電平的連接關(guān)系如圖1所示。
兩個(gè)芯片之間用N根數(shù)據(jù)線互連，驅(qū)動(dòng)芯片有N個(gè)輸出管腳，分別用50歐姆的傳輸線連到接收芯片的N個(gè)輸入管腳。在傳輸線的兩端，用50歐姆的端接電阻連到VTT即端接電壓。VTT是VCC的1/2。一般用專用電源芯片來給VTT供電。對(duì)于大多數(shù)使用DDR的SDRAM系統(tǒng)，VCC是2.5V而VTT是1.25V。
一般來說，每根數(shù)據(jù)線與VTT之間的電流為VTT/50歐姆＝(VCC/2)/50歐姆＝(2.5V/2)/50歐姆＝25毫安。
當(dāng)數(shù)據(jù)線為高電平時(shí)，從數(shù)據(jù)線向VTT流入25毫安；當(dāng)數(shù)據(jù)線為低電平時(shí)，從VTT向數(shù)據(jù)線流出25毫安。而當(dāng)所有數(shù)據(jù)線都同時(shí)為高電平時(shí)，流入VTT的電流最大，為N*25毫安。而當(dāng)所有數(shù)據(jù)線都同時(shí)為低電平時(shí)，從VTT流出的電流最大，也為N*25毫安。
例如，當(dāng)N＝64時(shí)，VTT的最大電流為64*25毫安＝1.6安培。對(duì)于VTT電源模塊來說，需要具備吸收1.6安培和提供1.6安培的電流能力。當(dāng)數(shù)據(jù)總線同時(shí)翻轉(zhuǎn)時(shí)，VCC和VTT的電流發(fā)生突變，VCC電流突變值可達(dá)1.6安培；VTT電流突變值可達(dá)3.2安培。電流突變太大會(huì)引起SSN噪音，而SSN噪音導(dǎo)致電源退耦處理困難，以及數(shù)據(jù)總線速率受到限制。并且過大的VTT電流增加了VTT電源的制作成本。另外VTT電源電流過大，也帶來了可靠性下降和電源部分熱設(shè)計(jì)難度加大等問題。

發(fā)明內(nèi)容
本發(fā)明的目的是針對(duì)現(xiàn)有技術(shù)的缺陷，提供一種降低DDR接口端接傳輸線電流的方法，可以降低DDR接口端接傳輸線電流，避免產(chǎn)生SSN噪音，增加了接口數(shù)據(jù)傳輸?shù)目煽啃浴?br> 為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種降低DDR接口端接傳輸線電流的方法，其中包括如下步驟S1、將DDR接口的數(shù)據(jù)線分為多個(gè)第一數(shù)據(jù)線組，所述多個(gè)第一數(shù)據(jù)線組的數(shù)據(jù)線數(shù)目相同并且連接到同一個(gè)編碼電路；S2、編碼電路按照所述第一數(shù)據(jù)線組的數(shù)據(jù)線的數(shù)目進(jìn)行編碼，生成第一編碼數(shù)據(jù)；S3、編碼電路按照與其連接的第二數(shù)據(jù)線組數(shù)據(jù)線的數(shù)目進(jìn)行編碼，生成第二編碼數(shù)據(jù)，并從該第二編碼數(shù)據(jù)中選出與所述第一編碼數(shù)據(jù)一一對(duì)應(yīng)的第三編碼數(shù)據(jù)，該第三編碼數(shù)據(jù)中0和1的個(gè)數(shù)相同或者相差一；S4、該第二數(shù)據(jù)線組僅向譯碼電路傳輸所述第三編碼數(shù)據(jù)；S5、所述譯碼電路根據(jù)第三編碼數(shù)據(jù)與第一編碼數(shù)據(jù)的對(duì)應(yīng)關(guān)系，向第三數(shù)據(jù)線組傳輸?shù)谝痪幋a數(shù)據(jù)。
所述步驟S3和S4中的第二數(shù)據(jù)線組的數(shù)據(jù)線多于所述第一數(shù)據(jù)線組，并且所述第二數(shù)據(jù)線組通過端接電阻和端接傳輸線與端接電源連接。所述步驟S3中，所述第二數(shù)據(jù)線組的數(shù)據(jù)線為偶數(shù)個(gè)時(shí)，所述第三編碼數(shù)據(jù)中0和1的個(gè)數(shù)相同，第二數(shù)據(jù)線組的數(shù)據(jù)線為奇數(shù)個(gè)時(shí)，所述第三編碼數(shù)據(jù)中每個(gè)編碼數(shù)據(jù)中0和1的個(gè)數(shù)相差一。所述步驟S5中的第三數(shù)據(jù)線組與第一數(shù)據(jù)線組的數(shù)據(jù)線數(shù)目相同。所述步驟4中第一數(shù)據(jù)線組傳輸數(shù)據(jù)時(shí)，第一數(shù)據(jù)線組的數(shù)據(jù)線為高電平時(shí)，對(duì)應(yīng)第一編碼數(shù)據(jù)為1，第一數(shù)據(jù)線組的數(shù)據(jù)線為低電平時(shí)，對(duì)應(yīng)第一數(shù)據(jù)編碼為0。所述步驟S4中第二數(shù)據(jù)線組的數(shù)據(jù)線對(duì)應(yīng)第三編碼數(shù)據(jù)為1時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為高電平，從該數(shù)據(jù)線向端接傳輸線流出電流，數(shù)據(jù)線對(duì)應(yīng)第三編碼數(shù)據(jù)為0時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為低電平，從端接傳輸線向該數(shù)據(jù)線流入電流。所述步驟S5中第三數(shù)據(jù)線組的數(shù)據(jù)線對(duì)應(yīng)第一編碼數(shù)據(jù)為1時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為高電平，數(shù)據(jù)線對(duì)應(yīng)第一編碼數(shù)據(jù)為0時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為低電平。
因此，本發(fā)明利用冗余編碼，使得第二傳輸線組的數(shù)據(jù)線傳輸?shù)牡谌幋a數(shù)據(jù)高電平和低電平相同或者差一，可以降低DDR接口端接傳輸線電流，利于改善SSN噪音，有利于電源退耦處理簡(jiǎn)化，有利于總線速率的提高，提高可靠性和降低成本。
下面通過附圖和實(shí)施例，對(duì)本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。


圖1為現(xiàn)有的STL和SSTL的電平的連接關(guān)系示意圖；圖2為現(xiàn)有的DDR接口的示意圖；圖3為本發(fā)明一種降低DDR接口端接傳輸線電流的方法的流程圖；圖4為本發(fā)明一種降低DDR接口端接傳輸線電流的方法所使用的DDR的接口示意圖。
具體實(shí)施例方式
本發(fā)明利用冗余編碼，使得傳輸線上的高低電壓平均，從而降低DDR接口端接傳輸線電流。
本發(fā)明一種降低DDR接口端接傳輸線電流的方法包括如下步驟
S1、將DDR接口的數(shù)據(jù)線分為多個(gè)第一數(shù)據(jù)線組，所述多個(gè)第一數(shù)據(jù)線組的數(shù)據(jù)線數(shù)目相同并且連接到同一個(gè)編碼電路；S2、編碼電路按照所述第一數(shù)據(jù)線組的數(shù)據(jù)線的數(shù)目進(jìn)行編碼，生成第一編碼數(shù)據(jù)；S3、編碼電路按照與其連接的第二數(shù)據(jù)線組數(shù)據(jù)線的數(shù)目進(jìn)行編碼，生成第二編碼數(shù)據(jù)，并從該第二編碼數(shù)據(jù)中選出與所述第一編碼數(shù)據(jù)一一對(duì)應(yīng)的第三編碼數(shù)據(jù)，該第三編碼數(shù)據(jù)中0和1的個(gè)數(shù)相同或者相差一；S4、該第二數(shù)據(jù)線組僅向譯碼電路傳輸所述第三編碼數(shù)據(jù)；S5、所述譯碼電路根據(jù)第三編碼數(shù)據(jù)與第一編碼數(shù)據(jù)的對(duì)應(yīng)關(guān)系，向第三數(shù)據(jù)線組傳輸?shù)谝痪幋a數(shù)據(jù)。
如圖3所示，為本發(fā)明一種降低DDR接口端接傳輸線電流的方法的另一實(shí)施例詳細(xì)流程圖；步驟101，將DDR接口的64數(shù)據(jù)線分為16個(gè)第一數(shù)據(jù)線組；參見圖4所示，每個(gè)第一數(shù)據(jù)線組1具有4根數(shù)據(jù)線根10，并且連接一個(gè)編碼電路4，編碼電路后連接第二數(shù)據(jù)線組2，每個(gè)第二數(shù)據(jù)線組具有5根數(shù)據(jù)線20，數(shù)據(jù)線20的兩端通過端接電阻6和端接傳輸線70與端接電源(VTT)7相連接，每個(gè)第二數(shù)據(jù)線組2連接有一個(gè)譯碼電路5，并且譯碼電路5后連接第三數(shù)據(jù)線組3，每個(gè)第三數(shù)據(jù)線組3與第一數(shù)據(jù)線組1相同具有4根數(shù)據(jù)線30；步驟202，編碼電路按照第一數(shù)據(jù)線組的數(shù)據(jù)線的根數(shù)“4”進(jìn)行編碼，生成第一編碼數(shù)據(jù)，參見表1所示，共有16個(gè)編碼；


表1，第一編碼數(shù)據(jù)和第二編碼數(shù)據(jù)的對(duì)應(yīng)關(guān)系步驟103，編碼電路按照與其連接的第二數(shù)據(jù)線組數(shù)據(jù)線的根數(shù)“5”進(jìn)行編碼，生成第二編碼數(shù)據(jù)，共有32個(gè)編碼，并從該第二編碼數(shù)據(jù)中選擇出與第一編碼數(shù)據(jù)一一對(duì)應(yīng)的16個(gè)第三編碼數(shù)據(jù)，參見表1所示，該第三編碼數(shù)據(jù)中每個(gè)編碼數(shù)據(jù)的0和1的個(gè)數(shù)相差一；第二數(shù)據(jù)線組數(shù)據(jù)線的個(gè)數(shù)一定比第一數(shù)據(jù)線組多，如果第二數(shù)據(jù)線組的根數(shù)為偶數(shù)時(shí)，選擇出的第三編碼數(shù)據(jù)中0和1的個(gè)數(shù)相同，第二數(shù)據(jù)線組的根數(shù)為奇數(shù)時(shí)，選擇出的第三編碼數(shù)據(jù)中每個(gè)編碼數(shù)據(jù)0和1的個(gè)數(shù)相差一；步驟104，該編碼電路將第一數(shù)據(jù)線組傳輸?shù)臄?shù)據(jù)，根據(jù)第一編碼數(shù)據(jù)與第三編碼數(shù)據(jù)的對(duì)應(yīng)關(guān)系，從第二數(shù)據(jù)線組按照第三編碼數(shù)據(jù)進(jìn)行數(shù)據(jù)傳輸；該第二數(shù)據(jù)線組通過端接電阻和端接傳輸線與端接電源傳輸電流；第一數(shù)據(jù)線組傳輸數(shù)據(jù)時(shí)，第一數(shù)據(jù)線組的數(shù)據(jù)線為高電平時(shí)，對(duì)應(yīng)第一編碼數(shù)據(jù)為1，數(shù)據(jù)線為低電平時(shí)，對(duì)應(yīng)第一數(shù)據(jù)編碼為0；第二數(shù)據(jù)線組的數(shù)據(jù)線對(duì)應(yīng)第三編碼數(shù)據(jù)為1時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為高電平，從該數(shù)據(jù)線向端接傳輸線流出電流，對(duì)應(yīng)第三編碼數(shù)據(jù)為0時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為低電平，從端接傳輸線向該數(shù)據(jù)線流入電流；因?yàn)榈谌龜?shù)據(jù)中每組只有1個(gè)“1”或“0”是不平衡的，16組最多有16個(gè)“1”或“0”是不平衡的，只有這16個(gè)不平衡的線才與VTT交換電流，其余的線的電流彼此抵消，那么VTT的凈電流是16*25毫安＝0.4安培，對(duì)比現(xiàn)有技術(shù)產(chǎn)生的1.6安培，可以看出本發(fā)明大幅度降低了對(duì)VTT電源的電流要求，并且本發(fā)明的電路從芯片電源VCC上吸取的電流跳變值僅有0.4安培；從VTT上吸取的電流跳變值僅有0.8安培，對(duì)比于編碼前的1.6安培和3.2安培，本發(fā)明也將改善VTT和VCC電源的SSN噪音，有利于電源退耦處理的簡(jiǎn)化和速率的提高；步驟105，第二數(shù)據(jù)組連接的譯碼電路將第二數(shù)據(jù)線組傳輸?shù)臄?shù)據(jù)，根據(jù)第三編碼數(shù)據(jù)與第一編碼數(shù)據(jù)的對(duì)應(yīng)關(guān)系，從與譯碼電路連接的第三數(shù)據(jù)線組按照第一編碼數(shù)據(jù)進(jìn)行數(shù)據(jù)傳輸；第三數(shù)據(jù)線組的數(shù)據(jù)線對(duì)應(yīng)第一編碼數(shù)據(jù)為1時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為高電平，對(duì)應(yīng)第一編碼數(shù)據(jù)為0時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為低電平。
當(dāng)然隊(duì)第一數(shù)據(jù)線的分組和編碼方式不限于上述的一種，而且可以把64根線分成8組，每組8根線，然后第二數(shù)據(jù)線組每組9或10根線。等等。
應(yīng)用本發(fā)明所描述的技術(shù)方法，可以降低DDR接口端接傳輸線電流，利于改善VTT和VCC電源的SSN噪音，有利于電源退耦處理簡(jiǎn)化，有利于總線速率的提高。也可以降低DDR接口VTT電源設(shè)計(jì)難度，提高這部分電路的可靠性和降低成本。
最后所應(yīng)說明的是，以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本發(fā)明的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本發(fā)明技術(shù)方案的精神和范圍。
權(quán)利要求
1.一種降低DDR接口端接傳輸線電流的方法，其特征在于包括如下步驟S1、將DDR接口的數(shù)據(jù)線分為多個(gè)第一數(shù)據(jù)線組，所述多個(gè)第一數(shù)據(jù)線組的數(shù)據(jù)線數(shù)目相同并且連接到同一個(gè)編碼電路；S2、編碼電路按照所述第一數(shù)據(jù)線組的數(shù)據(jù)線的數(shù)目進(jìn)行編碼，生成第一編碼數(shù)據(jù)；S3、編碼電路按照與其連接的第二數(shù)據(jù)線組數(shù)據(jù)線的數(shù)目進(jìn)行編碼，生成第二編碼數(shù)據(jù)，并從該第二編碼數(shù)據(jù)中選出與所述第一編碼數(shù)據(jù)一一對(duì)應(yīng)的第三編碼數(shù)據(jù)，該第三編碼數(shù)據(jù)中0和1的個(gè)數(shù)相同或者相差一；S4、該第二數(shù)據(jù)線組僅向譯碼電路傳輸所述第三編碼數(shù)據(jù)；S5、所述譯碼電路根據(jù)第三編碼數(shù)據(jù)與第一編碼數(shù)據(jù)的對(duì)應(yīng)關(guān)系，向第三數(shù)據(jù)線組傳輸?shù)谝痪幋a數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S3和S4中的第二數(shù)據(jù)線組的數(shù)據(jù)線多于所述第一數(shù)據(jù)線組，并且所述第二數(shù)據(jù)線組通過端接電阻和端接傳輸線與端接電源連接。
3.根據(jù)權(quán)利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S3中，所述第二數(shù)據(jù)線組的數(shù)據(jù)線為偶數(shù)個(gè)時(shí)，所述第三編碼數(shù)據(jù)中0和1的個(gè)數(shù)相同，第二數(shù)據(jù)線組的數(shù)據(jù)線為奇數(shù)個(gè)時(shí)，所述第三編碼數(shù)據(jù)中每個(gè)編碼數(shù)據(jù)中0和1的個(gè)數(shù)相差一。
4.根據(jù)權(quán)利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟中S5的第三數(shù)據(jù)線組與第一數(shù)據(jù)線組的數(shù)據(jù)線數(shù)目相同。
5.根據(jù)權(quán)利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S4中第一數(shù)據(jù)線組傳輸數(shù)據(jù)時(shí)，第一數(shù)據(jù)線組的數(shù)據(jù)線為高電平時(shí)，對(duì)應(yīng)第一編碼數(shù)據(jù)為1。
6.根據(jù)權(quán)利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S4中第一數(shù)據(jù)線組傳輸數(shù)據(jù)時(shí)，第一數(shù)據(jù)線組的數(shù)據(jù)線為低電平時(shí)，對(duì)應(yīng)第一數(shù)據(jù)編碼為0。
7.根據(jù)權(quán)利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S4中第二數(shù)據(jù)線組的數(shù)據(jù)線對(duì)應(yīng)第三編碼數(shù)據(jù)為1時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為高電平，從該數(shù)據(jù)線向端接傳輸線流出電流。
8.根據(jù)權(quán)利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S4中第二數(shù)據(jù)線組的數(shù)據(jù)線對(duì)應(yīng)第三編碼數(shù)據(jù)為0時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為低電平，從端接傳輸線向該數(shù)據(jù)線流入電流。
9.根據(jù)權(quán)利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S5中第三數(shù)據(jù)線組的數(shù)據(jù)線對(duì)應(yīng)第一編碼數(shù)據(jù)為1時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為高電平。
10.根據(jù)權(quán)利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S5中第三數(shù)據(jù)線組的數(shù)據(jù)線對(duì)應(yīng)第一編碼數(shù)據(jù)為0時(shí)，該傳輸數(shù)據(jù)的數(shù)據(jù)線為低電平。
全文摘要
本發(fā)明涉及一種降低DDR接口端接傳輸線電流的方法，包括將DDR接口的數(shù)據(jù)線分為多個(gè)第一數(shù)據(jù)線組，并且連接編碼電路；編碼電路按照第一數(shù)據(jù)線組數(shù)據(jù)線的根數(shù)進(jìn)行編碼，生成第一編碼數(shù)據(jù)，按照與其連接的第二數(shù)據(jù)線組數(shù)據(jù)線的根數(shù)進(jìn)行編碼，生成第二編碼數(shù)據(jù)，從該數(shù)據(jù)中選擇出與第一編碼數(shù)據(jù)對(duì)應(yīng)的第三編碼數(shù)據(jù)，第一數(shù)據(jù)線組傳輸?shù)臄?shù)據(jù)，根據(jù)第一與第三編碼數(shù)據(jù)的對(duì)應(yīng)關(guān)系從第二數(shù)據(jù)線組按照第三編碼數(shù)據(jù)進(jìn)行傳輸；譯碼電路將第二數(shù)據(jù)線組傳輸?shù)臄?shù)據(jù)，根據(jù)第三與第一編碼數(shù)據(jù)的對(duì)應(yīng)關(guān)系從的第三數(shù)據(jù)線組按照第一編碼數(shù)據(jù)進(jìn)行數(shù)據(jù)傳輸。本發(fā)明利用冗余編碼使第二傳輸線組的高電平和低電平相同或差一，從而降低DDR接口端接傳輸線電流。
文檔編號(hào)G11C7/10GK101047020SQ20061008290
公開日2007年10月3日 申請(qǐng)日期2006年6月19日 優(yōu)先權(quán)日2006年6月19日
發(fā)明者臧大軍 申請(qǐng)人:華為技術(shù)有限公司