專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及掩模型ROM(Read Only Memory只讀存儲器)等的半導體存儲裝置。
背景技術：
作為半導體存儲裝置例如掩模型ROM被廣為人知。所謂掩模型ROM是指在制造階段在存儲單元中寫入存儲值的、專用于讀出的半導體存儲裝置。
參照圖14，對以往的掩模型ROM讀出電路進行說明。
存儲單元陣列100具備多個存儲單元晶體管T11～Tmn。存儲單元晶體管T11～Tmn的柵極連接到設置在行方向上的字線WL1～WLm。存儲單元晶體管T11～Tmn的漏極連接到設置在列方向上的位線BL1～BLn。
一部分的存儲單元晶體管的源極與處于接地電位(GND電平)的第1電源線相連接，即，接地。此外，其他的存儲單元晶體管的源極處于浮置狀態(tài)。在圖14中，存儲單元晶體管T12、T1n、T21、Tm1以及Tmn的源極為GND電平，此外，存儲單元晶體管T11、T22、T2n以及Tm2的源極處于浮置狀態(tài)(在圖中以符號F表示)。根據(jù)源極接地還是處于浮置狀態(tài)的連接狀態(tài)來寫入存儲值。
例如，將存儲單元晶體管T11～Tmn的讀出電位設定為低電平時，存儲單元晶體管T11～Tmn的源極接地。相反地，將存儲單元晶體管T11～Tmn的讀出電位設定為高電平時，存儲單元晶體管T11～Tmn的源極成為浮置狀態(tài)。
在各位線BL1～BLn上分別連接有選擇電路110-1～n和預充電電路130-1～n。
選擇電路110-1～n由例如pMOS晶體管(以下簡稱為pMOS)122-1～n構成。pMOS122-1～n的源極連接到各位線BL1～BLn，此外，pMOS122-1～n的漏極連接到數(shù)據(jù)線DL。當向pMOS122-1～n的柵極輸入的選擇信號(圖中以箭頭S1-1～n表示)的電位為低電平時，pMOS122-1～n為導通狀態(tài)，各位線BL1～BLn與數(shù)據(jù)線DL電連接。相反地，當選擇信號S1-1～n的電位為高電平時，pMOS122-1～n為截止狀態(tài)，各位線BL1～BLn與數(shù)據(jù)線DL電切斷。另外，在以下的說明中，當選擇電路110-1～n具備的pMOS122-1～n處于導通狀態(tài)時，選擇電路110-1～n處于導通狀態(tài)，此外，當pMOS122-1～n為截止狀態(tài)時，選擇電路110-1～n為截止狀態(tài)。
預充電電路130-1～n具備例如pMOS142-1～n和反相電路144-1～n。pMOS142-1～n的源極與電位為VDD的第2電源線相連接，此外，pMOS142-1～n的漏極與各位線BL1～BLn相連接。選擇信號S1-1～n在反相電路144-1～n反相后被輸入到pMOS142-1～n的柵極。因此，當選擇信號S1-1～n的電位處于高電平時，pMOS142-1～n成為導通狀態(tài)，此時，位線BL1～BLn上被施加電壓VDD，各位線BL1～BLn的電位成為VDD，即，成為高電平。另一方面，當選擇信號S1-1～n的電位處于低電平時，pMOS142-1～n成為截止狀態(tài)。另外，在以下的說明中，當預充電電路130-1～n具備的pMOS142-1～n處于導通狀態(tài)時，預充電電路130-1～n處于導通狀態(tài)，此外，當pMOS142-1～n處于截止狀態(tài)時，預充電電路130-1～n處于截止狀態(tài)。
參照圖15，對上述現(xiàn)有的掩模型ROM的讀出工作進行說明。
在每一讀出周期中，作為初始狀態(tài)，使所有的選擇信號S1-1～n的電位成為高電平。此時，選擇電路110-1～n為截止狀態(tài)，另一方面，由于預充電電路130-1～n為導通狀態(tài)，所以各位線BL1～BLn的電位為VDD。此外，通過使字線WL1～WLn的電位成為GND電平，使所有的存儲單元晶體管T11～Tmn成為截止狀態(tài)。
這里，對讀出設定為高電平讀出的存儲單元晶體管T11的存儲值的情況進行說明。當對存儲單元晶體管T11進行讀出時，選擇位線BL1以及字線WL1。
選擇位線BL1時，在時刻t11，選擇信號S1-1的電位為低電平，其他的選擇信號S1-2～n的電位保持為高電平。此時，預充電電路130-1為截止狀態(tài)。此外，由于選擇電路110-1為導通狀態(tài)，所以選擇的位線(以下也簡稱為選擇位線)BL1與數(shù)據(jù)線DL電連接，成為等電位。
選擇字線WL1時，在時刻t12，將此字線WL1的電位設定為存儲單元晶體管的驅動電壓即VDD，將其他字線WL2～WLm的電位設定為GND電平。當使字線WL1的電位成為高電平時，連接到字線WL1的存儲單元晶體管T11～T1n全部為導通狀態(tài)。另一方面，連接到其他字線WL2～WLm的存儲單元晶體管T21～Tmn全部保持截止狀態(tài)。由于存儲單元晶體管T11的源極處于浮置狀態(tài)，所以即使存儲單元晶體管T11為導通狀態(tài)，位線BL1仍然維持高電平的電位。因此，在從時刻t12開始到t13為止的讀出期間中，數(shù)據(jù)線DL的電位為VDD并作為高電平的信號輸出(圖15(A))。
接下來，對讀出設定為低電平讀出的存儲單元晶體管T21的存儲值的情況進行說明。當對存儲單元晶體管T21進行讀出時，選擇位線BL1以及字線WL2。
選擇位線BL1時，在時刻t11，選擇信號S1-1的電位為低電平，其他選擇信號S1-2～n的電位保持為高電平。此時，預充電電路130-1為截止狀態(tài)。此外，由于選擇電路110-1為導通狀態(tài)，所以被選擇的位線BL1與數(shù)據(jù)線DL電連接，成為等電位。
選擇字線WL2時，在時刻t12，將字線WL2的電位設定為VDD，將其他字線WL1以及WL3～WLn的電位設定為GND電平。當使字線WL2的電位為VDD時，連接到字線WL2的存儲單元晶體管T21～T2n全部為導通狀態(tài)。另一方面，連接到其他字線WL1以及WL3～WLm的存儲單元晶體管T11～T1n以及T31～Tmn全部保持截止狀態(tài)。由于存儲單元晶體管T21的源極接地，所以存儲單元晶體管T21為導通狀態(tài)時，位線BL1的電位由于源極-漏極間的貫通電流而逐漸下降。因此，在從時刻t12開始到時刻t13為止的讀出期間中，與位線BL1電連接的數(shù)據(jù)線DL的電位也逐漸下降，作為低電平信號輸出(圖15(B))。
這里，在對存儲單元晶體管T11進行讀出時，由于連接到?jīng)]被選擇的位線(以下也稱為非選擇位線)BL2上的存儲單元晶體管T12為導通狀態(tài)，所以在存儲單元晶體管T12的源極-漏極之間有貫通電流流過，并將在位線BL2上蓄積的電荷釋放到第1電源線上。此時，由于選擇信號S1-2的電位處于高電平，所以預充電電路130-2為導通狀態(tài)，因此，電流被供給到位線BL2上。其結果是，位線BL2的電位穩(wěn)定在比VDD稍低的值上(圖15(C))。
此外，在對存儲單元晶體管T21進行讀出時，雖然存儲單元晶體管T22為導通狀態(tài)，但是存儲單元晶體管T22的源極為浮置狀態(tài)，因此位線BL2維持在VDD(圖15(D))。
如上所述，在現(xiàn)有的掩模型ROM的讀出電路中，非選擇位線根據(jù)對應的預充電電路被供給電流，保持在VDD或者比VDD稍低的值。這是為了防止選擇位線的電位下降。
例如，在對存儲單元晶體管T11進行讀出時，存儲單元晶體管T12處于導通狀態(tài)。因此，在沒有設置對應的預充電電路130-2等、沒有對位線BL2進行電流供給的情況下，通過存儲單元晶體管T12的源極-漏極之間的貫通電流，位線BL2的電位下降。
當位線BL2的電位下降時，通過位線BL1與位線BL2之間的耦合電容的作用，會產(chǎn)生位線BL1的電位下降的情況。當位線BL1的電位下降時，會導致位線BL1的電位即存儲單元晶體管T11的存儲值的誤讀出。
由這些理由可知，此掩模型ROM的讀出電路使用了預充電電路130-1～130-n，將非選擇的位線的電位保持為VDD或比VDD稍低的值。
另外，作為ROM的讀出電路，公知例如在下述專利文獻1中公開的電路。
特開2000-90685號公報然而，在上述現(xiàn)有的掩模型ROM的讀出電路中，由于被設定為低電平讀出(接地狀態(tài))并且連接到非選擇位線以及被選擇的字線上的晶體管處于導通狀態(tài)，所以通過源極-漏極之間的流過的貫通電流使功耗增加。特別地，當位線的條數(shù)很多時，由于在連接到被選擇的字線上的所有低電平讀出的存儲單元晶體管上有貫通電流流過，所以會產(chǎn)生峰值電流過大的問題。

發(fā)明內容
本發(fā)明鑒于上述問題而提出，其目的在于提供一種半導體存儲裝置，其具備讀出電路，該讀出電路能夠防止由于選擇位線與非選擇位線間的耦合電容的作用而引起的選擇位線的電位下降，同時降低電流消耗。
為了達成上述目的，本發(fā)明的半導體存儲裝置具備存儲單元陣列、多條字線、多條位線、數(shù)據(jù)線、多個選擇電路、預充電電路以及下拉(pull down)電路。
存儲單元陣列具有多個存儲單元晶體管，該多個存儲單元晶體管配置成矩陣狀，根據(jù)在第1主電極與第1電源線之間連接的有無來寫入存儲值。
多條字線分別連接到對應行的上述存儲單元晶體管的控制電極上。此外，多條位線分別連接到對應列的上述存儲單元晶體管的第2主電極上。
數(shù)據(jù)線將多條位線的電位有選擇地輸出。
多個選擇電路設置在各條位線與數(shù)據(jù)線之間，當輸入的選擇信號的電位為選擇電平時位線和數(shù)據(jù)線之間電連接，而且，當為非選擇電平時，將位線和數(shù)據(jù)線之間電切斷。
預充電電路連接到第1輸入信號線上，使位線的電位成為預先設定的、與第1電源線的電位不同的設定電位，其中第1輸入信號線上傳播具有第1工作電平和第1非工作電平的任何一方的電位的、共用的第1輸入信號。
此外，下拉電路連接到第2輸入信號線上，使位線的電位成為上述第1電源線的電位，其中第2輸入信號線上傳播具有第2工作電平和第2非工作電平的任何一方的電位的、共用的第2輸入信號。
本發(fā)明的半導體存儲裝置具備使位線的電位成為第1電源線的電位、例如接地電位(GND電平)的下拉電路。因此，由于通過使非選擇位線成為GND電平，能夠消除非選擇位線的電位變動，所以不會因為非選擇位線和選擇位線之間的耦合電容的作用而引起選擇位線的電位下降。即，能夠防止來自選擇位線的存儲值的誤讀出。
此外，由于將非選擇位線保持為GND電平，所以可以減少在非選擇位線上的電流消耗。


圖1是概略表示作為第1實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
圖2是用于說明在與第1實施方式相關的半導體存儲裝置上的工作的圖。
圖3是概略表示作為第2實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
圖4是用于說明在與第2實施方式相關的半導體存儲裝置上的工作的圖。
圖5是概略表示作為第3實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
圖6是概略表示作為第4實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
圖7是概略表示作為第5實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
圖8是用于說明在與第5實施方式相關的半導體存儲裝置上的工作的圖。
圖9是概略表示作為第6實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
圖10是概略表示作為第7實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
圖11是概略表示作為第8實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
圖12是概略表示作為第9實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
圖13是概略表示作為第10實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
圖14是概略表示現(xiàn)有的半導體存儲裝置的結構的電路圖。
圖15是用于說明現(xiàn)有的半導體存儲裝置的工作的圖。
具體實施例方式
下面，參照附圖對本發(fā)明的實施方式進行說明，但是對于各個構成要素的結構和配置關系只概略地表示為能夠理解本發(fā)明程度。此外，以下對本發(fā)明的優(yōu)選的結構例進行說明，但是只不過單單是優(yōu)選例，因此本發(fā)明不限于以下的實施方式。
(第1實施方式的結構以及各部分的基本工作)圖1是概略表示作為第1實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。
掩模型ROM具備存儲單元陣列100、m條字線WL1～WLm、n條位線BL1～BLn、1條數(shù)據(jù)線DL、n個選擇電路10-1～n、n個預充電電路30-1～n和n個下拉電路50-1～n。其中，m和n都是大于等于2的自然數(shù)。
存儲單元陣列100具備配置成矩陣狀的m×n個存儲單元晶體管T11～Tmn。這里，作為存儲單元晶體管T11～Tmn，使用nMOS晶體管(以下也稱為nMOS)。
在制造階段，根據(jù)作為第1主電極的源極是否與作為接地電位(也稱為GND電平。下同。)的第1電源線相連接、即對應于源極與第1電源線之間連接的有無，在存儲單元晶體管T11～Tmn中寫入存儲值。
當存儲單元晶體管T11～Tmn的源極與作為GND電平的第1電源線相連接、即源極接地時，該存儲單元晶體管的讀出電位變?yōu)榈碗娖?。此外，當源極未與第1電源線連接、即源極為浮置狀態(tài)(圖中以符號F表示)時，該存儲單元晶體管的讀出電位變?yōu)楦唠娖?。這里，存儲單元晶體管T12、T1n、T21、Tm1以及Tmn被設定為低電平讀出，此外，存儲單元晶體管T11、T22、T2n以及Tm2被設定為高電平讀出。
m條字線WL1～WLm被設置在存儲單元陣列100的每一行上。字線WL1～WLm的各條分別連接到對應行的存儲單元晶體管T11～Tmn的控制電極即柵極上。此外，n條位線BL1～BLn設置在存儲單元陣列100的每列上。位線BL1～BLn的各條分別連接到對應列的存儲單元晶體管T11～Tmn的第2主電極即漏極上。
在各條位線BL1～BLn與數(shù)據(jù)線DL之間一個個地設置選擇電路10-1～n。對各選擇電路10-1～n輸入具有選擇電平與非選擇電平兩種電位電平、即能取得的選擇信號S1-1～n的一個。當該選擇信號S1-1～n的電位為選擇電平時，將各條位線BL1～BLn與數(shù)據(jù)線DL之間電連接，另一方面，當為非選擇電平時，將各條位線BL1～BLn與數(shù)據(jù)線DL之間電切斷。與數(shù)據(jù)線電連接的位線是選擇位線，此外，與數(shù)據(jù)線電切斷的位線是非選擇位線。這里，作為n個選擇電路10-1～n使用nMOS22-1～n。nMOS22-1～n的漏極分別連接到位線BL1～BLn上，此外，源極連接到數(shù)據(jù)線DL上。對nMOS22-1～n的柵極分別輸入選擇信號S1-1～n。這里，使選擇信號S1-1～n的選擇電平成為高電平(H)、例如處于與晶體管的驅動電壓(VDD)相等的電平，使非選擇電平成為低電平(L)、例如處于GND電平。
在向各選擇電路10-1～n輸入的選擇信號S1-1～n中，當使一個選擇信號例如選擇信號S1-2成為高電平、剩余的選擇信號S1-1、S1-3～n設為低電平時，數(shù)據(jù)線DL的電位變得與位線BL2的電位相等。此時，數(shù)據(jù)線DL能夠輸出位線BL2的電位。當將一個選擇信號作為選擇電平并且將剩余的選擇信號作為非選擇電平時，數(shù)據(jù)線DL有選擇地輸出從n條位線BL1～BLn中選出的1個位線的電位。
在以下的說明中，當選擇電路10-1～n各自具備的nMOS22-1～n處于導通狀態(tài)時，使選擇電路10-1～n處于導通狀態(tài)，此外，當nMOS22-1～n處于截止狀態(tài)時，使選擇電路10-1～n處于截止狀態(tài)。
預充電電路30-1～n以1對1的關系連接到位線BL1～BLn的各條上。預充電電路30-1～n連接到第1輸入信號線71上，該第1輸入信號線71上傳播具有第1工作電平和第1非工作電平的任何一個電位的第1輸入信號(圖中以箭頭S2表示。)。預充電電路30-1～n能夠使連接的BL1～BLn的電位預充電即成為預先設定的設定電位。
下拉電路50-1～n以1對1的關系連接到位線BL1～BLn的各條上。下拉電路50-1～n連接到第2輸入信號線73上，該第2輸入信號線73上傳播具有第2工作電平和第2非工作電平的任何一個電位的第2輸入信號(圖中以箭頭S3表示。)。下拉電路50-1～n能夠使連接的BL1～BLn的電位下拉即成為GND電平。
另外，第1輸入信號S2共用地輸入到所有的預充電電路30-1～n。此外，第2輸入信號S3共用地輸入到所有的下拉電路50-1～n。共用的選擇信號S1-1～n分別輸入到連接在同一條位線BL1～BLn上的選擇電路10-1～n、預充電電路30-1～n以及下拉電路50-1～n中。
這里，作為預充電電路30-1～n使用pMOS 42-1～n、邏輯積電路(“與”電路)44-1～n以及反相電路46-1～n。此時，使第1輸入信號S2的第1工作電平處于高電平(H)、例如與VDD相等的電壓電平，此外，使第1非工作電平處于低電平(L)、例如GND電平。
選擇信號S1-1～n與第1輸入信號S2被輸入到“與”電路44-1～n。從“與”電路44-1～n輸出的信號經(jīng)過反相電路46-1～n被輸入到pMOS42-1～n的柵極。pMOS42-1～n的源極連接到電位為VDD的第2電源線，漏極連接到位線BL1～n。
當選擇信號S1-1～n的電位處于選擇電平并且第1輸入信號S2的電位處于第1工作電平時、即當選擇信號S1-1～n和第1輸入信號S2的電位都處于高電平時，“與”電路44-1～n輸出高電平信號。從“與”電路44-1～n輸出的高電平信號在反相電路46-1～n處被反相成為低電平信號，使pMOS42-1～n成為導通狀態(tài)。通過使pMOS42-1～n變?yōu)閷顟B(tài)，電荷從第2電源線供給到位線BL1～BLn。結果，當位線BL1～BLn為浮置狀態(tài)時，位線BL1～BLn的電位成為與作為設定電位的第2電源線的電位相等的電位即VDD。
另一方面，當選擇信號S1-1～n的電位處于非選擇電平、或者第1輸入信號S2的電位處于第1非工作電平時，即當選擇信號S1-1～n和第1輸入信號S2的電位的任何一方或雙方處于低電平時，“與”電路44-1～n輸出低電平信號，使pMOS42-1～n成為截止狀態(tài)。
在以下的說明中，當預充電電路30-1～n具備的pMOS42-1～n處于導通狀態(tài)時，使預充電電路30-1～n處于導通狀態(tài)，此外，當pMOS42-1～n處于截止狀態(tài)時，使預充電電路30-1～n處于截止狀態(tài)。
作為下拉電路50-1～n使用nMOS62-1～n和邏輯積電路(“與”電路)64-1～n。此時，使第2輸入信號S3的第2工作電平處于高電平(H)、例如與VDD相等的電壓電平，此外，使第2非工作電平處于低電平(L)、例如GND電平。
選擇信號S1-1～n與第2輸入信號S3輸入到“與”電路64-1～n。來自“與”電路64-1～n的輸出信號輸入到nMOS62-1～n的柵極。nMOS62-1～n的源極接地，漏極連接到位線BL1～BLn。
當選擇信號S1-1～n的電位處于選擇電平并且第2輸入信號S3的電位處于第2工作電平時，即當選擇信號S1-1～n和第2輸入信號S3的電位都處于高電平時，“與”電路64-1～n輸出高電平信號。從“與”電路64-1～n輸出的高電平信號使nMOS62-1～n成為導通狀態(tài)。通過nMOS62-1～n變?yōu)閷顟B(tài)，位線BL1～BLn成為接地狀態(tài)，位線BL1～BLn的電位成為GND電平。
另一方面，當選擇信號S1-1～n的電位處于非選擇電平或者第2輸入信號S3的電位處于第2非工作電平時，即當選擇信號S1-1～n和第2輸入信號S3的電位的任何一方或雙方為低電平時，“與”電路64-1～n輸出低電平信號，使nMOS62-1～n成為截止狀態(tài)。
在以下說明中，當下拉電路50-1～n具備的nMOS62-1～n處于導通狀態(tài)時，使下拉電路50-1～n處于導通狀態(tài)，此外，當nMOS62-1～n處于截止狀態(tài)時，使下拉電路50-1～n處于截止狀態(tài)。
(第1實施方式的工作)參照圖1和圖2(A)、(B)以及(C)，對第1實施方式的半導體存儲裝置的工作進行說明。圖2(A)、(B)以及(C)是用于說明作為第1實施方式的半導體存儲裝置的掩模型ROM的工作的圖。在圖2(A)、(B)以及(C)中，取時間軸為橫軸，取位線的電位為縱軸。
圖2(A)是用于說明在對存儲單元晶體管T11進行讀出的情況下的工作例的圖。在此工作例中，存儲單元晶體管T11的源極為浮置狀態(tài)，即，存儲單元晶體管T11被設定為高電平讀出。
在各讀出周期的初始狀態(tài)中，所有的位線BL1～BLn的電位成為GND電平。為了使所有的位線BL1～BLn的電位成為GND電平，比如可以使第2輸入信號S3的電位成為第2工作電平，使所有的選擇信號S1-1～n的電位成為選擇電平。此外，使所有的字線WL1～WLn的電位成為GND電平。
在時刻t1，使選擇信號S1-1的電位成為選擇電平，使其他的選擇信號S1-2～n的電位成為非選擇電平。結果，位線BL1與數(shù)據(jù)線DL被電連接。
在時刻t2，使第1輸入信號S2的電位成為第1工作電平。這里，連接到位線BL1上的預充電電路30-1成為導通狀態(tài)，位線BL1的電位成為VDD。另一方面，由于選擇信號S1-2～n的電位處于非選擇電平，所以連接到位線BL1以外的位線BL2～BLn上的預充電電路30-2～n保持截止狀態(tài)不變。
位線BL1的電位成為VDD后，在時刻t3，使第1輸入信號S2的電位成為第1非工作電平。結果，預充電電路30-1成為截止狀態(tài)。此外，在同一時刻t3，使字線WL1的電位作為VDD，使存儲單元晶體管T11成為導通狀態(tài)。此時，柵極連接在同一字線WL1上的存儲單元晶體管T12～T1n也成為導通狀態(tài)。另一方面，連接在字線WL1以外的字線WL2～WLm上的存儲單元晶體管T21～Tmn保持截止狀態(tài)不變。
由于存儲單元晶體管T11的源極為浮置狀態(tài)，所以即使存儲單元晶體管T11成為導通狀態(tài)，連接在漏極上的位線BL1也處于浮置狀態(tài)，位線BL1的電位保持VDD。因此，該位線BL1的電位作為高電平讀出，經(jīng)過電連接的數(shù)據(jù)線DL被讀出。
位線BL1的電位的讀出期間過后，在時刻t4，使第2輸入信號S3的電位成為工作電平。結果，由于選擇信號S1-1的電位處于選擇電平，所以連接到位線BL1的下拉電路50-1成為導通狀態(tài)，位線BL1的電位下降為GND電平。另一方面，由于選擇信號S1-2～n的電位處于非選擇電平，所以連接到位線BL1以外的位線BL2～BLn上的下拉電路50-2～n保持截止狀態(tài)不變。
位線BL1的電位成為GND電平后，在時刻t5，選擇信號S1-1的電位成為非選擇電平，成為下一讀出周期的初始狀態(tài)。此外，字線WL1的電平也成為GND電平，柵極連接在字線WL1上的存儲單元晶體管T11～T1n成為截止狀態(tài)。另外，使第2輸入信號的電位成為第2非工作電平的時刻可以是在下一讀出周期中預充電電路成為導通狀態(tài)、即第1輸入信號S2的電位成為第1工作電平的時刻t2為止的任一時刻。這里，在時刻t2，使第2輸入信號的電位成為第2非工作電平。
圖2(B)是用于說明在對存儲單元晶體管T21進行讀出的情況下的工作例的圖。在此工作例中，存儲單元晶體管T21的源極為接地狀態(tài)、即存儲單元晶體管T21被設定為低電平讀出。在讀出周期的初始狀態(tài)中，使所有的位線BL1～BLn的電位處于GND電平。此外，使所有的字線WL1～WLm的電位也處于GND電平。
在時刻t1，使選擇信號S1-1的電位處于選擇電平，使其他的選擇信號S1-2～n的電位處于非選擇電平。結果，位線BL1與數(shù)據(jù)線DL被電連接。
在時刻t2，使第1輸入信號S2的電位成為第1工作電平。這里，連接到位線BL1的預充電電路30-1成為導通狀態(tài)，位線BL1的電位成為VDD。另一方面，由于選擇信號S1-2～n的電位處于非選擇電平，所以連接到位線BL1以外的位線BL2～BLn上的預充電電路30-2～n保持截止狀態(tài)不變。
位線BL1的電位成為VDD后，在時刻t3，使第1輸入信號S2的電位成為第1非工作電平，結果，預充電電路30-1成為截止狀態(tài)。此外，在同一時刻t3，使字線WL2的電位成為VDD，使存儲單元晶體管T21成為導通狀態(tài)。此時，柵極連接在同一字線WL2上的存儲單元晶體管T22～T2n也成為導通狀態(tài)。另一方面，由于選擇信號S1-2～n的電位處于非選擇電平，所以連接到位線BL1以外的位線BL2～BLn上的下拉電路50-2～n保持截止狀態(tài)不變。
由于存儲單元晶體管T21的源極為接地狀態(tài)，所以當存儲單元晶體管T21成為導通狀態(tài)時，位線BL1的電位從VDD下降。此位線BL1的電位作為低電平讀出，經(jīng)過電連接的數(shù)據(jù)線DL被讀出。
位線BL1的電位的讀出期間過后，在時刻t4，使第2輸入信號S3成為工作電平。結果，連接到位線BL1的下拉電路50-1成為導通狀態(tài)，位線BL1的電位成為GND電平。另一方面，由于選擇信號S1-2～n的電位處于非選擇電平，所以連接到位線BL1以外的位線BL2～BLn上的下拉電路50-2～n保持截止狀態(tài)不變。
位線BL1的電位成為GND電平后，在時刻t5，選擇信號S1-1的電位成為非選擇電平，成為下一讀出周期的初始狀態(tài)。此外，字線WL2的電平也成為GND電平，柵極連接在WL2上的存儲單元晶體管T21～T2n成為截止狀態(tài)。
圖2(C)是用于說明在上述讀出周期中對存儲單元晶體管T11進行讀出時的非選擇位線的電位的圖。這里，以位線BL2為例進行說明。
在初始狀態(tài)下，位線BL2的電位處于GND電平。
在時刻t1，當位線BL1被選擇時，由于位線BL2為非選擇，所以選擇信號S1-2的電位處于非選擇電平。
在時刻t2，雖然第1輸入信號S2的電位成為工作電平，但是由于選擇信號S1-2的電位為非選擇電平，所以預充電電路30-2處于截止狀態(tài)，因此位線BL2的電位保持GND電平不變。
由于位線BL2的電位處于GND電平，所以在時刻t3字線WL1的電位成為VDD，結果，即使低電平讀出的存儲單元晶體管T12成為導通狀態(tài)，位線BL2也保持GND電平不變化。另外，即使存儲單元晶體管T12為高電平讀出，同樣地，位線BL2的電位也保持GND電平不變化。
在時刻t4，雖然第2輸入信號S3的電位成為第2工作電平，但是由于選擇信號S1-2的電位處于非選擇電平，所以下拉電路50-2處于截止狀態(tài)。但是，當?shù)?輸入信號S3的電位轉變?yōu)楣ぷ麟娖綍r，由于位線BL2的電位已經(jīng)處于GND電平，所以位線BL2繼續(xù)保持GND電平的電位。
第1實施方式的半導體存儲裝置具備下拉電路，當使選擇的位線的電位成為VDD后，從數(shù)據(jù)線讀出該位線的電位，之后，通過下拉電路成為GND電平。因此，未被選擇的位線的電位能夠保持在GND電平。由于未被選擇的位線的電位沒有從GND電平發(fā)生變動，所以并不會引起通過未被選擇的位線和被選擇的位線之間的耦合電容的作用而產(chǎn)生的被選擇的位線電位的降低。即，能夠防止存儲值的誤讀出。
此外，由于未被選擇的位線保持在GND電平，所以可減少在未被選擇的位線上的電流消耗。
(第2實施方式的結構以及各部分的基本工作)圖3是概略表示作為第2實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。由于第2實施方式的電路結構除了下拉電路52-1～52-n的結構不同之外，其他的結構與參照圖1說明的第1實施方式完全相同，所以省略重復的說明。
作為下拉電路52-1～n使用nMOS62-1～n、邏輯和電路(“或”電路)66-1～n和反相電路68-1～n。
選擇信號S1-1～n在反相電路68-1～n處反相的反相選擇信號S1a-1～n、以及第2輸入信號S3輸入到“或”電路66-1～n。從“或”電路66-1～n輸出的輸出信號輸入到nMOS62-1～n的柵極。nMOS62-1～n的源極連接到處于GND電平的第1電源線。nMOS62-1～n的漏極連接到位線BL1～BLn。
當選擇信號S1-1～n的電位處于非選擇電平、或者第2輸入信號S3的電位處于第2工作電平時，即當反相選擇信號S1a-1～n和第2輸入信號S3的電位的任何一方或雙方處于高電平時，“或”電路66-1～n輸出高電平的信號。從“或”電路66-1～n輸出的高電平的信號使nMOS62-1～n成為導通狀態(tài)。由于nMOS62-1～n成為導通狀態(tài)，位線BL1～BLn的電位成為GND電平。
另一方面，當選擇信號S1-1～n的電位處于選擇電平并且第2輸入信號S3的電位處于第2非工作電平時，即當反相選擇信號S1a-1～n和第2輸入信號S3的電位都為低電平時，“或”電路66-1～n輸出低電平信號，使nMOS62-1～n成為截止狀態(tài)。
在以下的說明中，當下拉電路52-1～n具備的nMOS62-1～n處于導通狀態(tài)時，使下拉電路52-1～n處于導通狀態(tài)，此外，當nMOS62-1～n處于截止狀態(tài)時，使下拉電路52-1～n處于截止狀態(tài)。
(第2實施方式的工作)參照圖4(A)、(B)、(C)以及(D)對第2實施方式的半導體存儲裝置的工作進行說明。圖4(A)、(B)、(C)以及(D)是用于說明作為第2實施方式的半導體存儲裝置的掩模型ROM的工作的圖。圖4(A)、(B)、(C)以及(D)中取時間軸為橫軸，取控制信號的電位為縱軸。這里，說明對存儲單元晶體管T11進行讀出的情況。圖4(A)表示對選擇位線BL1的選擇信號S1-1的電壓電平。圖4(B)表示對非選擇位線BL2～BLn的選擇信號S1-2～n的電壓電平。圖4(C)表示第1輸入信號S2的電壓電平。圖4(D)表示第2輸入信號S 3的電壓電平。
在時刻t1，相對于選擇位線BL1的選擇信號S1-1的電位成為選擇電平，在時刻t5，成為非選擇電平(圖4(A))。此外，相對于非選擇位線BL2～n的選擇信號S1-2～n一直處于非選擇電平(圖4(B))。
在時刻t2，第1輸入信號S2的電位成為第1工作電平，在時刻t3，成為第1非工作電平。因此，連接到選擇位線BL1的預充電電路30-1在從時刻t2到t3之間工作(圖4(C))。
在時刻t4，第2輸入信號S3的電位成為第2工作電平，之后，在時刻t5以后到下一個讀出周期的時刻t2為止的時間段成為第2非工作電平。這里，對于在時刻t2成為第2非工作電平進行說明(圖4(D))。
這里，下拉電路52-1～n在選擇信號S1-1～n的電位處于非選擇電平、或者第2輸入信號S3的電位處于第2工作電平時，成為導通狀態(tài)。因此，由于選擇信號S1-1～n的電位處于非選擇電平，所以連接到非選擇位線BL2～BLn的下拉電路52-2～n一直成為導通狀態(tài)，非選擇位線BL2～BLn的電位保持在GND電平。此外，在時刻t4，由于第2輸入信號S3的電位成為第2工作電平，所以連接到位線BL1的下拉電路52-1在從時刻t4開始到時刻t5為止的時間段成為導通狀態(tài)。
因此，各位線BL1～BLn的電位變化變?yōu)榕c參照圖2說明的第1
根據(jù)此第2實施方式的結構，由于非選擇位線一直為接地狀態(tài)，所以很難引起非選擇位線的電位變動，結果，能夠進一步有效地減少影響選擇位線讀出的可能性。
(第3實施方式的結構及各部分的基本工作)圖5是概略表示作為第3實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。由于第3實施方式的電路結構除了下拉電路54-1～n的結構不同之外，其他的結構與參照圖1說明的第1實施方式完全相同，所以省略重復的說明。
作為下拉電路54-1～n使用nMOS62-1～n。第2輸入信號S3被輸入到下拉電路54-1～n的nMOS62-1～n的柵極。nMOS62-1～n的源極接地，另一方面，nMOS62-1～n的漏極與位線相連接。
當?shù)?輸入信號S3的電位為第2工作電平即高電平時，nMOS62-1～n成為導通狀態(tài)。由于nMOS62-1～n成為導通狀態(tài)，位線BL1～BLn的電位成為GND電平。
另一方面，當?shù)?輸入信號S3的電位為第2非工作電平即低電平時，nMOS62-1～n成為截止狀態(tài)。
(第3實施方式的工作)對于預充電來說，與第1實施方式相同。對于下拉來說，由于沒有選擇信號S1-1～n的輸入，所以連接到非選擇位線和選擇位線的任何一條的下拉電路54-1～n也進行相同的工作。即，從時刻t2到t4之間的時間內，下拉電路成為截止狀態(tài)，從時刻t4到下一讀出周期的t2之間的時間內，下拉電路成為導通狀態(tài)。
因此，各選擇位線的電位的變化變?yōu)榕c參照圖2說明的第1實施方式相同。此外，對于非選擇位線來說，因為不管是下拉電路的導通狀態(tài)或截止狀態(tài)的哪一個均處于GND電平，所以變?yōu)榕c參照圖2說明的第1實施方式相同。
在第3實施方式的結構中，下拉電路能夠以1個nMOS實現(xiàn)，具有削減面積的效果。
(第4實施方式的構成及各部分的基本工作)圖6是概略表示作為第4實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。第4實施方式的電路結構在下拉電路56連接到數(shù)據(jù)線DL而不是分別連接到各條位線BL1～BLn上的方面與第1實施方式不同。由于除此之外的結構與參照圖1說明的第1實施方式相同，所以省略重復的說明。
作為下拉電路56使用nMOS63。
第2輸入信號S3a被輸入到下拉電路56的nMOS63的柵極。nMOS63的源極接地，另一方面，漏極連接到數(shù)據(jù)線DL。
當?shù)?輸入信號S3a的電位為第2工作電平即高電平時，nMOS63成為導通狀態(tài)。由于nMOS63成為導通狀態(tài)，所以數(shù)據(jù)線DL成為接地狀態(tài)，與數(shù)據(jù)線DL電連接的位線BL1～BLn的電位也變?yōu)镚ND電平。另一方面，當?shù)?輸入信號S3a的電位為第2非工作電平即低電平時，nMOS63成為截止狀態(tài)。
(第4實施方式的工作)對于預充電來說，與第1實施方式相同。對于下拉來說，由于沒有選擇信號的輸入，所以下拉電路56進行于第2輸入信號S3a相同的工作。即，從時刻t2到t4之間的時間內，下拉電路56成為截止狀態(tài)，從時刻t4到下一讀出周期的時刻t2之間的時間內，下拉電路56成為導通狀態(tài)。
選擇電路10-1～n成為導通狀態(tài)，當下拉電路56為導通狀態(tài)時，與數(shù)據(jù)線相連的位線的電位成為GND電平。即，對于被選擇的位線來說，在從時刻t4到時刻t5之間的時間內，數(shù)據(jù)線接地，被選擇的位線與數(shù)據(jù)線之間成為電連接狀態(tài)。
因此，各選擇位線BL1～BLn的電位的變化變?yōu)榕c參照圖2說明的第1實施方式相同。
在第4實施方式的結構中，由于只在數(shù)據(jù)線DL上連接一個下拉電路，所以具有比第3實施方式進一步削減面積的效果。
(第5實施方式的結構以及各部分的基本工作)圖7是概略表示作為第5實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。由于第5實施方式的電路結構除了預充電電路32-1～32-n的結構不同之外，其他的結構與參照圖1說明的第1實施方式相同，所以省略重復的說明。
作為預充電電路32-1～n使用pMOS42-1～n、第1“與”電路45-1～n、第2“與”電路48-1～n、第1反相電路47-1～n以及第2反相電路49-1～n。
選擇信號S1-1～n和第1輸入信號S2被輸入到第1“與”電路45-1～n。從第1“與”電路45-1～n輸出的信號被輸入到第2“與”電路48-1～n。此外，位線BL1～BLn的電位經(jīng)過第2反相電路49-1～n輸入到第2“與”電路48-1～n。從第2“與”電路48-1～n輸出的輸出信號經(jīng)過第1反相電路47-1～n被輸入到pMOS42-1～n的柵極。pMOS42-1～n的源極連接到電位為VDD的第2電源線。pMOS42-1～n的漏極連接到位線BL1～BLn。若使第2反相電路49-1～n的閾值電壓成為VDD/2，當位線BL1～BLn的電位小于VDD/2時，第2反相電路49-1～n輸出高電平的信號，此外，當位線BL1～BLn的電位大于等于VDD/2時，輸出低電平信號。
下面，對使位線BL1～BLn的電位處于GND電平時的情況進行說明。
當選擇信號S1-1～n處于選擇電平并且第1輸入信號S2處于第1工作電平時，即當選擇信號S1-1～n和第1輸入信號S2均為高電平時，第1“與”電路45-1～n輸出高電平的信號。從第1“與”電路45-1～n輸出的高電平的信號被輸入到第2“與”電路48-1～n。
此時，位線BL1～BLn的電位處于GND電平，由于小于VDD/2，所以第2反相電路49-1～n的輸出成為高電平，并被輸入到第2“與”電路48-1～n。由于被輸入到第2“與”電路48-1～n的兩個信號均處于高電平，所以第2“與”電路48-1～n的輸出也成為高電平。此高電平信號在第1反相電路47-1～n處反相后成為低電平信號，使pMOS42-1～n成為導通狀態(tài)。
由于pMOS42-1～n成為導通狀態(tài)，電荷從第2電源線被供給到位線。在位線BL1～BLn為浮置狀態(tài)的情況下，通過pMOS42-1～n的貫通電流，使位線BL1～BLn的電位上升。電位上升的結果是當位線BL1～BLn的電位大于等于作為第2反相電路49-1～n的閾值的VDD/2時，第2反相電路49-1～n的輸出變?yōu)榈碗娖?。由于?“與”電路48-1～n的輸入一方為低電平，所以第2“與”電路48-1～n的輸出變?yōu)榈碗娖?。結果，pMOS42-1～n成為截止狀態(tài)，并停止向位線的電流供給。這樣，在預充電過程中，位線BL1～BLn的電位不是上升到VDD，而是停止于VDD/2。
如上所述，此預充電電路32-1～n通過預先使第2反相電路49-1～n的閾值電壓成為小于VDD的低設定電位，從而能夠使位線BL1～BLn的電位成為低設定電位。
(第5實施方式的工作)參照圖8，對第5實施方式的半導體存儲裝置的工作進行說明。圖8是用于說明作為第5實施方式的半導體存儲裝置的掩模型ROM的工作的圖。在圖8中，取時間軸為橫軸，取為位線的電位為縱軸。
圖8(A)表示讀出被設定為高電平讀出的存儲單元晶體管的存儲值時的、選擇位線的電位。圖8(B)表示讀出被設定為低電平讀出的存儲單元晶體管的存儲值時的、選擇位線的電位。圖8(C)表示非選擇位線的電位。
在第5實施方式中，由于除了位線的電位為低設定電位、這里不能為大于等于VDD/2之外，其他與參照圖2說明的第1實施方式的工作相同，所以省略詳細的說明。
通過使位線的電位成為小于等于VDD，第5實施方式的預充電電路可以降低電流消耗。
此外，第5實施方式的預充電電路不僅對于第1實施方式的電路，對于第2到第4實施方式的電路也同樣適用。通過將第5實施方式的預充電電路應用于第2到第4實施方式，除了在各實施方式上得到的效果之外，還能夠通過使位線電位成為小于等于VDD/2，來降低電流消耗。
(第6實施方式的結構以及各部分的基本工作)圖9是概略表示作為第6實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。第6實施方式的電路結構在預充電電路34連接到數(shù)據(jù)線DL而沒有分別連接到各條位線的方面與第1實施方式不同。除此之外的結構與參照圖1說明的第1實施方式相同，所以省略重復的說明。
作為預充電電路34使用pMOS41和反相電路43。
第1輸入信號S2a被輸入到預充電電路34的pMOS41的柵極。pMOS41的源極連接到第2電源線，另一方面，漏極連接到數(shù)據(jù)線DL。
當?shù)?輸入信號S2a的電位處于第1工作電平即處于高電平時，反相電路43的輸出成為低電平，pMOS41成為導通狀態(tài)。由于pMOS41成為導通狀態(tài)，數(shù)據(jù)線DL成為與第2電源線電連接的狀態(tài)，數(shù)據(jù)線DL的電位成為VDD。另一方面，當?shù)?輸入信號S2a的電位為第1非工作電平即處于低電平時，pMOS41成為截止狀態(tài)。
(第6實施方式的工作)對于下拉，與第1實施方式相同。
對于預充電，由于沒有選擇信號S1-1～n的輸入，所以在從時刻t2開始到t3為止的時間內，預充電電路34成為導通狀態(tài)，在從時刻t3開始到下一讀出周期的t2為止的時間內，預充電電路34成為截止狀態(tài)。
當預充電電路34為導通狀態(tài)時，選擇電路10-1～n成為導通狀態(tài)，與數(shù)據(jù)線DL相連的位線BL1～BLn的電位成為VDD。
因此，各條位線BL1～BLn的電位的變化與參照圖2進行說明的第1實施方式相同。
在第6實施方式中，由于在數(shù)據(jù)線DL上只連接1個預充電電路34，所以與第1實施方式的結構相比，面積被削減了。
(第7實施方式)圖10是概略表示作為第7實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。由于第7實施方式的電路結構在下拉電路52-1～52-n的結構上不同，除此之外的結構與參照圖9進行說明的第6實施方式相同，所以省略重復的說明。
作為下拉電路52-1～52-n使用nMOS62-1～62-n、邏輯和電路(“或”電路)66-1～66-n、反相電路68-1～68-n。由于下拉電路52-1～52-n的結構以及基本工作與參照圖3進行說明的第2實施方式的下拉電路相同，所以省略說明。
根據(jù)此第7實施方式的結構，由于在數(shù)據(jù)線DL上只連接1個預充電電路34，所以與第1實施方式的結構相比，面積被削減，同時由于非選擇位線BL2～BLn一直為接地狀態(tài)，所以不容易引起非選擇位線BL2～BLn的電位變動，結果，能夠進一步有效地減少影響選擇位線BL1的讀出的可能性。
(第8實施方式)圖11是概略表示作為第8實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。由于第8實施方式的電路結構除了下拉電路54-1～54-n的結構不同之外，其他的結構與參照圖9進行說明的第6實施方式相同，所以省略重復的說明。
此外，下拉電路54-1～54-n的結構以及基本工作與參照圖5進行說明的第3實施方式完全相同，所以省略說明。
根據(jù)此第8實施方式的結構，由于在數(shù)據(jù)線DL上只連接1個預充電電路34，此外，下拉電路能夠以一個nMOS實現(xiàn)，所以在面積削減方面很出色。
(第9實施方式)圖12是概略表示作為第9實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。由于第9實施方式的電路結構在下拉電路56連接到數(shù)據(jù)線DL而沒有分別連接到各條位線的方面與第6實施方式不同。除此之外的結構與參照圖9說明的第6實施方式相同，所以省略重復的說明。
此外，下拉電路56的結構與參照圖6進行說明的第4實施方式相同，所以省略詳細地說明。
在第9實施方式中，由于在數(shù)據(jù)線DL上只分別連接1個下拉電路和預充電電路，所以比第4實施方式或第8實施方式的結構更加具有面積削減的效果。
(第10實施方式)圖13是概略表示作為第10實施方式的半導體存儲裝置的掩模型ROM的結構的電路圖。由于第10實施方式的電路結構除了預充電電路36的結構之外，其他的結構與參照圖12說明的第9實施方式相同，所以省略重復的說明。
作為預充電電路36使用pMOS41、“與”電路38、第1反相電路37和第2反相電路39。
第1輸入信號S2a被輸入“與”電路38。此外，數(shù)據(jù)線DL的電位經(jīng)過第2反相電路39被輸入到“與”電路38。來自“與”電路38的輸出信號經(jīng)過第1反相電路37被輸入到pMOS41的柵極。pMOS41的源極連接到電位為VDD的第2電源線上，另一方面，漏極連接到數(shù)據(jù)線DL。如果使第2反相電路39的閾值電壓成為VDD/2，當數(shù)據(jù)線DL的電位小于VDD/2時，第2反相電路39輸出高電平信號，此外，當數(shù)據(jù)線DL的電位大于等于VDD/2時，輸出低電平信號。
以下，對數(shù)據(jù)線DL的電位處于GND電平的情況進行說明。
使第1輸入信號S2a處于工作電平。此外，由于數(shù)據(jù)線DL的電位為接地電位即小于VDD/2，所以第2反相電路39的輸出成為高電平，并被輸入到“與”電路38。由于輸入“與”電路38的兩個信號都為高電平，所以“與”電路38的輸出也為高電平。此高電平信號在第1反相電路37被反相后成為低電平信號，使pMOS41成為導通狀態(tài)。
由于pMOS41成為導通狀態(tài)，電荷從第2電源線被供給到數(shù)據(jù)線DL。在數(shù)據(jù)線DL為浮置狀態(tài)的情況下，通過預充電電路36，使數(shù)據(jù)線DL的電位上升。電位上升的結果是當數(shù)據(jù)線DL的電位大于等于VDD/2時，第2反相電路39的輸出變?yōu)榈碗娖?，“與”電路38的輸出變?yōu)榈碗娖?。結果，pMOS41成為截止狀態(tài)，并停止向數(shù)據(jù)線DL的電流供給。這樣，在預充電過程中，數(shù)據(jù)線DL的電位并非上升到VDD，而是停止于VDD/2。
如上所述，此預充電電路36通過使第2反相電路39的閾值電壓預先成為VDD小的低設定電位，能夠使數(shù)據(jù)線DL的電位成為低設定電壓。
當預充電電路36為導通狀態(tài)時，選擇電路10-1～n成為導通狀態(tài)，與數(shù)據(jù)線DL相連的位線BL1～BLn的電位變?yōu)閂DD/2。
因此，各條位線BL1～BLn的電位的變化與參照圖8進行說明的第5實施方式相同。
第10實施方式的預充電電路通過使數(shù)據(jù)線的電位成為小于等于VDD，能夠降低電流消耗。
第10實施方式的預充電電路36不僅適用于第9實施方式，也適用于第6到第8實施方式的電路。通過將第10實施方式的預充電電路36應用于第6到第8實施方式，除了在各實施方式得到的效果之外，通過使數(shù)據(jù)線的電位成為小于等于VDD/2，能夠降低電流消耗。
在上述各實施方式中，說明了使選擇信號的選擇電平成為高電平以及使非選擇電平成為低電平，此外，使第1和第2輸入信號的工作電平成為高電平以及使非工作電平成為低電平的情況。
根據(jù)設計能夠選擇使選擇信號的選擇電平和非選擇電平的任一個成為高電平。例如，如果改變選擇電路10-1～n中使用的nMOS的導電類型、成為pMOS的情況下或者是使選擇信號經(jīng)由反相電路輸入到nMOS的柵極的結構，就能夠使選擇電平成為低電平，使非選擇電平成為高電平。此外，各選擇電路、預充電電路以及下拉電路的結構并不限于上述實施方式的結構。
權利要求
1.一種半導體存儲裝置，其特征在于，具備存儲單元陣列，其具有多個存儲單元晶體管，該多個存儲單元晶體管配置成矩陣狀，根據(jù)第1主電極與第1電源線之間連接的有無來寫入存儲值；多條字線，分別連接到對應行的上述存儲單元晶體管的控制電極上；多條位線，分別連接到對應列的上述存儲單元晶體管的第2主電極上；數(shù)據(jù)線，有選擇地輸出該多條位線的電位；多個選擇電路，設置于上述各條位線與上述數(shù)據(jù)線之間，當輸入的選擇信號的電位為選擇電平時使上述位線和上述數(shù)據(jù)線之間電連接，而且，當為非選擇電平時使上述位線和上述數(shù)據(jù)線之間電切斷；預充電電路，連接到第1輸入信號線上，使上述位線的電位成為預先設定的、與上述第1電源線的電位不同的設定電位，其中上述第1輸入信號線上傳播具有第1工作電平和第1非工作電平的任何一方的電位的、共用的第1輸入信號；以及下拉電路，連接到第2輸入信號線上，使上述位線的電位成為上述第1電源線的電位，其中上述第2輸入信號線上傳播具有第2工作電平和第2非工作電平的任何一方的電位的、共用的第2輸入信號。
2.如權利要求1所述的半導體存儲裝置，其特征在于上述預充電電路和上述下拉電路連接到上述多條位線的各條上，而且，在上述預充電電路和上述下拉電路中輸入與連接在同一條位線上的選擇電路共用的選擇信號，當上述第1輸入信號的電位處于第1工作電平并且上述選擇信號的電位處于選擇電平時，上述預充電電路成為導通狀態(tài)，使上述位線的電位成為與第2電源線的電位相等的設定電位，當上述第2輸入信號的電位處于第2工作電平并且上述選擇信號的電位處于選擇電平時，上述下拉電路成為導通狀態(tài)，使上述位線的電位成為上述第1電源線的電位。
3.如權利要求1所述的半導體存儲裝置，其特征在于上述預充電電路和上述下拉電路連接到上述多條位線的各條上，而且，在上述預充電電路和上述下拉電路中輸入與連接在同一條位線上的選擇電路共用的選擇信號，當上述第1輸入信號的電位處于第1工作電平而且上述選擇信號的電位處于選擇電平時，上述預充電電路成為導通狀態(tài)，使上述位線的電位成為與第2電源線的電位相等的設定電位，當上述第2輸入信號的電位處于第2工作電平或者上述選擇信號的電位處于非選擇電平時，上述下拉電路成為導通狀態(tài)，使上述位線的電位成為上述第1電源線的電位。
4.如權利要求1所述的半導體存儲裝置，其特征在于上述預充電電路和上述下拉電路連接到上述多條位線的各條上，而且，在上述預充電電路中輸入與連接在同一條位線上的選擇電路共用的選擇信號，當上述第1輸入信號的電位處于第1工作電平并且上述選擇信號的電位處于選擇電平時，上述預充電電路成為導通狀態(tài)，使上述位線的電位成為與第2電源線的電位相等的設定電位，當上述第2輸入信號的電位處于第2工作電平時，上述下拉電路成為導通狀態(tài)，使上述位線的電位成為上述第1電源線的電位。
5.如權利要求1所述的半導體存儲裝置，其特征在于上述預充電電路連接到上述多條位線的各條上，而且，在上述預充電電路中輸入與連接在同一條位線上的選擇電路共用的選擇信號，上述下拉電路連接到上述數(shù)據(jù)線上，當上述第1輸入信號的電位處于第1工作電平并且上述選擇信號的電位處于選擇電平時，上述預充電電路成為導通狀態(tài)，使上述位線的電位成為與第2電源線的電位相等的設定電位，當上述第2輸入信號的電位處于第2工作電平時，上述下拉電路成為導通狀態(tài)，使上述數(shù)據(jù)線以及與該數(shù)據(jù)線電連接的位線的電位成為上述第1電源線的電位。
6.如權利要求2～5的任何一項所述的半導體存儲裝置，其特征在于只有當上述第1輸入信號處于第1工作電平并且上述選擇信號處于選擇電平、上述位線的電位小于設定為第2電源線的電位以下的低設定電位時，上述預充電電路才成為導通狀態(tài)，使上述位線的電位成為上述低設定電位。
7.如權利要求1所述的半導體存儲裝置，其特征在于上述預充電電路連接到上述數(shù)據(jù)線上，上述下拉電路連接到上述多條位線的各條上，而且，在上述下拉電路中輸入與連接在同一條位線上的選擇電路共用的選擇信號，當上述第1輸入信號的電位處于第1工作電平時上述預充電電路成為導通狀態(tài)，使上述數(shù)據(jù)線以及與該數(shù)據(jù)線電連接的位線的電位成為與第2電源線的電位相等的設定電位，當上述第2輸入信號的電位處于第2工作電平并且上述選擇信號的電位處于非選擇電平時，上述下拉電路成為導通狀態(tài)，使上述位線的電位成為上述第1電源線的電位。
8.如權利要求1所述的半導體存儲裝置，其特征在于上述預充電電路連接到上述數(shù)據(jù)線上，上述下拉電路連接到上述多條位線的各條上，而且，在上述下拉電路中輸入與連接在同一條位線上的選擇電路共用的選擇信號，當上述第1輸入信號的電位處于第1工作電平時上述預充電電路成為導通狀態(tài)，使上述數(shù)據(jù)線以及與該數(shù)據(jù)線電連接的位線的電位成為與第2電源線的電位相等的設定電位，當上述第2輸入信號的電位處于第2工作電平或者上述選擇信號的電位處于非選擇電平時，上述下拉電路成為導通狀態(tài)，使上述位線的電位成為上述第1電源線的電位。
9.如權利要求1所述的半導體存儲裝置，其特征在于上述預充電電路連接到上述數(shù)據(jù)線上，上述下拉電路連接到上述多條位線的各條上，當上述第1輸入信號的電位處于第1工作電平時上述預充電電路成為導通狀態(tài)，使上述數(shù)據(jù)線以及與該數(shù)據(jù)線電連接的位線的電位成為與第2電源線的電位相等的設定電位，當上述第2輸入信號的電位處于第2工作電平時上述下拉電路成為導通狀態(tài)，使上述位線的電位成為上述第1電源線的電位。
10.如權利要求1所述的半導體存儲裝置，其特征在于上述預充電電路和上述下拉電路連接到上述數(shù)據(jù)線上，當上述第1輸入信號的電位處于第1工作電平時上述預充電電路成為導通狀態(tài)，使上述數(shù)據(jù)線以及與該數(shù)據(jù)線電連接的位線的電位成為與第2電源線的電位相等的設定電位，當上述第2輸入信號的電位處于第2工作電平時上述下拉電路成為導通狀態(tài)，使上述數(shù)據(jù)線以及與該數(shù)據(jù)線電連接的位線的電位成為上述第1電源線的電位。
11.如權利要求7～10的任何一項所述的半導體存儲裝置，其特征在于只有當上述第1輸入信號處于第1工作電平、上述數(shù)據(jù)線的電位小于設定為第2電源線的電位以下的低設定電位時，上述預充電電路才成為導通狀態(tài)，使上述數(shù)據(jù)線以及與該數(shù)據(jù)線電連接的位線的電位成為上述低設定電位。
全文摘要
通過選擇位線與非選擇位線之間的耦合電容的作用，能夠在防止選擇位線的電位降低的同時減少在非選擇位線上的電流消耗。本發(fā)明具備存儲單元陣列、多條字線、多條位線、數(shù)據(jù)線、多個選擇電路、預充電電路以及下拉電路。選擇電路進行位線與數(shù)據(jù)線之間的電連接與電切斷狀態(tài)的切換。預充電電路使位線的電位成為預先設定的與第1電源線的電位不同的設定電位。此外，下拉電路使位線電位成為第1電源線的電位。
文檔編號G11C7/12GK1825489SQ20051013775
公開日2006年8月30日 申請日期2005年12月28日 優(yōu)先權日2005年2月4日
發(fā)明者高橋威雄 申請人:沖電氣工業(yè)株式會社