專利名稱：用于操作非易失性存儲(chǔ)器件的頁緩沖器的方法
技術(shù)領(lǐng)域：
此專利涉及用于操作非易失性存儲(chǔ)器件中的頁緩沖器(page buffer)的方法，并且更具體地，涉及一種用于操作NAND(與非)快閃存儲(chǔ)器件的頁緩沖器的方法。本發(fā)明的方法縮短了回拷(copy-back)編程時(shí)間。
背景技術(shù)：
可利用用于在預(yù)定周期內(nèi)恢復(fù)數(shù)據(jù)的刷新功能來電編程和擦除的半導(dǎo)體存儲(chǔ)期間被廣泛使用。這里，編程是指將數(shù)據(jù)寫入存儲(chǔ)單元的操作。
已經(jīng)開發(fā)了具有各自由多個(gè)存儲(chǔ)單元組成的串的NAND快閃存儲(chǔ)器件，所述多個(gè)存儲(chǔ)單元為了存儲(chǔ)器件的高度集成化而被串聯(lián)連接(即，由相鄰的存儲(chǔ)單元共享漏極或源極的結(jié)構(gòu))。不同于NOR(或非)快閃存儲(chǔ)器件，NAND快閃存儲(chǔ)器件是被配置為依次讀出信息的多種存儲(chǔ)器件。
NAND快閃存儲(chǔ)器件采用頁緩沖器來將大量數(shù)據(jù)存儲(chǔ)到存儲(chǔ)單元中、或者從存儲(chǔ)單元讀出信息。頁緩沖器通過輸入/輸出焊盤(pad)來接收大量數(shù)據(jù)，并隨后將該數(shù)據(jù)提供給存儲(chǔ)單元，或者在存儲(chǔ)存儲(chǔ)單元的數(shù)據(jù)之后輸出數(shù)據(jù)。盡管通常由單個(gè)寄存器構(gòu)成頁緩沖器以暫時(shí)存儲(chǔ)數(shù)據(jù)，但近來的NAND快閃存儲(chǔ)器件采用雙寄存器用于頁緩沖器，以便提高在對(duì)大量數(shù)據(jù)編程時(shí)的編程速度。
當(dāng)存儲(chǔ)單元有缺陷時(shí)，可能需要回拷功能，從而利用頁緩沖器來將有缺陷的存儲(chǔ)單元的數(shù)據(jù)傳送到其它正常存儲(chǔ)單元，這確保了對(duì)于有缺陷的存儲(chǔ)單元的數(shù)據(jù)的可靠使用。
圖1是示出傳統(tǒng)的NAND快閃存儲(chǔ)器件中的回拷編程操作的框圖。
參照?qǐng)D1，傳統(tǒng)的回拷編程操作依照以下步驟進(jìn)行將存儲(chǔ)單元陣列10的有缺陷的存儲(chǔ)單元的數(shù)據(jù)比特讀出到頁緩沖器20的第一鎖存電路24中(步驟1)；通過回拷編程電路23將該數(shù)據(jù)比特從第一鎖存電路24傳送到第二鎖存電路25(步驟2)；以及在另一存儲(chǔ)單元(正常存儲(chǔ)單元)中重新編程第二鎖存電路25的數(shù)據(jù)(步驟3)。
然而，由于在第一鎖存電路24和第二鎖存電路25之間傳送數(shù)據(jù)時(shí)存在較高的錯(cuò)誤概率，因此這種回拷編程方案在操作的時(shí)間余量方面不足。

發(fā)明內(nèi)容
用于操作非易失性存儲(chǔ)器件中的頁緩沖器的方法能夠縮短與鎖存電路之間的傳送錯(cuò)誤有關(guān)的回拷編程時(shí)間。該方法利用屬于頁緩沖器的鎖存電路中的單個(gè)鎖存電路來進(jìn)行回拷編程操作。
用于操作非易失性存儲(chǔ)器件的頁緩沖器的方法可包括存儲(chǔ)單元陣列，由布置在字線和位線的交叉點(diǎn)處的存儲(chǔ)單元組成；多個(gè)頁緩沖器，通過讀出線(sensing line)連接到存儲(chǔ)單元陣列，并且每個(gè)頁緩沖器具有第一和第二鎖存電路。該方法可包括在回拷編程操作期間，去激活每個(gè)頁緩沖器中的第二鎖存電路而不是第一鎖存電路；以及在編程、讀取和驗(yàn)證操作期間，激活第一和第二鎖存電路。
根據(jù)實(shí)施例，可通過以下步驟來進(jìn)行回拷編程操作通過位線中的所選位線和讀出線來讀取已經(jīng)在存儲(chǔ)單元中的有缺陷的存儲(chǔ)單元中被編程的數(shù)據(jù)比特，并將所讀取的數(shù)據(jù)比特存儲(chǔ)到第一鎖存電路中；以及將數(shù)據(jù)比特從第一鎖存器的第一節(jié)點(diǎn)傳送到所選位線，并將該數(shù)據(jù)比特重新編程到存儲(chǔ)單元中的正常存儲(chǔ)單元中。
根據(jù)實(shí)施例，讀取和存儲(chǔ)可包括在回拷編程操作期間，向讀出線預(yù)充電；通過檢測(cè)讀出線上的預(yù)充電或放電狀態(tài)，讀出有缺陷的存儲(chǔ)單元的數(shù)據(jù)比特；以及將所讀取的數(shù)據(jù)比特存儲(chǔ)到第一鎖存電路中。
根據(jù)實(shí)施例，重新編程可包括利用連接在鎖存電路的第一節(jié)點(diǎn)和讀出線之間的回拷編程開關(guān)，將數(shù)據(jù)比特通過讀出線從第一鎖存器的第一節(jié)點(diǎn)傳送到所選位線；以及將所傳送的數(shù)據(jù)比特重新編程到正常存儲(chǔ)單元中。
根據(jù)實(shí)施例，編程可包括將從外部源傳送的要編程的數(shù)據(jù)比特存儲(chǔ)在第一和第二鎖存電路之一中；對(duì)要被編程并被存儲(chǔ)在第一和第二鎖存電路之一中的數(shù)據(jù)比特取反；以及通過讀出線將取反的數(shù)據(jù)比特傳送到位線中的所選位線，并將所傳送的數(shù)據(jù)比特編程到存儲(chǔ)單元中。
根據(jù)實(shí)施例，讀取可包括向讀出線預(yù)充電；通過檢測(cè)讀出線的預(yù)充電或放電狀態(tài)，經(jīng)由位線中的所選位線和讀出線來讀取已在存儲(chǔ)單元中被編程的數(shù)據(jù)比特，并將所讀取的數(shù)據(jù)比特存儲(chǔ)在第一和第二鎖存電路之一中；對(duì)存儲(chǔ)在所述第一和第二鎖存電路之一中的數(shù)據(jù)比特取反；以及通過數(shù)據(jù)線來從所述第一和第二鎖存電路之一中讀取取反的數(shù)據(jù)比特。
根據(jù)實(shí)施例，驗(yàn)證可包括向讀出線預(yù)充電；檢測(cè)讀出線的預(yù)充電或放電狀態(tài)，并將已在存儲(chǔ)單元中被編程的數(shù)據(jù)比特存儲(chǔ)到第一和第二鎖存電路之一中；以及響應(yīng)于存儲(chǔ)在所述第一和第二鎖存電路之一中的數(shù)據(jù)比特的電壓電平，確定編程操作的通過或失敗狀態(tài)。


將附圖包括且合并在內(nèi)，并且附圖構(gòu)成此說明書的一部分。附解了示例實(shí)施例。在附圖中圖1是示出傳統(tǒng)的NAND快閃存儲(chǔ)器件中的回拷編程操作的框圖；圖2是示出NAND快閃存儲(chǔ)器件中的回拷編程操作的框圖；圖3是圖解圖2中示出的NAND快閃存儲(chǔ)器件的電路圖；以及圖4是圖解圖3中示出的NAND快閃存儲(chǔ)器件中的回拷編程操作的電路圖。
具體實(shí)施例方式
下面將參照附圖來更詳細(xì)地描述各個(gè)實(shí)施例。提供這些實(shí)施例，使得此公開內(nèi)容變得透徹和完整，并且將向本領(lǐng)域技術(shù)人員充分傳達(dá)本發(fā)明的范圍。在整個(gè)說明書中，相同的附圖標(biāo)記表示相同的元件。
圖2是示出NAND快閃存儲(chǔ)器件中的回拷編程操作的框圖。
參照?qǐng)D2，以如下順序?qū)AND快閃存儲(chǔ)器件進(jìn)行編程通過所選位線(例如，BLe)從存儲(chǔ)單元陣列100的有缺陷的存儲(chǔ)單元中讀出數(shù)據(jù)比特，并將所讀出的數(shù)據(jù)比特存儲(chǔ)在第一鎖存電路240中(步驟1)；以及利用回拷編程電路230，將第一鎖存電路240的數(shù)據(jù)比特重新編程到存儲(chǔ)單元陣列100的正常存儲(chǔ)單元中(步驟2)。
因而，可以僅通過第一鎖存電路240對(duì)該NAND快閃存儲(chǔ)器件進(jìn)行編程。
圖3是圖解圖2中示出的NAND快閃存儲(chǔ)器件的電路圖。
參照?qǐng)D3，該NAND快閃存儲(chǔ)器件可包括存儲(chǔ)單元陣列100、頁緩沖器200以及列選擇電路300。
在存儲(chǔ)單元陣列100中，附圖標(biāo)記BLe表示偶數(shù)次序的位線，而附圖標(biāo)記BLe表示奇數(shù)次序的位線。多個(gè)存儲(chǔ)單元MC1～MCn連接到偶數(shù)次序的位線BLe，而其它存儲(chǔ)單元連接到奇數(shù)次序的位線BLo。由屬于單頁的單條字線(例如，WL)來控制存儲(chǔ)單元(例如，M1)。
頁緩沖器200連接在存儲(chǔ)單元陣列100和列選擇電路300之間，并且位線BLe和BLo通過讀出線SO連接到頁緩沖器200。盡管以多個(gè)的方式布置頁緩沖器200，但為了描述方便起見，圖3圖解了單個(gè)頁緩沖器200。
頁緩沖器200可包括位線選擇電路210、預(yù)充電電路220、回拷編程電路230、第一鎖存電路240、以及第二鎖存電路250。
位線選擇電路210可包括NMOS晶體管N11～N14。NMOS晶體管N11連接在位線BLe和提供電壓提供信號(hào)VIRPWR的線之間。NMOS晶體管N11響應(yīng)于施加到其柵極的柵極控制信號(hào)DISCHe而導(dǎo)通或關(guān)斷。當(dāng)要在位線BLo中編程數(shù)據(jù)比特時(shí)，NMOS晶體管N11響應(yīng)于柵極控制信號(hào)DISCHe而導(dǎo)通，從而將電源電壓VCC作為電壓提供信號(hào)VIRPWR施加到位線BLe。NMOS晶體管N12連接在位線BLo和提供電壓提供信號(hào)VIRPWR的線之間。NMOS晶體管N12響應(yīng)于施加到其柵極的柵極控制信號(hào)DISCHo而導(dǎo)通或關(guān)斷。當(dāng)要在位線BLe中編程數(shù)據(jù)比特時(shí)，NMOS晶體管N12響應(yīng)于柵極控制信號(hào)DISCHo而導(dǎo)通，從而將電源電壓VCC作為電壓提供信號(hào)VIRPWR施加到位線BLo。在編程操作中，將電壓提供信號(hào)VIRPWR設(shè)置在電源電壓VCC的電平上。NMOS晶體管N13響應(yīng)于位線選擇信號(hào)BSLe而將位線BLe連接到讀出線SO，而NMOS晶體管N14響應(yīng)于位線選擇信號(hào)BSLo而將位線BLo連接到讀出線SO。
預(yù)充電電路220連接在電源電壓VCC和讀出線SO之間。預(yù)充電電路220可包括PMOS晶體管P11，其響應(yīng)于施加到其柵極的預(yù)充電信號(hào)PRECHb而導(dǎo)通、關(guān)斷。在讀取操作中，PMOS晶體管P11將讀出線SO預(yù)充電至電源電壓VCC，使得通過讀出線SO向位線BLe或BLo提供電流。
回拷編程電路230連接在讀出線SO和第一鎖存電路240之間?；乜骄幊屉娐?30可包括NMOS晶體管N28，其響應(yīng)于施加到其柵極的回拷信號(hào)CPBK而導(dǎo)通、關(guān)斷。NMOS晶體管N28將第一鎖存電路240連接到讀出線SO，以便在回拷編程操作中，將存儲(chǔ)在第一鎖存電路240中的有缺陷的存儲(chǔ)單元的數(shù)據(jù)比特重新編程到正常單元中。
第一鎖存電路240可包括NMOS晶體管N21～N27、主鎖存器LT1、PMOS晶體管P12、以及反相器IV3。主鎖存器LT1可包括反相器IV1和IV2，其暫時(shí)存儲(chǔ)從存儲(chǔ)單元讀出的數(shù)據(jù)比特。NMOS晶體管N21響應(yīng)于讀出線SO上的信號(hào)而導(dǎo)通或關(guān)斷，而NMOS晶體管N22響應(yīng)于主鎖存信號(hào)LCH_L而導(dǎo)通或關(guān)斷。NMOS晶體管N22隨著NMOS晶體管N21導(dǎo)通而導(dǎo)通，從而將主鎖存器LT1的節(jié)點(diǎn)QAb改變?yōu)椤?”，而將主鎖存器LT1的節(jié)點(diǎn)QA改變?yōu)椤?”。NMOS晶體管N23連接在主鎖存器LT1的節(jié)點(diǎn)QA和地電壓VSS之間，從而響應(yīng)于施加到其柵極的重置信號(hào)RST_L，將主鎖存器LT1的節(jié)點(diǎn)QA初始化為“0”，而將節(jié)點(diǎn)QAb初始化為“1”。反相器IV3輸出來自主鎖存器LT1的節(jié)點(diǎn)QAb的信號(hào)的反相信號(hào)。NMOS晶體管N24和N25僅在編程操作中分別響應(yīng)于數(shù)據(jù)輸入信號(hào)DI和nDI而導(dǎo)通，從而將要被編程并且通過數(shù)據(jù)線DL而從外部傳送的數(shù)據(jù)比特存儲(chǔ)到主鎖存器LT1中。NMOS晶體管N26僅在編程操作中響應(yīng)于編程信號(hào)PGM_L而導(dǎo)通，從而將要編程的數(shù)據(jù)比特、即反相器IV3的輸出信號(hào)通過讀出線SO傳送到所選位線BLe或BLo。NMOS晶體管N27僅在讀取操作中響應(yīng)于讀取信號(hào)PBDO_L而導(dǎo)通，從而將來自所選位線的數(shù)據(jù)比特、即來自主鎖存器LT1的節(jié)點(diǎn)QA的信號(hào)通過列選擇電路300傳送到數(shù)據(jù)線DL。提供PMOS晶體管P12以確認(rèn)編程結(jié)果，從而通過讀取來自主鎖存器LT1的節(jié)點(diǎn)QA的信號(hào)來驗(yàn)證編程操作的通過或失敗。
第二鎖存電路250可包括NMOS晶體管N31～N37、高速緩存鎖存器LT2、PMOS晶體管P13以及反相器IV6。第二鎖存電路250的電路組件與第一鎖存電路250的電路組件在操作方面相同，因此可參照前述第一鎖存電路240的操作。
列選擇電路300可包括由列選擇信號(hào)YA和YB控制的兩個(gè)NMOS晶體管N41和N42。NMOS晶體管N41和N42用來在讀取和編程操作中將頁緩沖器200連接到數(shù)據(jù)線DL。根據(jù)列地址來生成列選擇信號(hào)YA和YB。
如前面所述，第一和第二鎖存電路240和250在編程、讀取和驗(yàn)證操作中均可被選擇性地操作。例如，如果激活第一鎖存電路240來進(jìn)行編程、讀取和驗(yàn)證操作，則第二鎖存電路250變?yōu)槿ゼせ?inactivated)。另一方面，如果激活第二鎖存電路250來進(jìn)行編程、讀取和驗(yàn)證操作，則第一鎖存電路240變?yōu)槿ゼせ睢?br> 圖4是圖解圖3中示出的NAND快閃存儲(chǔ)器件中的回拷編程操作的電路圖。
在下文中，將參照?qǐng)D4，假設(shè)有缺陷的存儲(chǔ)單元是MC1，來進(jìn)行有關(guān)回拷編程操作的描述，其中通過所述回拷編程操作，將有缺陷的存儲(chǔ)單元MC1的數(shù)據(jù)比特讀取到第一鎖存電路240中，并隨后將其重新編程到正常存儲(chǔ)單元中。
首先，在從存儲(chǔ)單元MC1讀出數(shù)據(jù)比特、并將其重新編程到另一個(gè)正常存儲(chǔ)單元中時(shí)，需要選擇字線WL1和位線BLe。此后，將主鎖存器LT1的節(jié)點(diǎn)QA初始化為“0”，而將主鎖存器LT1的節(jié)點(diǎn)QAb初始化為“1”。并且，將讀出線SO預(yù)充電到電源電壓VCC的電平上。在此期間，如果流過讀出線SO的電流被釋放，則將存儲(chǔ)單元MC1確定為被擦除的單元。但是，如果流過讀出線SO的電流未被改變以維持預(yù)充電狀態(tài)，則將存儲(chǔ)單元MC1確定為被編程的單元。
由于有缺陷的存儲(chǔ)單元MC1是被編程的單元，因此讀出線SO利用電源電壓VCC來維持預(yù)充電狀態(tài)。隨后，NMOS晶體管N21和N22導(dǎo)通，使得主鎖存器LT1的節(jié)點(diǎn)QAb被設(shè)置為“0”，并且主鎖存器LT1的節(jié)點(diǎn)QA被改變?yōu)椤?”(步驟1)。由此，由于NMOS晶體管N28響應(yīng)于回拷信號(hào)CPBK而導(dǎo)通，因此信號(hào)“0”被從主鎖存器LT1的節(jié)點(diǎn)QAb傳送到位線BLe，從而將存儲(chǔ)單元MC1的數(shù)據(jù)比特重新編程到存儲(chǔ)單元MC2中(步驟2)。
如前面所述，有可能僅通過使用主鎖存器LT1而不使用高速緩存鎖存器LT2來進(jìn)行回拷編程操作。
還有可能直接通過位線而不通過高速緩存鎖存器，來將來自有缺陷的存儲(chǔ)單元的數(shù)據(jù)比特重新編程到正常存儲(chǔ)單元中，這提高了回拷編程操作的速度。
盡管已經(jīng)描述了各種實(shí)施例，但本領(lǐng)域技術(shù)人員將理解，在不背離本發(fā)明的范圍和精神的情況下，可以對(duì)其進(jìn)行各種替換、修改和改變。
權(quán)利要求
1.一種用于操作非易失性存儲(chǔ)器件中的頁緩沖器的方法，所述非易失性存儲(chǔ)器件包括存儲(chǔ)單元陣列，由布置在字線和位線的交叉點(diǎn)處的存儲(chǔ)單元組成；多個(gè)頁緩沖器，通過讀出線連接到存儲(chǔ)單元陣列，并且每個(gè)頁緩沖器具有第一和第二鎖存電路，該方法包括在回拷編程操作期間，去激活每個(gè)頁緩沖器中的第二鎖存電路、而不是第一鎖存電路；以及在編程、讀取和驗(yàn)證操作期間，激活第一和第二鎖存電路。
2.如權(quán)利要求1所述的方法，其中，通過以下步驟來進(jìn)行回拷編程操作通過位線中的所選位線和讀出線來讀取已在存儲(chǔ)單元中的有缺陷的存儲(chǔ)單元中被編程的數(shù)據(jù)比特，并將所讀取的數(shù)據(jù)比特存儲(chǔ)到第一鎖存電路中；以及將數(shù)據(jù)比特從第一鎖存電路的第一節(jié)點(diǎn)傳送到所選位線，并將該數(shù)據(jù)比特重新編程到存儲(chǔ)單元中的正常存儲(chǔ)單元中。
3.如權(quán)利要求2所述的方法，其中，讀取和存儲(chǔ)包括在回拷編程操作期間，向讀出線預(yù)充電；通過檢測(cè)讀出線上的預(yù)充電或放電狀態(tài)，讀出有缺陷的存儲(chǔ)單元的數(shù)據(jù)比特；以及將所讀取的數(shù)據(jù)比特存儲(chǔ)到第一鎖存電路中。
4.如權(quán)利要求2所述的方法，其中，重新編程包括利用連接在鎖存電路的第一節(jié)點(diǎn)和讀出線之間的回拷編程開關(guān)，通過讀出線而將數(shù)據(jù)比特從第一鎖存器的第一節(jié)點(diǎn)傳送到所選位線；以及將所傳送的數(shù)據(jù)比特重新編程到正常存儲(chǔ)單元中。
5.如權(quán)利要求1所述的方法，其中，編程包括將從外部源傳送的要被編程的數(shù)據(jù)比特存儲(chǔ)在第一和第二鎖存電路之一中；對(duì)要被編程并被存儲(chǔ)在所述第一和第二鎖存電路之一中的數(shù)據(jù)比特取反；以及通過讀出線將取反的數(shù)據(jù)比特傳送到位線中的所選位線，并將所傳送的數(shù)據(jù)比特編程到存儲(chǔ)單元中。
6.如權(quán)利要求1所述的方法，其中，讀取包括向讀出線預(yù)充電；通過檢測(cè)讀出線的預(yù)充電或放電狀態(tài)，通過位線中的所選位線和讀出線來讀取已在存儲(chǔ)單元中被編程的數(shù)據(jù)比特，并將所讀取的數(shù)據(jù)比特存儲(chǔ)在第一和第二鎖存電路之一中；對(duì)存儲(chǔ)在所述第一和第二鎖存電路之一中的數(shù)據(jù)比特取反；以及通過數(shù)據(jù)線從所述第一和第二鎖存電路之一中讀取取反的數(shù)據(jù)比特。
7.如權(quán)利要求1所述的方法，其中，驗(yàn)證包括向讀出線預(yù)充電；檢測(cè)讀出線的預(yù)充電或放電狀態(tài)，并將已在存儲(chǔ)單元中被編程的數(shù)據(jù)比特存儲(chǔ)到第一和第二鎖存電路之一中；以及響應(yīng)于存儲(chǔ)在所述第一和第二鎖存電路之一中的數(shù)據(jù)比特的電壓電平，確定編程操作的通過或失敗狀態(tài)。
全文摘要
用于操作非易失性存儲(chǔ)器件的頁緩沖器的方法減少了在鎖存器之間傳送數(shù)據(jù)時(shí)的錯(cuò)誤，并縮短了回拷編程時(shí)間。使用在頁緩沖器中包括的若干鎖存電路中的一個(gè)來進(jìn)行回拷編程。該方法在回拷編程操作中激活第一鎖存電路而去激活第二鎖存電路，并在編程、讀取和驗(yàn)證操作中激活第一和第二鎖存電路。
文檔編號(hào)G11C16/10GK1832044SQ20051013623
公開日2006年9月13日 申請(qǐng)日期2005年12月23日 優(yōu)先權(quán)日2005年2月17日
發(fā)明者朱基錫 申請(qǐng)人:海力士半導(dǎo)體有限公司