專利名稱：高頻同步半導(dǎo)體器件中的等待時間控制裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于半導(dǎo)體器件中的等待時間(latency)控制裝置及方法；并且，更具體地，涉及這樣的裝置及方法，用于通過減小同步半導(dǎo)體器件中的信號延遲而較快地產(chǎn)生等待時間控制信號以便改善高頻條件下同步半導(dǎo)體器件的操作速度。
背景技術(shù)：
在同步半導(dǎo)體存儲器件中，數(shù)據(jù)是與由外部器件供應(yīng)的時鐘信號同步輸入或輸出的。這樣，在包括同步半導(dǎo)體存儲器件的常規(guī)系統(tǒng)中，控制器可在將諸如讀取指令的命令輸入到該同步半導(dǎo)體存儲器件中之后，設(shè)置從該同步半導(dǎo)體存儲器件輸出有效數(shù)據(jù)的預(yù)定時序。
上述輸出有效數(shù)據(jù)的預(yù)定時序涉及該同步半導(dǎo)體存儲器件的等待時間。在DRAM規(guī)范中，有作為AC參數(shù)的多個等待時間以便確保DRAM的輸出值改變及DRAM操作步驟發(fā)生在準(zhǔn)確或正確的時間。特別地，作為AC參數(shù)之一的CAS等待時間指的是在讀取指令輸入到同步半導(dǎo)體存儲器件后，直至響應(yīng)于該讀取指令而輸出有效數(shù)據(jù)的時段。在此，CAS等待時間的單位是外部時鐘信號的一個循環(huán)，即tCC。例如當(dāng)CAS等待時間為2時，對應(yīng)于讀取指令的數(shù)據(jù)應(yīng)當(dāng)在自輸入該讀取指令至同步半導(dǎo)體存儲器件的時序的外部時鐘信號的兩個循環(huán)后輸出至外部器件。
換言之，如果同步半導(dǎo)體存儲器件收到讀取指令及地址，則該同步半導(dǎo)體存儲器件響應(yīng)于該地址而感測數(shù)據(jù)，且在預(yù)定時間后，即在對應(yīng)于CAS等待時間的預(yù)定值的外部時鐘信號循環(huán)后，輸出所感測的數(shù)據(jù)。
為了實現(xiàn)前述操作，所述同步半導(dǎo)體存儲器件包括用于產(chǎn)生優(yōu)選等待時間控制信號的等待時間控制單元，所述優(yōu)選等待時間控制信號被用于在多個等待時間的預(yù)定值下正常執(zhí)行該同步半導(dǎo)體存儲器件的操作，所述多個等待時間例如為CAS等待時間(CL)、加法等待時間(AL)及寫入等待時間(WL)。
圖1為時序圖，描述低頻下的常規(guī)同步半導(dǎo)體器件的等待時間控制操作。如所示，圖1示出外部時鐘信號ECLK的循環(huán)超過5納秒的情況下的等待時間控制操作。
如果讀取命令RD_CMD在外部時鐘信號ECLK的預(yù)定上升沿輸入到該常規(guī)同步半導(dǎo)體器件，則在自該預(yù)定上升沿的預(yù)定讀取延遲時間tREAD后，內(nèi)部讀取控制信號INT_READ被激勵。該內(nèi)部讀取控制信號INT_READ是一種用于指示常規(guī)同步半導(dǎo)體器件以讀取模式操作的控制信號。內(nèi)部讀取控制信號INT_READ響應(yīng)于所輸入的讀取命令RD_CMD被使能，然后在預(yù)定時間后被禁止。
此外，所述常規(guī)同步半導(dǎo)體器件包括延遲鎖定環(huán)塊(以下稱為DLL)，用于以與外部時鐘信號ECLK同步的時序輸出一輸出數(shù)據(jù)DQ。延遲鎖定環(huán)塊DLL響應(yīng)于外部時鐘信號ECLK而產(chǎn)生DLL時鐘信號CLK_DLL。具體地，DLL時鐘信號CLK_DLL的相位領(lǐng)先于外部時鐘信號ECLK的相位，原因在于應(yīng)當(dāng)配置傳輸自單位單元(unit cell)輸出的數(shù)據(jù)的數(shù)據(jù)輸出路徑具有預(yù)定延遲量。
通常，DLL時鐘信號CLK_DLL與輸出數(shù)據(jù)DQ間的相位差被表示為數(shù)據(jù)輸出延遲(以下稱為tDLL)。參考圖1，因輸出數(shù)據(jù)DQ與外部時鐘信號ECLK同步，數(shù)據(jù)輸出延遲tDLL可被視為DLL時鐘信號CLK_DLL與外部時鐘信號ECLK的上升沿之間的時序差。
在如圖1所示的低頻下操作的常規(guī)同步半導(dǎo)體器件中，因數(shù)據(jù)輸出延遲tDLL比外部時鐘信號的一個循環(huán)tCC相對短，可防止DLL時鐘信號CLK_DLL的相位領(lǐng)先于內(nèi)部讀取控制信號INT_READ的相位。如果CAS等待時間(CL)為1，則輸出數(shù)據(jù)DQ在內(nèi)部讀取控制信號INT_READ的激勵期間，在DLL時鐘信號CLK_DLL的上升沿被鎖存；并在內(nèi)部讀取控制信號INT_READ的激勵期間，在外部時鐘信號ECLK的上升沿通過數(shù)據(jù)引腳而輸出。結(jié)果，輸出數(shù)據(jù)DQ與外部時鐘信號ECLK的下一個上升沿同步，即自讀取命令輸入時序、例如當(dāng)所輸入的讀取命令RD_CMD被輸入時外部時鐘信號ECLK的上升沿的一個循環(huán)后。
同樣，參考圖1，如果CAS等待時間(CL)超過1，則在內(nèi)部讀取控制信號INT_READ的激勵期內(nèi)，在自讀取命令的輸入時序的CL-1個循環(huán)的上升沿后，在DLL時鐘信號的上升沿鎖存輸出數(shù)據(jù)DQ。換言之，在自讀取命令輸入時序移位外部時鐘信號ECLK的CL-1個循環(huán)的時序處激勵內(nèi)部讀取控制信號INT_READ，然后在自讀取命令輸入時序的外部時鐘信號ECLK的CL個循環(huán)后輸出所述輸出數(shù)據(jù)DQ。例如，如果CAS等待時間(CL)為2，則在自讀取命令輸入時序的一個循環(huán)后激勵內(nèi)部讀取控制信號INT_READ。在激勵內(nèi)部讀取控制信號INT_READ后，在DLL時鐘信號DLL_CLK的上升沿鎖存輸出數(shù)據(jù)DQ。在此，由于輸出數(shù)據(jù)DQ在自讀取命令輸入時序的兩個循環(huán)被同步化，因此滿足了CAS等待時間為2。
如以上所述，在低頻下的常規(guī)同步半導(dǎo)體器件中，等待時間控制并不困難。但隨著同步半導(dǎo)體器件的操作速度的提高，即同步半導(dǎo)體器件在較高頻率條件下操作，等待時間控制變得較為困難。
圖2為時序圖，描述用于在高頻下的另一個常規(guī)同步半導(dǎo)體器件的等待時間控制的操作。如所示，圖1示出外部時鐘信號ECLK的一個循環(huán)小于5納秒的情況下的等待時間控制操作。
由于所述同步半導(dǎo)體器件在較高頻率條件下操作，因此外部時鐘信號ECLK的周期較短。另一方面，不考慮同步半導(dǎo)體器件的操作速度就不能自由控制讀取延遲時間tREAD及數(shù)據(jù)輸出延遲tDLL。因此在這種情況下，出現(xiàn)了DLL時鐘信號DLL_CLK的上升沿領(lǐng)先于內(nèi)部讀取控制信號INT_READ的上升沿的情況。
如果DLL時鐘信號DLL_CLK的上升沿領(lǐng)先于內(nèi)部讀取控制信號INT_READ的上升沿，則DLL時鐘信號DLL_CLK被延遲一預(yù)定時間，以便將內(nèi)部讀取控制信號INT_READ延遲外部時鐘信號ECLK的預(yù)定循環(huán)。即，內(nèi)部讀取控制信號INT_READ是基于經(jīng)延遲的DLL時鐘信號DLL_CLK來激勵的。
參考圖2，描述了當(dāng)CAS等待時間(CL)為4時同步半導(dǎo)體器件的操作。為了滿足CAS等待時間(CL)為4的條件，同步半導(dǎo)體器件另外產(chǎn)生第一延遲時鐘信號clkoe10及第二延遲時鐘信號clkoe20。這里，第一延遲時鐘信號clkoe10是通過將DLL時鐘信號CLK_DLL延遲第一延遲時間tDLY1而內(nèi)部產(chǎn)生的，而第二延遲時鐘信號clkoe20是通過將DLL時鐘信號CLK_DLL延遲第二延遲時間tDLY2而內(nèi)部產(chǎn)生的。接著，在第一延遲時鐘信號clkoe10的第一上升沿鎖存內(nèi)部讀取控制信號INT_READ，以由此產(chǎn)生第一輸出使能信號oe10，其比內(nèi)部讀取控制信號INT_READ更晚激勵。第一輸出使能信號oe10具有與內(nèi)部讀取控制信號INT_READ相同的周期。
為了產(chǎn)生第二輸出使能信號oe20，在第二延遲時鐘信號clkoe20的第二上升沿鎖存第一輸出使能信號oe10。結(jié)果，具有與第一輸出使能信號oe10相同的周期的第二輸出使能信號比第一輸出使能信號oe10更晚激勵。此外，第二輸出使能信號oe20由DLL時鐘信號CLK_DLL鎖存，以由此產(chǎn)生等待時間控制信號Late_con。
結(jié)果，等待時間控制信號Late_con的周期與內(nèi)部讀取控制信號INT_READ的周期相同。此外，該等待時間控制信號Late_con比內(nèi)部讀取控制信號INT_READ晚預(yù)定的循環(huán)，例如圖2的三個循環(huán)3tCC。
如果在等待時間控制信號Late_con的使能期間，輸出數(shù)據(jù)DQ由DLL時鐘信號CLK_DLL鎖存，則在自讀取命令RD_CMD被輸入時的時序的4個時鐘循環(huán)，即CL＝4后，與外部時鐘信號ECLK同步地輸出輸出數(shù)據(jù)DQ。
然而，由于以上說明的將內(nèi)部讀取控制信號INT_READ延遲預(yù)定時間的等待時間控制方法是在內(nèi)部讀取控制信號INT_READ產(chǎn)生后開始，等待時間控制信號Late_con應(yīng)在輸出數(shù)據(jù)DQ被鎖存于DLL時鐘信號CLK_DLL時的預(yù)定時序之前產(chǎn)生。這樣，由于CAS等待時間增加，用于產(chǎn)生等待時間控制信號Late_con的內(nèi)部操作較為復(fù)雜，且等待時間控制信號Late_con和內(nèi)部讀取控制信號INT_READ間的延遲量增加。結(jié)果，在CAS延遲增加的高頻條件下，以上延遲量是對提高同步半導(dǎo)體器件的操作速度的關(guān)鍵限制。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種裝置和方法，用于改善同步半導(dǎo)體器件中的延遲控制，以便提高該同步半導(dǎo)體器件的操作速度。
根據(jù)本發(fā)明的一個方面，提供一種用于控制同步半導(dǎo)體器件中的等待時間的裝置，包括第一計數(shù)塊，用于計數(shù)第一時鐘信號的循環(huán)以由此產(chǎn)生第一二進制碼；第二計數(shù)塊，用于計數(shù)第二時鐘信號的循環(huán)以由此產(chǎn)生第二二進制碼，其中所述第二時鐘信號通過將所述第一時鐘信號延遲預(yù)定延遲量而獲得；以及碼比較塊，用于響應(yīng)于命令而存儲所述第二二進制碼，并比較所述第一二進制碼與所述第二二進制碼以由此產(chǎn)生等待時間控制信號。
根據(jù)本發(fā)明的另一個方面，提供一種用于控制同步半導(dǎo)體器件中的等待時間的方法，包括下列步驟A)計數(shù)第一時鐘信號的循環(huán)以由此產(chǎn)生第一二進制碼；B)計數(shù)第二時鐘信號的循環(huán)以由此產(chǎn)生第二二進制碼，其中所述第二時鐘信號通過將所述第一時鐘信號延遲預(yù)定延遲量而獲得；以及C)響應(yīng)于命令而存儲所述第二二進制碼，并比較所述第一二進制碼與所述第二二進制碼以由此產(chǎn)生等待時間控制信號。


以上及本發(fā)明的其它目的及特征從以下結(jié)合附圖對優(yōu)選實施例的詳細描述將變得明顯，在附圖中圖1為時序圖，描述用于在低頻下的常規(guī)同步半導(dǎo)體器件中的等待時間控制的操作；圖2為時序圖，描述用于在高頻下的另一個常規(guī)同步半導(dǎo)體器件中的等待時間控制的操作；圖3為框圖，示出在根據(jù)本發(fā)明的同步半導(dǎo)體器件中的等待時間控制單元；圖4為時序圖，描述用于圖3所示的等待時間控制單元的操作；圖5為框圖，描述圖3所示的延遲塊；圖6為時序圖，描述圖5所示的延遲塊的操作并且第7至9圖為示意性電路圖，示出圖3所示的碼比較塊。
具體實施例方式
以下將參考附圖詳細描述根據(jù)本發(fā)明的半導(dǎo)體器件。
圖3為框圖，示出根據(jù)本發(fā)明的同步半導(dǎo)體器件中的等待時間控制單元。本發(fā)明的等待時間控制單元包括DLL時鐘計數(shù)器10、延遲塊20、主時鐘計數(shù)器30及碼比較單元40。
DLL時鐘計數(shù)器10產(chǎn)生到碼比較單元40的第一二進制碼Code_dll<0:n>，其是以對應(yīng)于通過對來自延遲鎖定環(huán)(DLL)的DLL輸出時鐘CLK_DLL計數(shù)而獲得的值的預(yù)定位組成的。在此，n是正整數(shù)。
等待時間控制單元20將所述DLL輸出時鐘CLK_DLL延遲一復(fù)制延遲(replica delay ，以由此產(chǎn)生采樣主時鐘CLK_Ext；并將該采樣主時鐘CLK_Ext輸出到主時鐘計數(shù)器30。
主時鐘計數(shù)器30產(chǎn)生到碼比較單元40的第二二進制碼Code_ext<0:n>，其是以對應(yīng)于通過計數(shù)所述采樣主時鐘CLK_Ext而獲得的值的預(yù)定位組成的。
如果讀取命令RD_CMD輸入到碼比較單元40，則碼比較單元40保存所述第二二進制碼Code_ext<0:n>，并比較該第二二進制碼Code_ext<0:n>與從DLL時鐘計數(shù)器10輸入的第一二進制碼Code_dll<0:n>。如果第一與第二二進制碼Code_dll<0:n>與Code_ext<0:n>相同，則碼比較單元40激勵等待時間信號Late_con。
圖4為時序圖，描述用于圖3所示的等待時間控制單元的操作。
如所示，描述了當(dāng)n＝2，即DLL時鐘計數(shù)器10及主時鐘計數(shù)器30分別為3位二進制計數(shù)器時根據(jù)本發(fā)明的等待時間控制單元的操作。但優(yōu)選的是n大于CAS等待時間(CL)。
DLL輸出時鐘CLK_DLL自DLL產(chǎn)生以使所輸出的數(shù)據(jù)信號與外部時鐘ECLK同步。DLL輸出時鐘CLK_DLL的相位比外部時鐘ECLK的相位領(lǐng)先數(shù)據(jù)輸出延遲tDLL。DLL輸出時鐘CLK_DLL的周期與外部時鐘ECLK的周期相同。
采樣主時鐘CLK_Ext比外部時鐘ECLK滯后讀取延遲時間tREAD。這里，讀取延遲時間指的是從輸入讀取命令RD_CMD的時序至產(chǎn)生內(nèi)部讀取控制信號INT_READ的時序的一段(如圖7所示)。采樣主時鐘CLK_Ext的周期與外部時鐘ECLK的周期相同。
分別從DLL時鐘計數(shù)器10和主時鐘計數(shù)器30輸出的第一及第二二進制輸出碼，即Code_dll<0:2>及Code_ext<0:2>，是二進制值，由CAS等待時間(CL)初始確定，并基于預(yù)定順序而循環(huán)變化。換言之，在DLL輸出時鐘CLK_DLL及采樣主時鐘CLK_Ext分別被輸入前，DLL時鐘計數(shù)器10及主時鐘計數(shù)器30復(fù)位至每個預(yù)定值，其中每個預(yù)定值根據(jù)CAS等待時間(CL)而變化。
在DLL時鐘計數(shù)器10及主時鐘計數(shù)器30復(fù)位后，輸出時鐘CLK_DLL被輸入到DLL時鐘計數(shù)器10及延遲塊20。DLL時鐘計數(shù)器10工作于輸出時鐘CLK_DLL，并對DLL輸出時鐘CLK_DLL的循環(huán)數(shù)計數(shù)。然后，DLL時鐘計數(shù)器10產(chǎn)生到碼比較單元40的第一二進制碼Code_dll<0:2>，其對應(yīng)于所計數(shù)的循環(huán)數(shù)。
延遲塊20將DLL輸出時鐘CLK_DLL延遲多達一預(yù)定復(fù)制延遲，并輸出采樣主時鐘CLK_Ext到主時鐘計數(shù)器30。主時鐘計數(shù)器30對該采樣主時鐘CLK_Ext的循環(huán)數(shù)計數(shù)，并輸出到碼比較單元40的第二二進制碼Codee_xt<0:2>，其對應(yīng)于所計數(shù)的循環(huán)數(shù)。
在讀取命令RD_CMD輸入到碼比較單元40之前，碼比較單元40總是輸出具有邏輯低電平的等待時間控制信號Late_con，而不管第一和第二二進制碼，即Code_dll<0:2>和Code_ext<0:2>的輸入。如果讀取命令RD_CMD輸入到碼比較單元40，則碼比較單元40在讀取命令RD_CMD輸入到碼比較單元40后最早的上升沿保存所述第二二進制碼，例如Code_ext<0:2>＝“5”或“0”，如圖4所示。碼比較單元40比較所保存的第二二進制碼Code_ext<0:2>與從DLL時鐘計數(shù)器10輸出的第一二進制碼Code_dll<0:2>。如果第一與所保存的第二二進制碼Code_dll<0:2>與Code_ext<0:2>相同，則等待時間控制信號Late_con被激勵至邏輯高電平。
這里，即使第一與第二二進制碼Code_dll<0:2>與Code_ext<0:2>不相同，也有可能使等待時間控制信號Late_con在預(yù)定的特定條件下被激勵。
圖5為描述圖3所示的延遲塊20的框圖。
延遲塊20包括D觸發(fā)器22、復(fù)制延遲單元24及第一與門AD1。
電壓電源VDD輸入到D觸發(fā)器22的輸入端子D；而DLL輸出時鐘CLK_DLL輸入到D觸發(fā)器22的輸入時鐘clk。如果DLL輸出時鐘CLK_DLL輸入到D觸發(fā)器22，則D觸發(fā)器22輸出D輸出信號ST到復(fù)制延遲單元24，該D輸出信號ST在DLL時鐘信號DLL_CLK的上升沿具有與輸入端子D相同的邏輯電平。
復(fù)制延遲單元24輸出使能信號EN到第一與門AD1，該使能信號EN來自D觸發(fā)器22的D輸出信號ST，被延遲多達一復(fù)制延遲。
與門AD1執(zhí)行對自復(fù)制延遲單元24輸出的使能信號EN與外部時鐘ECLK的邏輯與運算，以由此產(chǎn)生采樣主時鐘CLK_Ext。
圖6為時序圖，描述圖5所示的延遲塊20的操作。
如果當(dāng)D觸發(fā)器22處于復(fù)位狀態(tài)時輸出時鐘CLK_DLL被輸入到D觸發(fā)器22，則該D觸發(fā)器22將與該輸出時鐘CLK_DLL的第一上升沿同步的具有邏輯高電平的D輸出信號ST輸出到復(fù)制延遲單元24。D輸出信號ST由復(fù)制延遲單元24延遲，并輸出為使能信號EN。如果外部時鐘ECLK在使能信號EN被激勵時輸入，則與門AD1基于使能信號EN與外部時鐘ECLK間的邏輯與運算結(jié)果來輸出采樣主時鐘CLK_Ext。結(jié)果，采樣主時鐘CLK_Ext具有與外部時鐘ECLK相同的周期；且輸出為自外部時鐘ECLK滯后讀取延遲時間tREAD的狀態(tài)。
圖7至圖9是示意性的電路圖，示出圖3所示的碼比較塊40。
碼比較塊40包括移位寄存器42，多個子比較單元44_0至44_k，多個標(biāo)志產(chǎn)生單元，例如46，及第一異或(exclusive OR)門EXOR1。
圖7所示的移位寄存器42在每個內(nèi)部讀取控制信號INT_READ產(chǎn)生多個相位受控的讀取命令RD_CMD<0>至RD_CMD<m>，每個具有不同的相位。為了產(chǎn)生所述多個相位受控的讀取命令RD_CMD<0>至RD_CMD<m>，如圖7所示，移位寄存器42包括彼此耦合的m+1個D觸發(fā)器。這里m是正整數(shù)。換言之，第一D觸發(fā)器420的輸入端子與第(m+1)D觸發(fā)器42_m的輸出端子耦合，而第一D觸發(fā)器42_0的輸出端子與第二D觸發(fā)器42_1的輸入端子耦合。以上所述的連接方法應(yīng)用于本發(fā)明的移位寄存器42中的每個D觸發(fā)器。此外，內(nèi)部讀取控制信號INT_READ輸入到全部D觸發(fā)器42_0至42_m的每個時鐘輸入。
參考圖8，響應(yīng)于相位受控的讀取命令，例如RD_CMD<0>及標(biāo)志信號，例如Flag<0>及Flag<k>，包括在碼比較塊40中的每個子比較單元，例如44_0及44_1，比較第一二進制碼Code_dll<0:n>與第二二進制碼Code_ext<0:n>。如果第一與第二二進制碼Code_dll<0:n>與Code_ext<0:n>相同，則每個子比較單元輸出被激勵為邏輯高電平的數(shù)據(jù)輸出使能信號，例如Douten<0>及Douten<1>。
每個子比較單元，例如44_0，包括寄存器，例如REG1，第一同(exclusive NOR)門，例如XNOR1，及與門，例如AD2。例如在第一子比較單元44_0中，響應(yīng)于相位受控的讀取命令，例如RD_CMD<0>，寄存器REG1暫時保存第二二進制碼Code_ext<0:n>。如果第一和第二二進制碼，例如Code_dll<0:n>和Code_ext<0:n>相同，則第一同門XNOR1輸出邏輯高電平信號給與門AD2。與門AD2執(zhí)行異或門EXOR2的輸出信號與標(biāo)志信號Flag<0>間的邏輯與運算，以由此輸出數(shù)據(jù)輸出使能信號Douten<0>。另一個子比較單元44_k具有與子比較單元44_0相同的結(jié)構(gòu)。
參考圖9，標(biāo)志產(chǎn)生單元46基于數(shù)據(jù)輸出使能信號Douten<k>及相位受控的讀取命令RD_CMD<k>而輸出標(biāo)志信號Flag<k>，以便檢查第二二進制碼Code_ext<0:n>的有效性。這里k是0和m間的整數(shù)。標(biāo)志產(chǎn)生單元46包括多個反相器IV1至IV6、第一與非門ND1、第一PMOS晶體管P1、及第一NMOS晶體管N1。第一反相器IV1輸出數(shù)據(jù)輸出使能信號Douten<k>的翻轉(zhuǎn)信號給第二反相器IV2及第一與非門ND1。第二至第四反相器IV2至IV4串聯(lián)連接為反相器鏈。反相器鏈IV2至IV4將反相器IV1的輸出信號延遲并翻轉(zhuǎn)。第一與非門ND1執(zhí)行第一反相器IV1與反相器鏈IV2至IV4的輸出信號間的邏輯與非運算。
第一PMOS晶體管P1及第一NMOS晶體管N1串聯(lián)連接于電壓電源與地之間。與非門ND1的輸出信號輸入到PMOS晶體管P1的柵；而相位受控的讀取命令RD_CMD<k>輸入到NMOS晶體管N1的柵。第五及第六反相器IV4及IV5連接為反相鎖存器。反相器IV4及IV5翻轉(zhuǎn)自PMOS晶體管P1與NMOS晶體管N1的公共節(jié)點獲得的信號，以由此輸出經(jīng)翻轉(zhuǎn)的信號作為標(biāo)志信號Flag<k>。
當(dāng)各從所述多個子比較單元，例如44_0輸出的數(shù)據(jù)輸出使能信號之一，例如Douten<0>為邏輯高電平時，即在所述多個子比較單元之一中所比較的第一與第二二進制碼Code_dll<0:n>與Code_ext<0:n>相同時，異或門ENOR1將等待時間控制信號Late_con激勵為邏輯高電平。
在碼比較單元40中，如果讀取命令RD_CMD輸入到碼比較單元40，則該碼比較單元40將第二二進制碼Code_ext<0:n>暫時保存在子比較單元例如44_0的寄存器例如REG1中。碼比較單元40比較所述第一與第二二進制碼Code_ext<0:n>與Code_dll<0:n>，以由此根據(jù)比較結(jié)果來輸出數(shù)據(jù)輸出使能信號，例如Douten<0>。這里，響應(yīng)于讀取命令RD_CMD，所述第二二進制碼Code_ext<0:n>保存在由移位寄存器42選擇的所述多個子比較單元中的一個中。此外，包括在所選子比較單元中的對應(yīng)寄存器應(yīng)被驗證是否通過使用標(biāo)志信號，例如Flag<0>而暫時保存了有效的第二二進制碼Code_ext<0:n>。
參考圖9，當(dāng)相位受控的讀取命令RD_CMD<k>作為邏輯高電平輸入時，標(biāo)志信號Flag<k>被使能為邏輯高電平；而當(dāng)數(shù)據(jù)輸出使能信號Douten<k>被激勵為邏輯高電平時，標(biāo)志信號Flag<k>被禁止為邏輯低電平。
如以上所述，根據(jù)本發(fā)明的等待時間控制單元改善了同步半導(dǎo)體器件的等待時間控制；并且特別通過減小延遲而較快地產(chǎn)生等待時間控制信號。因此，通過使用根據(jù)本發(fā)明的等待時間控制單元，同步半導(dǎo)體器件可提高操作速度。
本申請包含涉及2004年12月30日在韓國專利局提交的韓國專利申請No.2004-116449的主題，其整個內(nèi)容在此引用作為參考。
雖然已經(jīng)就特定實施例描述了本發(fā)明，但對本領(lǐng)域技術(shù)人員顯而易見的是，可在如以下權(quán)利要求所限定的本發(fā)明的精神及范圍內(nèi)做出各種改變和修改。
符號說明10DLL時鐘計數(shù)器20延遲塊，等待時間控制單元22D觸發(fā)器24復(fù)制延遲單元30主時鐘計數(shù)器40碼比較單元42移位寄存器44子比較單元46標(biāo)志產(chǎn)生單元CLCAS等待時間AL加法等待時間WL寫入等待時間ECLK 外部時鐘信號RD_CMD讀取命令I(lǐng)NT_READ 內(nèi)部讀取控制信號tREAD 預(yù)定讀取延遲時間DLL 延遲鎖定環(huán)DQ輸出數(shù)據(jù)CLK_DLL DLL時鐘信號tDLL 數(shù)據(jù)輸出延遲tCC 外部時鐘信號tDLY 延遲時間clkoe 延遲時鐘信號oe輸出使能信號Late_com 等待時間控制信號RD_CMD讀取命令
CLK_Ext 采樣主時鐘AD1 第一與門D 輸入端子ST D輸出信號EN 使能信號EXOR1 第一異或門RD_CMD 相位受控的讀取命令I(lǐng)V 反相器ND1 第一與非門P1 第一PMOS晶體管N1 第一NMOS晶體管。
權(quán)利要求
1.一種用于控制同步半導(dǎo)體器件中的等待時間的裝置，包括第一計數(shù)塊，用于計數(shù)第一時鐘信號的循環(huán)，以由此產(chǎn)生第一二進制碼；第二計數(shù)塊，用于計數(shù)第二時鐘信號的循環(huán)，以由此產(chǎn)生第二二進制碼，其中所述第二時鐘信號通過將所述第一時鐘信號延遲預(yù)定延遲量而獲得；以及碼比較塊，用于響應(yīng)于命令而存儲所述第二二進制碼，并將所述第一二進制碼與所述第二二進制碼相比較以由此產(chǎn)生等待時間控制信號。
2.如權(quán)利要求1的裝置，其中如果所述第一二進制碼與所述第二二進制碼相同，則產(chǎn)生所述等待時間控制信號。
3.如權(quán)利要求1的裝置，其中自延遲鎖定環(huán)輸出的第一時鐘信號比外部時鐘信號領(lǐng)先第一時段；而所述第二時鐘信號比所述外部時鐘信號滯后第二時段。
4.如權(quán)利要求3的裝置，進一步包括延遲塊，用于將所述第一時鐘信號延遲所述預(yù)定延遲量以產(chǎn)生所述第二時鐘信號的，其中所述預(yù)定延遲量將所述第一時段加到所述第二時段。
5.如權(quán)利要求4的裝置，其中所述第一時段為所述第一時鐘信號與響應(yīng)于所述命令而輸出的輸出數(shù)據(jù)間的時隙；而所述第二時段為所述命令與響應(yīng)于所述命令而產(chǎn)生的內(nèi)部命令間的時隙。
6.如權(quán)利要求4的裝置，其中所述延遲塊包括觸發(fā)器，用于接收所述第一時鐘信號，以由此產(chǎn)生啟動信號；復(fù)制延遲，用于接收所述啟動信號，以通過將所述啟動信號延遲所述預(yù)定延遲量而產(chǎn)生使能信號；以及邏輯門，用于接收所述外部時鐘及所述使能信號以產(chǎn)生所述第二時鐘信號。
7.如權(quán)利要求6的裝置，其中所述碼比較塊包括移位寄存器，用于響應(yīng)于每個內(nèi)部命令而產(chǎn)生多個內(nèi)部數(shù)據(jù)指令，每個具有不同的相位；多個子比較單元，每個用于響應(yīng)于對應(yīng)的內(nèi)部數(shù)據(jù)指令及對應(yīng)的標(biāo)志信號來比較所述第一二進制碼與所述第二二進制碼，以由此在所述第一與第二二進制碼相同時，激勵數(shù)據(jù)使能信號；多個標(biāo)志產(chǎn)生器，每個用于響應(yīng)于對應(yīng)的內(nèi)部數(shù)據(jù)指令及對應(yīng)的數(shù)據(jù)使能信號來產(chǎn)生所述標(biāo)志信號，所述標(biāo)志信號用來檢查所述第二二進制碼的有效性；及第二邏輯門，用于在至少一個數(shù)據(jù)使能信號被激勵時激勵所述等待時間控制信號。
8.如權(quán)利要求7的裝置，其中所述子比較單元包括寄存器，用來響應(yīng)于所述內(nèi)部數(shù)據(jù)指令而暫時存儲所述第二二進制碼；第三邏輯門，用于在所述第一與第二二進制碼相同時激勵輸出信號；以及第四邏輯門，用于在所述輸出信號與所述標(biāo)志信號被激勵時激勵所述數(shù)據(jù)使能信號。
9.如權(quán)利要求1的裝置，其中在所述第一及第二時鐘信號分別輸入到所述第一及第二計數(shù)塊之前基于CAS等待時間分別將所述第一計數(shù)塊及所述第二計數(shù)塊設(shè)置為預(yù)定值。
10.一種用于控制同步半導(dǎo)體器件中的等待時間的方法，包括下列步驟A)計數(shù)第一時鐘信號的循環(huán)，以由此產(chǎn)生第一二進制碼；B)計數(shù)第二時鐘信號的循環(huán)，以由此產(chǎn)生第二二進制碼，其中所述第二時鐘信號通過將所述第一時鐘信號延遲預(yù)定延遲量而獲得；以及C)響應(yīng)于命令而存儲所述第二二進制碼，并比較所述第一二進制碼與所述第二二進制碼，以由此產(chǎn)生等待時間控制信號。
11.如權(quán)利要求10的方法，其中在步驟C)中，如果所述第一二進制碼與所述第二二進制碼相同，則產(chǎn)生所述等待時間控制信號。
12.如權(quán)利要求10的方法，其中自延遲鎖定環(huán)輸出的第一時鐘信號比外部時鐘信號領(lǐng)先第一時段；而所述第二時鐘信號比所述外部時鐘信號滯后第二時段。
13.如權(quán)利要求12的方法，進一步包括將所述第一時鐘信號延遲達所述預(yù)定延遲量來產(chǎn)生所述第二時鐘信號的步驟，其中所述預(yù)定延遲量將所述第一時段加到所述第二時段。
14.如權(quán)利要求13的方法，其中所述第一時段是所述第一時鐘信號與響應(yīng)于所述命令而輸出的輸出數(shù)據(jù)間的時隙；而所述第二時段是所述命令與響應(yīng)于所述命令而產(chǎn)生的內(nèi)部命令間的時隙。
全文摘要
一種用于控制同步半導(dǎo)體器件中的等待時間的裝置，包括第一計數(shù)塊，計數(shù)第一時鐘信號的循環(huán)以由此產(chǎn)生第一二進制碼；第二計數(shù)塊，計數(shù)第二時鐘信號的循環(huán)以由此產(chǎn)生第二二進制碼，其中所述第二時鐘信號通過將所述第一時鐘信號延遲預(yù)定延遲量而獲得；以及碼比較塊，用于響應(yīng)于命令而存儲所述第二二進制碼，并比較所述第一二進制碼與所述第二二進制碼，以由此產(chǎn)生等待時間控制信號。
文檔編號G11C11/409GK1797606SQ20051010334
公開日2006年7月5日 申請日期2005年9月16日 優(yōu)先權(quán)日2004年12月30日
發(fā)明者金始弘, 尹相植 申請人:海力士半導(dǎo)體有限公司