專利名稱：半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲器件，特別地涉及一種具有能同時實現(xiàn)與邏輯晶體管的工藝兼容性、低成本的半導體存儲器的半導體器件。
背景技術：
隨著微細化的推進，變得能夠將大量的晶體管集成在同一芯片之上，伴隨于此，發(fā)展成能夠在同一芯片上搭載很多的功能。與處理器混裝在同一芯片上的片內存儲器比將存儲器作為其它芯片的結構，在數(shù)據(jù)傳送速度、功耗兩方面具有優(yōu)勢。特別是，隨著不斷提高攜帶電話、PDA為首的移動設備的功能，更加重視高性能與功耗的并存，因此，片內存儲器的作用較大。以往，根據(jù)與邏輯晶體管的制造工藝的兼容性，一直使用專用SRAM。作為片內的低電能SRAM的現(xiàn)有技術，可列舉非專利文獻1。
作為比SRAM更高集成度的存儲器，眾所周知的是DRAM。但是，DRAM采用在電容器中存儲電荷的動作原理、以微小的單元面積確保電容器電容在一定量以上，因此，引入如Ta2O5(五氧化鉭)這種高介電常數(shù)材料和立體結構是必不可少的，且與邏輯晶體管的工藝兼容性差。作為不必使用特別的電容器結構就能動作的DRAM，提出了稱為增益單元的存儲元件結構。這是通過寫入用的晶體管在存儲節(jié)點注入電荷，利用存儲的電荷使另外設置的讀取用的晶體管的閾值電壓變化進行存儲。為了說明，在圖1A、圖1B中列舉出兩個增益單元結構的存儲單元的等效電路。圖1A是二晶體管結構，圖1B是三晶體管結構。下面，按圖1所示的對應關系，使用如下術語讀取晶體管、寫入晶體管、選擇晶體管。作為與本發(fā)明相關的現(xiàn)有技術，列舉出在寫入用的晶體管中使用多晶硅的非專利文獻2、及在讀取用的晶體管中使用多晶硅的非專利文獻3。此外，還列舉出在非專利文獻4記載的使用多晶硅的增益單元存儲器。在該論文中，記載了一種增益單元存儲器，該增益單元存儲器利用在溝道使用了極薄多晶硅的TFT的漏電流非常小的特征，具有充分的保持時間。
非專利文獻1M.Yamaoka等，IEEE國際固體電路會議(IEEEInternational Solid State-State Circuits Conferences)，2004年，第494-495頁。
非專利文獻2H.Shichijo等，固體器件與材料會議(ConferenceOn Solid State Devices and Materials)，1984年，第265-268頁。
非專利文獻3S.Shukuri等，IEEE國際電子器件會議(IEEEInternational Electron Devices Meeting)，1992年，第1006-1008頁。
非專利文獻3T.Osabe等，IEEE國際電子器件會議(IEEEInternational Electron Devices Meeting)，2000年，第301-304頁。
如上所述，迄今為止作為代替用作片內存儲器的SRAM的存儲器，使用增益單元的DRAM具有優(yōu)勢。特別是T.Osabe等人于2000年IEEE國際電子器件會議的第301-304頁中記載的存儲器，盡管特別使用漏電流小的晶體管，由此使存儲電荷量比現(xiàn)有的一晶體管一電容器結構的DRAM小，仍能夠期待足夠長的信息保持時間。因此，可以實現(xiàn)能夠加長更新周期、并且功耗小的存儲器。如上所述，該結構通常不需要特別的電容器結構，因此在與邏輯晶體管的工藝兼容性優(yōu)良，但是，發(fā)明者們?yōu)榱藢⒋私Y構應用于邏輯混裝存儲器，從而進行了獨立的詳細研討，并發(fā)現(xiàn)了以下課題。當用于讀取的晶體管的柵絕緣膜減薄到大約3nm或3nm以下時，由于柵絕緣膜的隧道電流而失去存儲電荷，因此，必須使柵絕緣膜為3nm以上。
但是，由于該膜厚比邏輯部的晶體管的柵絕緣膜厚度更薄，在讀取用的晶體管中就不能使用邏輯電路用的晶體管。另一方面，用更厚的柵絕緣膜的晶體管被使用在在與外部電源連接用的電路。例如，外部電源為3.3伏和2.5伏的情況下，使用柵絕緣膜厚度為7nm左右或5nm左右的晶體管。但是，這些晶體管的柵極長度長，若用它們形成存儲單元，單元面積就會增大。此外，即使是一晶體管一電容器結構的DRAM的存儲單元的總線晶體管，也使用5nm左右的膜厚。在該總線晶體管中，為了能夠使用比較短的柵極長度，就在擴散層結構的設計上下工夫。但是，在這種情況下，為了形成擴散層需要進行多次特別的離子注入工序，因此，增加了工序數(shù)，成本也會上升。此外，在此假設柵絕緣膜材料為SiO2表述，但是，也可以使用不同的材料，例如導入氮的SiO2膜和氮化硅膜、鉿氧化物、氧化鋁等。在此情況下，假設在柵絕緣膜的漏電流為相同程度的膜厚進行重讀(比普通SiO2的情況更厚)，則同樣的情況成立。并且，在寫入用的晶體管中，為了實現(xiàn)低漏電而使溝道的膜厚非常薄是重要的，但是，發(fā)現(xiàn)了對于溝道的結晶化存在課題。
圖2是在非晶狀態(tài)下研究在各種膜厚上淀積的、硅膜的結晶化溫度的情況。在各溫度下進行30分鐘的退火。其結果發(fā)現(xiàn)，膜厚為5nm或5nm以下時結晶化溫度急劇上升，對于3nm或3nm以下的膜厚結晶化溫度超過800℃。將溫度實施于退火時，會引起用于邏輯晶體管的擴散層及柵電極低電阻化的鈷硅化物的凝聚。已知對于10nm以上的膜厚的膜在700℃或700℃以下進行結晶化，不會引起這種問題。在此，圖2中的10nm以上的實驗圖意味著只有在700℃下結晶化才是充分的，實際上預想為如實線所示的結晶化溫度。

發(fā)明內容
因此，本發(fā)明的目的在于，提供一種方法，實現(xiàn)與邏輯晶體管的工藝兼容性好、低成本的半導體存儲器。
上述目的能通過如下的半導體器件實現(xiàn)，該半導體器件在半導體襯底上具有邏輯部、由多個單位存儲單元構成的存儲器部、和供給電源的高耐壓部，其中單位存儲單元至少包括如下的兩個晶體管寫入晶體管的源或漏之一方與位線連接、源或漏的另一方與電荷存儲節(jié)點連接，相對于電荷存儲節(jié)點進行電荷的存取；和讀取晶體管依賴通過寫入晶體管相對于電荷存儲節(jié)點存取的存儲電荷量，調制在其源和漏之間設置的溝道區(qū)域的導電性(コンダクタンス)；上述讀取晶體管具有比上述邏輯部的晶體管更厚的柵絕緣膜；決定與形成上述源或漏的一部分的高濃度雜質擴散區(qū)相鄰而設置的上述讀取晶體管的柵極長度的擴散層，比決定構成上述高耐壓部的晶體管的柵極長度的擴散層的結深度淺、其雜質濃度更高。
此外，使上述寫入晶體管的溝道區(qū)為厚度5nm或5nm以下的硅；此外，使上述寫入晶體管的溝道區(qū)為非晶硅。
并且，使上述寫入晶體的柵電極為金屬。
由此，實現(xiàn)本發(fā)明的目的。
發(fā)明效果本發(fā)明能夠提供一種實現(xiàn)半導體器件的方法，該半導體器件具有與邏輯晶體管的工藝兼容性好、低成本的半導體存儲器。


圖1A是用于說明增益單元結構的DRAM存儲單元的等效電路圖(二晶體管結構的情況)。
圖1B是用于說明增益單元結構的DRAM存儲單元的等效電路圖(三晶體管結構的情況)。
圖2是研究極薄非晶硅膜的膜厚與結晶化溫度關系的實驗結果。
圖3是用于說明實施例1的半導體芯片的結構的截面結構圖。
圖4是用于說明實施例1的半導體芯片的存儲單元內的寫入晶體管結構的截面結構圖。
圖5是用于說明實施例1的半導體芯片內的單位存儲單元的結構的頂視圖。
圖6A是用于說明實施例1的半導體芯片的制造方法的截面結構圖。
圖6B是用于說明實施例1的半導體芯片的制造方法的截面結構圖。
圖7是用于說明實施例1的半導體芯片內的存儲單元陣列結構的等效電路圖。
圖8是用于說明實施例2的半導體芯片的結構的截面結構圖。
圖9是用于說明實施例2的半導體芯片內的單位存儲單元的結構的頂視圖。
圖10是用于說明實施例3的半導體芯片內的存儲單元的結構的截面結構圖。
圖11是用于說明實施例5的半導體芯片的結構的截面結構圖。
圖12是用于說明實施例6的半導體芯片的結構的截面結構圖，并表示著邏輯晶體管、存儲單元的讀取、選擇晶體管、2.5伏I/O電路、3.3伏I/O電路的截面圖。
圖13用于說明實施例6的半導體芯片內的存儲單元內的寫入晶體管的結構的截面結構圖。
具體實施例方式
以下，參照附圖詳細地說明本發(fā)明的實施形態(tài)。并且，在用于說明實施形態(tài)的所有附圖中，原則上對相同的部件賦予相同的符號，并省略其重復說明。此外，在下面，將存儲器或存儲單元這樣的術語用于表示本發(fā)明的存儲器。另外，SRAM和快閃存儲器、EEPROM等多數(shù)處于同一芯片上的情況較多，在下面，存儲器的術語僅用于表示本發(fā)明的增益單元存儲器。并且，特別地，對于在不同的實施例之間功能與差異對應，即使形狀、雜質濃度和結晶性等有差異，也賦予相同的編號。
(實施例1)首先，下文說明本發(fā)明的存儲單元的結構。
(結構說明)圖3是并排表示了本實施方式的半導體芯片的邏輯晶體管截面、存儲單元截面、高耐壓晶體管截面的圖。存儲單元是相當于圖1B的三晶體管的增益單元結構。圖5是表示存儲單元的平面結構的圖。圖3的存儲單元部分的截面與圖5的沿B-B線的截面對應。此外，在圖4表示圖5的沿A-A面的截面結構。此外，圖6是用于說明制造工序的截面圖，圖7是說明存儲單元的陣列結構的等效電路圖。在圖7中，以虛線包圍的部分對應于單位存儲單元。在截面圖、平面圖中，為了說明省略接觸圖案和布線進行顯示。在下面，在圖1所示的結構中，用圖1B的三晶體管結構的存儲單元進行說明，但是，也可使用圖1A的二晶體管結構的存儲單元。在三晶體管結構中，由于存在選擇晶體管，具有能夠確保讀取充分的讀取余量的特點。另一方面，在二晶體管結構中，具有能夠實現(xiàn)單元面積小、低面積、即低成本的LSI的特點。
在由p型單晶硅構成的半導體襯底(下面，稱為襯底)1上形成有p型阱3、n型阱(未圖示)。元件隔離區(qū)2是將在襯底中挖出的溝槽用SiO2膜填埋。并且，在此p型阱3與p型襯底1直接連接著，但是，也可以采取在p型襯底1內設置n型區(qū)域、在其中形成p型區(qū)域的所謂三重阱結構。當采用三重阱結構時，就可以將通過n型區(qū)域互相隔離的p型阱彼此設定為不同電壓，并能夠對襯底施加偏壓。此外，柵絕緣膜厚度由氮化處理后的SiO2膜構成，厚度可設定為2nm和7nm的兩個水準。邏輯晶體管的柵絕緣膜11為2nm厚度，存儲單元的柵絕緣膜14和高耐壓晶體管的柵絕緣膜17為7nm厚度。各晶體管的柵電極10、13、22、16由表面通過鈷硅化物12被低電阻化的多晶硅構成。在此，邏輯晶體管的柵極長度為70nm、存儲單元的讀取晶體管的柵極長度為180nm、選擇晶體管的柵極長度為120nm、高耐壓晶體管的柵極長度為400nm。在此，讀取晶體管的柵極長度比選擇晶體管的柵極長度還要長，這是由于在讀取晶體管中柵電容成為電荷存儲部，因此，要確保一定的容量。另一方面，對選擇晶體管沒有這種制約，在短溝道效應沒有成為問題的范圍內，最好是使用非常短的柵極長度作為高性能的晶體管。此外，讀取晶體管和選擇晶體管的柵電極之下31、32雜質濃度不同，且在讀取晶體管和選擇晶體管中有著不同的閾值。由此產生的效果在后面進行描述。并且，選擇晶體管與邏輯晶體管相比，由于柵絕緣膜厚，為了抑制短溝道效應，基本上使用比邏輯晶體管還要長的柵極長度。各晶體管的柵電極具有由SiO2和SiN構成的側壁結構15。在側壁結構之下，設有淺n-區(qū)域、所謂的外延區(qū)域5，7，9。并且，作為側壁下的擴散層的稱呼，有時不稱為外延區(qū)(extension)而稱為LDD，特別是高耐壓MOS的情況下多稱為LDD，但在本說明書中不加區(qū)分地表述為外延區(qū)。
此外，在側壁的外側設置有作為源、漏區(qū)域的n+區(qū)域4、6、23、8。邏輯晶體管與高耐壓晶體管相比，使用了淺的外延區(qū)域。這是通過摻入低能量的雜質或進行從表面開始的雜質擴散來形成的，但是，其用于制備抑制橫方向、縱方向的雜質擴散、且柵極長度短時其短溝道效應強的外延區(qū)結構。此外，邏輯晶體管與高耐壓晶體管相比，外延區(qū)域的雜質濃度高。
另一方面，高耐壓晶體管以更高的能量進行雜質摻入，準備了在縱方向、橫方向上的擴展很寬的外延區(qū)域。這是為了確保足夠的PN結的耐壓。在此，特征點是存儲單元部分的外延區(qū)域的深度。在存儲單元部分與高耐壓晶體管相同，使用7nm厚度的柵絕緣膜，并且，外延區(qū)結構與邏輯晶體管相同，使用淺的外延區(qū)。在實際中，在存儲器部分形成為比邏輯晶體管稍淺的外延區(qū)。這是由于，在后述的制造工藝中，同時進行邏輯晶體管和存儲單元部分的雜質摻入，但這時所穿過的柵絕緣膜的厚度不同。通過使用這種淺的外延區(qū)而使短溝道特性優(yōu)良，因此，就能夠使柵極長度比高耐壓晶體管短，并能夠實現(xiàn)小的存儲單元面積。此外，如后所述，在該讀取晶體管、選擇晶體管上施加的電壓小，因此，也不需要特別高的結耐壓。讀取晶體管的柵絕緣膜厚度比邏輯晶體管厚，是為了在柵極積累電荷而進行存儲，并為了防止通過柵絕緣膜的隧道電流引起的泄放電荷。并且，在本實施例中，為了減少加工工序而使用了與高耐壓晶體管相同的柵絕緣膜厚度，但是，基于柵絕緣膜漏電的觀點，只要是3nm以上即可，因此，例如也可以為了存儲單元用而另外準備4nm的柵絕緣膜厚度，成為三水準柵絕緣膜結構。即使在這種情況下，外延區(qū)結構也使用與邏輯晶體管相同的結構。由此，能夠形成短溝道特性優(yōu)良的晶體管。由于比高耐壓晶體管的柵絕緣膜薄，所以短溝道特性更加優(yōu)良、并能夠使用短的柵極長度，從而能夠實現(xiàn)更小的單元面積。此外，讀取晶體管、選擇晶體管的柵電容增大，讀取速度提高。并且，由于增加了存儲電荷量，能夠實現(xiàn)穩(wěn)定的動作、長的保持時間。并且，由于減少了亞閾值系數(shù)，對于相同的存儲電荷具有較大的讀取電流變化，讀取余量增加。
接著，對寫入晶體管進行說明。寫入晶體管的源13、漏19區(qū)域分別起到發(fā)揮各電荷存儲節(jié)點、寫入位線的作用，源13區(qū)域的多晶硅仍然成為讀取晶體管的柵電極。在此，寫入晶體管發(fā)揮總線晶體管的作用，隨著偏壓關系，源、漏的作用相反，在此為了簡單，用固定的名稱稱呼。源13、漏19區(qū)域由厚度150nm的n型多晶硅構成，用厚度2.5nm的未摻雜的極薄多晶硅膜連接著。此外，該極薄多晶硅膜能夠隔著厚度15nm的SiO2膜20、通過由n型多晶硅膜構成的柵電極18來控制電位。該柵電極18與寫入字線連接著。源13、漏19、柵電極20用鈷硅化物將表面硅化物化，此外，具有側壁結構。此FET結構的寫入晶體管具有漏電流非常小的特點。發(fā)明者們通過獨自的研討，發(fā)現(xiàn)在膜厚5nm或5nm以下存在顯著的漏電降低的效果。這認為是，與普通晶體管的PN結的面積比較，膜的截面積非常小，還認為是，通過膜厚方向的量子力學的封閉效應，實際上使帶隙變寬的效應引起的。
(動作說明)說明本實施方式的存儲器的動作。
首先，說明寫入動作。根據(jù)希望寫入的信息，將寫入位線電位設定為高電位(例如1伏)、或低電位(例如0伏)之后，使寫入字線電壓從保持電位(例如-0.5伏)上升到寫入電位(例如2伏)。由此，寫入晶體管導通，并在寫入位線上設定的電位被寫入存儲節(jié)點13。此后，通過使寫入字線電壓再一次返回到保持電位，結束寫入。在進行寫入期間，最好是固定好選擇晶體管的擴散層6的電位。在此設為0伏。此外，將選擇晶體管的柵電極的讀取字線22設為低電位(例如0伏)，通過預先使晶體管截止，變得寫入動作時很難受到讀取位線的電位變化的影響。
接著說明讀取動作。將寫入字線電壓仍舊保持在保持電位(例如-0.5伏)，進行讀取動作。首先，將讀取位線設為規(guī)定的預充電電壓(例如1伏)，并且，將讀取晶體管的源6的電位固定在規(guī)定的電位(例如0伏)。通過將選擇晶體管的柵電極的讀取字線22設為高電位(例如1伏)，使選擇晶體管導通時，此時在讀取位線23和讀取晶體管的源6之間流過電流，讀取位線的電位就會變化，但是，讀取晶體管的導電性會隨著在讀取晶體管中存儲的信息而不同，因此，讀取位線的電位的變化速度會不同。在規(guī)定的定時，啟動與讀取位線連接的讀取放大器，并且，通過放大與基準電位的大小能夠進行讀取。使用在此所述的電位關系的情況下，在寫入時，進行高電位寫入時讀取位線的電位下降快，因此作為低電位被放大。以低電位寫入的信息，讀取時就會被放大為高電位。因而，寫入時的高電位、低電位的關系與讀取時變?yōu)橄喾矗虼吮仨氉⒁?。并且，基本上該動作是非破壞性讀取，與一晶體管對一電容器型的DRAM不同。進行不能忽略讀取干擾的設計，在讀取之后進行再寫入的動作也無妨。
接著，說明更新動作。在本實施例中，更新動作按256ms間隔進行。首先，進行由被選擇的讀取字線驅動的存儲單元的讀取。接著，將該行的放大信息的反轉信息輸入到寫入位線，隨后，若使用與原來的行對應的寫入字線進行寫入動作，則進行更新。通過按順序選擇字線并重復該動作，就能夠進行存儲單元陣列整體的更新動作。
(制造方法)接著，用圖6來說明本實施形態(tài)的LSI芯片的制造方法。
首先，氧化p型硅襯底1的表面，淀積SiN膜之后，以抗蝕劑為掩膜蝕刻SiN膜、SiO2膜、Si形成溝槽，用CVD-SiO2膜填埋溝槽之后進行平坦化，在襯底1上形成元件隔離區(qū)2和有源區(qū)。接著，離子注入雜質而形成n型阱及p型阱3。進行閾值調整用的雜質摻雜后，進行厚度6nm左右的柵氧化，將邏輯晶體管部分開口的抗蝕劑圖案26作為掩膜，通過進行氫氟酸處理，去除開口部的柵絕緣膜(圖6A)。在此，存儲單元部分使用沒有開口的圖案。去除抗蝕劑之后，進行厚度2nm的柵氧化。在高耐壓晶體管部分中，調整好最初的氧化量，以使此時的氧化量和先前的氧化量合計為7nm。接著，淀積厚度150nm的柵電極用的未摻雜的多晶硅膜。以抗蝕劑為掩膜，在希望作為n型柵的區(qū)域以及存儲單元部分中摻入n型的雜質。接著，以抗蝕劑為掩膜，局部蝕刻多晶硅，形成寫入晶體管的溝道定義用的溝槽。此后，淀積厚度2.5nm的非晶硅膜、厚15nm的SiO2膜，以抗蝕劑為掩膜進行加工，由此進行寫入晶體管的源、漏、溝道和讀取晶體管的柵電極加工。并且，淀積厚度50nm的n型多晶硅膜，進行850℃的退火，使非晶硅膜結晶。接著，以抗蝕劑為掩膜加工n型多晶硅，形成寫入晶體管的柵電極。接著，對形成P型晶體管的區(qū)域摻入P型雜質，進行對柵電極的雜質注入和閾值調整。接著，以抗蝕劑為掩膜進行蝕刻，形成邏輯部和包含高耐壓晶體管的外圍電路的柵電極。并且，以抗蝕劑為掩膜進行n型高耐壓晶體管的外延區(qū)形成的雜質摻入。本實施例中，在40keV下，對nMOS每一平方厘米摻入10的13次方(1×1013/cm2)的As。接著，以抗蝕劑為掩膜，進行p型高耐壓晶體管的外延區(qū)形成的雜質摻入。在此，在40keV下，摻入1×1013/cm2的BF2。接著，對邏輯部的nMOS形成區(qū)和存儲單元部分進行外延區(qū)形成的n型雜質摻入(圖6B)。將覆蓋高耐壓晶體管部分、p型晶體管部分的抗蝕劑圖案27作為掩膜，以4keV摻入1×1014/cm2的As(砷)。此后，在更深的位置以10keV摻入1×1013/cm2的p型雜質B(硼)，并且為了防止擊穿提高了外延區(qū)下33、34的p型阱濃度。并且，將覆蓋高耐壓晶體管部分、n型晶體管部分的抗蝕劑圖案作為掩膜，對邏輯部的pMOS形成區(qū)域進行形成外延區(qū)的p型雜質摻入。以3keV摻入1×1014/cm2的BF2。并且，在更深的位置以40keV摻入1×1013/cm2的n型雜質As(砷)，并且為了防止擊穿提高了外延區(qū)下的n型阱濃度。此后，淀積CVD-SiO2膜、SiN膜、CVD-SiO2膜后，進行回蝕，在柵電極側面形成側壁。將該側壁和抗蝕劑作為掩膜，在nMOS區(qū)摻入n型雜質、在pMOS區(qū)摻入p型雜質而形成擴散層。該擴散層用雜質摻入在邏輯部和高耐壓部、存儲單元的讀取晶體管和選擇晶體管中使用了相同的雜質摻入工序。通過使用如上所述的雜質摻入工序，在用于形成存儲單元部分的外延區(qū)、擴散層中，就不需要準備特別的掩膜、工序，能夠實現(xiàn)制造成本的降低。
包含加熱工序的最終的外延區(qū)結構是，邏輯晶體管、存儲單元的讀取、選擇晶體管的任意一個從柵絕緣膜和硅襯底界面到5nm的深度的As濃度都是每一立方厘米5×1019左右。此外，外延區(qū)正下方的結深從柵絕緣膜和硅襯底界面開始測量，邏輯晶體管為22nm，存儲單元的讀取、選擇晶體管為18nm。另一方面，3.3伏用的高耐壓MOS從柵絕緣膜和硅襯底界面到5nm的深度的As濃度為每一立方厘米1×1018左右，在濃度上低一個數(shù)量級左右。此外，結外延區(qū)正下方的結深從柵絕緣膜和硅襯底界面開始測量為60nm，深兩倍以上。
此后，利用濺射淀積Co(鈷)，進行退火與硅反應之后，去除Co。此時，在存儲單元中的寫入晶體管的柵電極上表面和源/漏區(qū)域的上表面的一部分、讀取晶體管和選擇晶體管也被硅化物化。并且，淀積、平坦化絕緣膜之后，進行接觸形成工序、導通孔(ビア)形成、布線工序。重復通孔形成、導通孔形成、布線形成，由此制備出所需層數(shù)的布線。
在本實施方式中，使用了n型的寫入晶體管和n型的讀取、選擇晶體管的組合，但是，這也可以是不同極性的組合或p型彼此的組合。即使在這些情況下，如上所述地在讀取晶體管和選擇晶體管的擴散層中，與邏輯晶體管相同，使用外延區(qū)、擴散層是同樣的。在絕緣膜上形成寫入晶體管，不需要形成阱，因此，就不用特別增大面積，就能使用不同的極性。在寫入晶體管和讀取、選擇晶體管中使用不同極性的選擇，在不能忽視寫入晶體管的柵電極和讀取晶體管的柵電極的電容耦合的情況下是有效的。例如，是n型寫入、讀取晶體管的情況下，寫入動作結束時寫入晶體管的柵電極的電位就會從高電位下降到保持電位。此時，通過電容耦合電荷存儲節(jié)點的電位也下降，因此，具有讀取晶體管高電阻化的可能性。在本實施例中，通過將讀取晶體管的閾值設定得比選擇晶體管更低，即使存在電容耦合，也能夠確保足夠的讀取電流。關于選擇晶體管，上述的電容耦合是無關的，反而基于非選擇存儲單元的截止漏電流抑制的觀點，閾值不太下降較好。因此，成為讀取晶體管的閾值比選擇晶體管的閾值還低。另一方面，若寫入晶體管和選擇晶體管的極性相反，這種電容耦合具有向增加讀取電流的方向動作的特點。因此，例如在寫入晶體管用n型，讀取、選擇晶體管用p型晶體管的情況下，與僅以n型構成的情況不同，讀取晶體管的閾值相對于選擇晶體管，就沒有必要是更容易導通(在p型的情況下，、更高的負電壓)的值，是相同的閾值或讀取晶體管的閾值更難以導通(在p型情況下，更低的負電壓)的值較好。其結果是，保持著的信息引起的讀取晶體管的電阻比變大，并能夠較大地獲取讀取余量。在這種情況下，電荷存儲節(jié)點在寫入晶體管附近為n型，在讀取晶體管附近為p型，并形成有pn結，但是，通過表面的硅化物相互電氣連接著。此外，讀取晶體管和選擇晶體管使用相同的極性較好。p型寫入晶體管導通電流小、且截止電流也小，因此保持特性優(yōu)良。此外，若使用p型的讀取晶體管，與n型的讀取晶體管比較，即相同柵絕緣膜厚度，也具有柵絕緣膜漏電小的特點。并且，在本實施例中，雖然假設為p型襯底，也可以使用SOI(絕緣體上硅Silicon onInsulator)襯底。若使用SOI襯底，能夠提高邏輯晶體管的特性，實現(xiàn)更高速、低功耗的LSI。此外，在本實施例中，柵電極使用了表面硅化物化后的多晶硅、柵絕緣膜使用了SiO2膜，但是，將金屬柵電極和鉿氧化物、氧化鋁等高電介質膜用于柵絕緣膜的情況下，在此所述的擴散層結構和柵絕緣膜的組合也是有效的。在該情況下，柵絕緣膜厚度的大小關系不是以物理膜厚，而是可以重讀為電性地換算成SiO2膜厚的膜厚而解釋。例如，在高電介質膜和SiO2膜的柵絕緣膜混合存在的情況下，使用高電介質膜介電常數(shù)換算為提供同等靜電電容的SiO2的膜厚，這個比SiO2膜更薄的情況下，如果將高電介質膜解釋為薄膜的柵絕緣膜，在本實施例中所述的關系中仍然是有效的。以上所述的情況在其它實施例中也同樣符合。
(實施例2)
圖8、9表示本發(fā)明的第二實施方式。圖8并排表示了本實施方式的半導體芯片的邏輯晶體管截面、存儲單元截面、高耐壓晶體管截面。圖9是存儲單元的頂視圖，C-C截面對應于圖9的存儲器部分。本實施例的等效電路與實施例1相同，動作也相同，因此只說明不同點。首先，不同點在于，在寫入晶體管中使用著立體結構。通過使用立體結構，寫入晶體管在讀取晶體管的正上方形成，具有存儲單元的面積非常小的特點。此立體結構的寫入晶體管，將厚度3nm的未摻雜的極薄非晶硅作為溝道膜21，該極薄非晶硅膜形成在貫穿寫入位線用的多晶硅和其下的SiO2膜而到達讀取晶體管的柵電極即電荷存儲節(jié)點13的孔的側面。并且，將在其內側形成的SiO2膜作為柵絕緣膜，用于埋入其內側的孔形成的多晶硅是柵電極18。本結構不僅能縮小單元面積，而且寫入晶體管的柵電極18和電荷存儲節(jié)點13間的寄生電容小，因此，具有讀取動作余量大的特點。此外，在該寫入晶體管的溝道使用極薄的非晶硅這點上也與實施例1不同。本結構是在襯底表面上形成的晶體管之上形成寫入晶體管的結構，因此，在形成邏輯晶體管后形成寫入晶體管的制作工藝是自然的。如本發(fā)明要解決的課題所述，通過獨立研討發(fā)現(xiàn)了厚度5nm以下的極薄的非晶硅膜的結晶化溫度會上升。因此，為了進行結晶化，需要在800℃以上的溫度進行數(shù)分鐘以上的退火，但是，這樣的溫度會引起鈷硅化物的凝聚、外延區(qū)的擴寬。發(fā)明者們研討了采用不進行結晶化的結構。其結果可知，若在相同的溝道膜厚的情況下使用非晶硅，比使用了多晶硅的情況導通電流更加減小，但同時截止電流也減小。因此，若使用比多晶硅更厚的膜厚，能夠獲得充分的特性。因此，在本實施例的結構中，采用非晶硅能夠減輕對前面形成的晶體管的熱阻抗。并且，在本實施例中，為了減少存儲單元的面積，較窄地形成了讀取晶體管的柵電極和選擇晶體管的柵電極的間隔。在此，使間隔為150nm。該間隔比在本實施例中使用的側壁寬度90nm的兩倍小，因此，成為讀取晶體管和選擇晶體管的兩晶體管的側壁連接的形狀25。因此，兩個晶體管不是通過n+區(qū)域的擴散層、而是以淺形成的外延區(qū)24彼此變成連接。在本發(fā)明中，不需要在這些晶體管之間形成接點，通過用淺的外延區(qū)來進行連接，具有不引起電氣問題而能實現(xiàn)小存儲單元的特點。該連接的側壁的其它特點與制造工序一并說明。
說明本實施例的制造工序。大的方面，相對于實施例1在形成邏輯晶體管、高耐壓晶體管之前形成了寫入晶體管，在本實施例中，不同點在于后形成寫入晶體管。
首先，氧化p型硅襯底1的表面，淀積SiN膜之后，以抗蝕劑為掩膜，蝕刻SiN膜、SiO2膜、Si形成溝槽，用CVD-SiO2膜填埋溝槽后，進行平坦化，在襯底1上形成元件隔離區(qū)2和有源區(qū)。接著，離子注入雜質，形成n型阱及p型阱3。進行調整閾值用的雜質摻雜后，進行厚度6nm左右的柵氧化，將邏輯晶體管部分開口的抗蝕劑圖案作為掩膜進行氫氟酸處理，由此去除開口部的柵絕緣膜。在此，存儲單元部分使用沒有開口的圖案。去除抗蝕劑之后，進行厚度2nm的柵氧化。在高耐壓晶體管部分中，調整好最初的氧化量，使這時的氧化量和先前的氧化量合計為7nm的目標值。接著，淀積厚度150nm的柵電極用的未摻雜的多晶硅膜、厚度30nm的SiO2膜。以抗蝕劑為掩膜分別在形成N型晶體管的區(qū)域摻入N型雜質、在形成P型晶體管的區(qū)域中摻入P型雜質，進行對柵電極的雜質注入和閾值調整。接著，以抗蝕劑為掩膜進行蝕刻，形成邏輯部和含有高耐壓晶體管的外圍電路的柵電極。并且，以抗蝕劑為掩膜進行n型高耐壓晶體管的外延區(qū)形成的雜質摻入。在本實施例中，在nMOS晶體管中以10keV摻入P(磷)。接著，以抗蝕劑為掩膜進行p型高耐壓晶體管的外延區(qū)形成的雜質摻入。在此，以5keV摻入BF2。接著，在邏輯部的nMOS形成區(qū)和存儲單元部分進行外延區(qū)形成的n型雜質摻入。在3keV下，摻入了As(砷)。此后，在更深的位置摻入p型雜質，并為了防止擊穿提高了外延區(qū)下的p型阱濃度。并且，在邏輯部的pMOS形成區(qū)域進行外延區(qū)形成的p型雜質摻入。以3keV摻入BF2。并且，在更深的位置以40keV摻入n型雜質，并為了防止擊穿提高了外延區(qū)下的n型阱濃度。此后，淀積CVD-SiO2膜、SiN膜、CVD-SiO2膜之后進行回蝕，在柵電極側面形成側壁。以此側壁和抗蝕劑為掩膜，通過在nMOS區(qū)域中摻入n型雜質、在pMOS區(qū)域中摻入p型雜質而形成擴散層。該擴散層用雜質摻入，在邏輯部和高耐壓部、存儲單元的讀取晶體管和選擇晶體管使用了相同的雜質摻入工序。此后，將覆蓋不希望硅化的柵電極用多晶硅部分的抗蝕劑圖案作為掩膜，進行SiO2膜的蝕刻，露出希望硅化物化的部分的多晶硅膜。在此，在存儲單元中，選擇晶體管的柵電極的多晶硅被露出，但是，讀取晶體管的柵電極的多晶硅表面沒有被露出。另外使用多晶硅圖案形成的電阻元件部分的表面也沒有被露出。利用濺射淀積Co(鈷)，進行退火與硅反應后去除Co。其結果，能做出讀取晶體管和電阻元件的部分是沒有硅化的圖案。此后，淀積厚度120nm的SiO2后，淀積40nm的n型多晶硅、30nm的SiO2膜。以抗蝕劑為掩膜形成貫穿SiO2膜、n型多晶硅、SiO2膜到達讀取晶體管的柵電極的、寫入晶體管的溝道孔。在此，如果成為電荷存儲節(jié)點的讀取晶體管的表面進行了硅化，依賴于硅化物的削減量，電氣特性受到很大的影響，并擔心晶片間、晶片內的元件之間的特性差異。在本實施例中，由于沒有硅化物化讀取晶體管表面，避免了這種擔心，實現(xiàn)了特性均勻的存儲單元。并且，通過硅化物化讀取晶體管表面、以貫穿硅化物形狀形成讀取晶體管的溝道形成孔，而避免上述擔心。對于選擇晶體管沒有這種限制，特別地，作為本地布線使用選擇晶體管的柵電極的情況下，最好是進行硅化物化。如果不硅化物化讀取晶體管的柵電極，而只硅化物化選擇晶體管，這兩個晶體管之間成為問題。如果在兩個晶體管之間存在擴散層，在表面露出用的SiO2蝕刻中，依賴于光刻的對準精度，只有部分被硅化物化，因此，成為存儲單元間的差異的主要原因。但是，本實施例中，兩個晶體管間通過相互連接的側壁，襯底表面被覆蓋，具有避免了這種差異的主要原因的特點。并且，淀積厚度3nm的非晶硅膜、厚度15nm的SiO2膜、n型多晶硅膜。此后，以抗蝕劑為掩膜，進行(連接到寫入字線)寫入晶體管的柵電極、(連接到寫入位線)寫入晶體管的漏區(qū)的加工。進行絕緣膜淀積、平坦化之后，進行接點形成工序、通路形成、布線工序。通過重復通孔形成、通路形成，布線形成，只準備所需層數(shù)的布線。
(實施例3)圖10表示本發(fā)明的第三實施方式。本實施例與實施例2不同之處僅在于，晶體管的硅化物化材料、及寫入晶體管的構成材料。在下面，僅說明與實施例2的不同。首先，在本實施例中，將(Ni)鎳用于硅化物化材料。因此，除特別處之外，在柵表面12、及擴散層表面上存在鎳硅化物。鎳硅化物與鈷硅化物比較電阻低、即使對微細的柵電極圖案，也能夠制作出相同的硅化物圖案這樣的特點。另一方面，眾所周知，耐熱性低、利用600℃左右的退火會由變質引起高阻化。因此，使用鎳硅化物來加工出晶體管之后，要形成如實施例2的寫入晶體管結構的情況下，通過CVD淀積多晶硅膜成問題。因此，在本發(fā)明中，用W(鎢)來形成寫入晶體管的寫入晶體管上部引出區(qū)域30。此外，使寫入晶體管的柵電極為TiN(鈦氮化物)29和W(鎢)28的疊層結構。此外，讀取晶體管的柵電極13表面使用硅化物化之后的物質，設置為使在內側側面上形成溝道用的孔圖案的孔底部貫穿被硅化的表面而到達多晶硅。使柵電極為疊層結構是為了通過在與溝道硅對置的側使用TiN來調整寫入晶體管的閾值。根據(jù)發(fā)明者們的研討，如實施例1、2那樣，用n型多晶硅形成了柵電極的情況下，閾值小以進行0伏保持。因此，當保持的寫入字線電壓使用負電壓時，保持特性優(yōu)良。但是，在待機時也需要持續(xù)地產生負電壓，因此在電源部分有電能消耗。此外，了解到用p型的多晶硅來形成柵電極的情況下，如果閾值稍微變高，并且對保持的寫入字線電壓使用正電壓，保持特性就優(yōu)良。如果使用具有中間的功函數(shù)的TiN來形成柵電極，可知用大致0伏的保持電壓就能夠獲得良好的保持特性。因此，就能夠進一步減小待機時的電能消耗。這種關系一般在溝道中具有未摻雜的極薄硅膜的晶體管中成立，且不依賴于此晶體管的源、漏、柵的形狀而成立。通過使用W的漏區(qū)，與半導體的連接部分就成為肖特基勢壘，這就會沒有PN結也能起到抑制漏電流的作用。這也可以是其它金屬。此外，在寫入晶體管下部，雖然溝道膜與鎳硅化物直接連接，但是，通過貫穿鎳硅化物來設置孔而使溝道膜與n+區(qū)域相連接著，因此，通過后續(xù)的熱處理n型雜質在溝道膜之內擴散，能夠在比與鎳硅化物接觸的面更上的位置形成結，因此，特別不會受影響。這在使用鈷硅化物的情況下也是同樣的。采取如上所述的結構，就能夠在低溫下形成寫入晶體管。
(實施例4)說明本發(fā)明的第四實施形態(tài)。在本實施形態(tài)中，與實施例1不同之處僅在于，存儲單元的讀取晶體管的擴散層結構。在本實施例中，對于存儲單元的讀取晶體管、選擇晶體管的擴散層形成，其特點在于，不是與邏輯晶體管同時進行柵側壁下的淺外延區(qū)域的雜質摻入工序，而是通過獨立的工序、以比邏輯晶體管更高的能量進行雜質摻入。在實施例1中，經過比邏輯晶體管還厚的絕緣膜摻入雜質，因此，摻入的雜質量減少，并且存儲單元的讀取晶體管的外延區(qū)的電阻變得比邏輯部高，但是，通過以更高的能量獨立地進行摻入，就能夠在最佳位置處摻入最佳量的雜質。相對于在邏輯部的nMOS的外延區(qū)形成中，以3keV每一平方厘米摻入10的14次方(1×1014/cm2)的As，在存儲單元部中，將5keV的As摻入1×1014/cm2。其結果是，摻入雜質的濃度分布，不僅峰值位置變深，而且分散會變大。但是，存儲單元的讀取晶體管、選擇晶體管的任意一個都比邏輯晶體管柵極長度更長，將柵絕緣膜厚度厚的情況考慮進來，也沒有擊穿的憂慮。即使在這種情況下，與I/O用高耐壓晶體管比較，在外延區(qū)淺、且濃度高這點上與實施例1是同樣的。對于邏輯部的外延區(qū)雜質摻入用而言，需要另外的光掩模，但是，與I/O用高耐壓晶體管比較短溝道特性優(yōu)良，因此，能夠使用短的柵極長度，就能夠實現(xiàn)小的單元面積，因此，在能夠降低并抑制芯片成本這點上與實施例1具有同樣的效果。
(實施例5)圖11表示本發(fā)明的第五實施形態(tài)。在本實施形態(tài)中，與實施例1的不同之處僅在于，存儲單元的讀取晶體管的柵極下的襯底濃度。在本實施例中，在存儲單元的讀取晶體管和選擇晶體管使用不同的閾值這點上與實施例1是相同的。使用N型的寫入晶體管、n型的讀取晶體管的情況下，比選擇晶體管的閾值更低地設定讀取晶體管的閾值。將選擇晶體管設為增強型，讀取晶體管為耗盡型。在實施例1中敘述了這樣構成的效果，但是，在此將更詳細地表述。由于在寫入晶體管的柵電極和讀取晶體管的柵電極兼電荷存儲區(qū)域間存在電容耦合，當寫入動作結束時，隨著寫入晶體管的柵電極電位的下降，電荷存儲區(qū)域的電位下降。例如，作為high狀態(tài)，即使對存儲電荷寫入0.8伏，通過電容耦合的效應下降到0.4伏。特別地，在本發(fā)明中使用了漏電流小且薄溝道膜的晶體管，在寫入時，將柵電壓上升到比邏輯晶體管的電源電壓更高的電位來使用而實現(xiàn)了寫入高速化，因此，具有寫入晶體管的柵電壓的振幅大、電容耦合效應顯著的特點。如本實施例所述，通過較低地設定讀取晶體管的閾值，即使考慮電容耦合的效果，也能夠使保持high狀態(tài)的讀取晶體管的溝道電阻降低，能夠較大地取得讀取電流，因此，對讀取高速化有效。另一方面，由于選擇晶體管不存在這種寄生電容的效應，為了將非選擇單元的漏電流抑制為較小，最好是設為更高的閾值。讀取晶體管是耗盡型，在制造工序中，在溝道中摻入As。不使用P是為了使只有襯底表面附近為n型。此外，摻入P防止在比表面附近更深的區(qū)域的擊穿，也可使柵下的較深區(qū)域39的p型雜質(在此為B)的濃度比選擇晶體管更高。即使使用了As的情況下，使柵極之下的較深區(qū)域39的p型雜質(在此為B)的濃度比選擇晶體管更高的方法也是有效的。與不使用這種方法的情況比較，能夠在As的雜質摻入時使用高能量，與摻入時通過的柵絕緣膜厚度的差異對應，晶體管特性受到的影響就會變小，可期待提高合格率。此外，一般地，如果使用低的閾值，短溝道特性就會劣化，但是，在本實施例中，與實施例1相同地讀取晶體管的柵極長度比選擇晶體管的柵極長度還長，因此，相對于柵極長度的差異，是既能夠確保足夠的穩(wěn)定性、又能縮小存儲單元面積的結構。
(實施例6)圖12、13表示本發(fā)明的第六實施形態(tài)。在本結構中，存儲芯片的柵絕緣膜厚度由7nm、5nm、2.5nm三個基準的膜厚構成。雖然在3.3伏系列的I/O(輸入/輸出)電路由厚度7nm的柵絕緣膜17的晶體管構成這點上與實施例1是相同的，但是，作為2.5伏系列的I/O電路用的晶體管的柵絕緣膜36的膜厚，卻使用5nm的獨立的膜厚。存儲單元的讀取晶體管的柵絕緣膜40的厚度為5nm，使用與2.5伏系列的膜厚相同的膜厚。由于是比實施例1更薄的柵絕緣膜，能夠更加縮短柵極長度，能夠更加縮小存儲單元面積。在本實施例中，讀取晶體管、選擇晶體管都使用100nm的柵極長度。2.5伏系列的I/O電路用的晶體管具有與邏輯用、3.3伏用的任意一個都不相同的外延區(qū)結構(38)。具體地，比邏輯用更深、比3.3伏用更淺。存儲單元的讀取、選擇晶體管的外延區(qū)域7比2.5伏系列的晶體管更淺。在制作時，與實施例1相同地也可以通過與邏輯部分相同的工序來進行外延區(qū)形成用的雜質摻入，也可以與實施例4同樣地以獨立的工序進行，但是，無論哪一種都具有比2.5伏晶體管更淺，濃度也更高的外延區(qū)結構這點上是相同的。
此外，準備了1.8伏系列I/O用柵絕緣膜的情況下，也可將此在存儲單元的讀取晶體管、選擇晶體管使用。使用了SiO2的柵絕緣膜的情況下，通常使用4nm的薄的膜厚，但基于柵絕緣膜漏電的觀點，實驗上已知即使使用該膜厚存儲器的保持特性的劣化是較小的。通常，一晶體管一電容結構的DRAM的總線晶體管的柵絕緣膜使用5nm以上的SiO2膜。這不僅是為了將柵絕緣膜的漏電抑制為較小，而且，還為了進行充分的寫入，將柵電極升壓到2.5伏左右使用，因此，基于可靠性的觀點不能比這個厚度更薄。另一方面，在本發(fā)明中，寫入晶體管和讀取晶體管是獨立的，關于讀取晶體管可以設計為使只有柵絕緣膜的漏電流為一定值以下，因此，能夠使用不到5nm的絕緣膜厚，隨之能夠與1.8伏的I/O進行公用。
此外，在本實施例中不進行寫入晶體管的硅化物化，將寫入晶體管的柵電極41的多晶硅膜厚設為50nm。在實施例1的柵電極18中，使用了120nm的膜厚。硅化物化寫入晶體管部分時，如果寫入晶體管的柵極高度低，柵和源漏的硅化物容易連接。在本實施例中，未進行硅化物化，由此能夠較低地設定寫入晶體管的柵極高度，能夠減少在后續(xù)加工中的等級差異，具有加工余量增大的特點。為了僅使局部未硅化物化，在硅化物化之前的工序中，可以進行如下的普通硅化工序整體淀積作為保護的絕緣膜，通過光刻只留下未硅化物化的區(qū)域的絕緣膜而蝕刻其它。此后，進行一般的硅化工序，即粘附Co(鈷)等的金屬加熱硅化后去除未反應的金屬。
權利要求
1.一種半導體存儲器件，其在半導體襯底上具有邏輯部、由多個單位存儲單元構成的存儲部和供給電源的高耐壓部，其特征在于，上述單位存儲單元至少包括如下兩個晶體管寫入晶體管，其源或漏的一方與位線連接、另一方與電荷存儲節(jié)點連接，對上述電荷存儲節(jié)點進行電荷的存??；以及讀取晶體管，其依存于通過上述寫入晶體管對電荷存儲節(jié)點進行存取的存儲電荷量，調制在其源及漏之間設置的溝道區(qū)域的導電性；上述讀取晶體管具有比上述邏輯部的晶體管厚的柵絕緣膜；決定與形成上述源或漏的一部分的高濃度雜質擴散區(qū)域相鄰而設置的上述讀取晶體管的柵極長度的擴散層，結深度比決定構成上述高耐壓部的晶體管的柵極長度的擴散層淺，其雜質濃度高。
2.一種半導體存儲器件，其在半導體襯底上具有邏輯部、由多個單位存儲單元構成的存儲部和供給電源的高耐壓部，其特征在于，上述單位存儲單元至少包括如下三個晶體管寫入晶體管，其源或漏的一方與位線連接、另一方與電荷存儲節(jié)點連接，對上述電荷存儲節(jié)點進行電荷的存??；讀取晶體管，其依存于通過上述寫入晶體管對電荷存儲節(jié)點進行存取的存儲電荷量，調制在其源及漏之間設置的溝道區(qū)域的導電性；以及選擇晶體管，與上述讀取晶體管串聯(lián)連接，其柵電極與存儲單元選擇用的字線連接；上述讀取晶體管和選擇晶體管同構成上述邏輯部的晶體管相比，具有更厚的柵絕緣膜；決定與形成上述源或漏的一部分區(qū)域的高濃度雜質擴散區(qū)域相鄰而設置的上述讀取晶體管的柵極長度的擴散層，結深度比決定構成上述高耐壓部的晶體管的柵極長度的擴散層淺，其雜質濃度高。
3.如權利要求2所述的半導體存儲器件，其特征在于，上述讀取晶體管具有比上述選擇晶體管更長的柵極長度。
4.如權利要求2所述的半導體存儲器件，其特征在于，上述選擇晶體管和上述讀取晶體管具有不同的閾值電壓。
5.如權利要求2所述的半導體存儲器件，其特征在于，上述選擇晶體管的柵電極表面被硅化物化，上述讀取晶體管的柵電極表面沒有被硅化物化。
6.如權利要求2所述的半導體存儲器件，其特征在于，具有在上述選擇晶體管和上述讀取晶體管的各柵電極的兩側壁部形成的側壁；在位于上述側壁下方的上述半導體襯底內形成決定柵極長度的擴散層；在決定上述選擇晶體管的柵極長度的擴散層的任一個中，相鄰地設有與決定上述柵極長度的擴散層相比、被導入高濃度雜質的擴散層區(qū)域。
7.如權利要求1所述的半導體存儲器件，其特征在于，上述寫入晶體管的溝道區(qū)域由厚度小于等于5nm的硅構成。
8.如權利要求2所述的半導體存儲器件，其特征在于，上述寫入晶體管的溝道區(qū)域由厚度小于等于5nm的硅構成。
9.如權利要求3所述的半導體存儲器件，其特征在于，上述寫入晶體管的溝道區(qū)域由厚度小于等于5nm的硅構成。
10.如權利要求4所述的半導體存儲器件，其特征在于，上述寫入晶體管的溝道區(qū)域由厚度小于等于5nm的硅構成。
11.如權利要求5所述的半導體存儲器件，其特征在于，上述寫入晶體管的溝道區(qū)域由厚度小于等于5nm的硅構成。
12.如權利要求6所述的半導體存儲器件，其特征在于，上述寫入晶體管的溝道區(qū)域由厚度小于等于5nm的硅構成。
13.如權利要求1所述的半導體存儲器件，其特征在于，上述寫入晶體管的溝道區(qū)域由非晶硅構成。
14.如權利要求2所述的半導體存儲器件，其特征在于，上述寫入晶體管的溝道區(qū)域由非晶硅構成。
15.如權利要求3所述的半導體存儲器件，其特征在于，上述寫入晶體管的溝道區(qū)域由非晶硅構成。
16.如權利要求1所述的半導體存儲器件，其特征在于，上述寫入晶體管的柵電極由金屬構成。
17.如權利要求2所述的半導體存儲器件，其特征在于，上述寫入晶體管的柵電極由金屬構成。
18.如權利要求1所述的半導體存儲器件，其特征在于，上述寫入晶體管的源或漏的至少一方由金屬構成。
19.如權利要求2所述的半導體存儲器件，其特征在于，上述寫入晶體管的源或漏的至少一方由金屬構成。
全文摘要
提供一種半導體存儲器件。隨著微細化的推進，盡管需求代替SRAM的半導體存儲器，而課題是使與邏輯晶體管的工藝兼容性和低成本并存的半導體存儲器的實現(xiàn)方法。本發(fā)明是在一種同一芯片內具有邏輯部和存儲部的半導體器件中，存儲部的單位存儲單元至少具有兩個晶體管，上述一個晶體管是進行存儲電荷的存取的寫入晶體管，上述另一個晶體管是依賴通過上述寫入晶體管存取的存儲電荷量來改變其源漏之間的導電性的讀取晶體管，在上述讀取晶體管中使用比邏輯部的晶體管更厚的柵絕緣膜，其特征在于，在上述讀取晶體管中使用與邏輯部相同的擴散層結構。
文檔編號G11C11/405GK1713387SQ20051007819
公開日2005年12月28日 申請日期2005年6月16日 優(yōu)先權日2004年6月22日
發(fā)明者石井智之, 峰利之, 佐野聰明, 龜代典史 申請人:株式會社瑞薩科技