專利名稱：半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及能夠使用存儲(chǔ)器自測(cè)試電路進(jìn)行存儲(chǔ)器的燒入檢查的半導(dǎo)體集成電路裝置。
背景技術(shù)：
以往，為了在系統(tǒng)LSI內(nèi)置的存儲(chǔ)器燒入測(cè)試中實(shí)現(xiàn)與邏輯電路同時(shí)進(jìn)行燒入測(cè)試和與燒入夾具中可控端子數(shù)受限制的情況配合等，而減少存儲(chǔ)器的控制端子數(shù)。
例如，如特開平11-260096號(hào)公報(bào)(文獻(xiàn)1)所公開的那樣，使用作為外部時(shí)鐘的分頻器的地址發(fā)生電路的分頻輸出信號(hào)生成存儲(chǔ)器檢查所必要的檢查數(shù)據(jù)、地址和存儲(chǔ)器控制信號(hào)，將檢查結(jié)果的通過/通不過信號(hào)作為通過/通不過判定標(biāo)志信號(hào)輸出，由此可以使輸入和輸出配合，使用2個(gè)引腳對(duì)存儲(chǔ)器宏進(jìn)行檢查，在燒入檢查時(shí)對(duì)存儲(chǔ)器部和邏輯電路部同時(shí)進(jìn)行檢查。
但是，在上述文獻(xiàn)1公開的燒入測(cè)試電路中，作為測(cè)試電路，存儲(chǔ)器內(nèi)部必須有必要的檢查數(shù)據(jù)、地址和存儲(chǔ)器控制信號(hào)的生成電路及檢查結(jié)果的通過/通不過信號(hào)判定電路，所以，存在因增加了和存儲(chǔ)器的實(shí)際動(dòng)作無直接關(guān)系的測(cè)試電路而使存儲(chǔ)器部的面積增大的技術(shù)問題。
另一方面，近年來，伴隨存儲(chǔ)器部的高速化和1個(gè)芯片內(nèi)存儲(chǔ)器宏搭載數(shù)量的增加，提高了對(duì)實(shí)現(xiàn)全速(at-speed)檢查和減少外部端子數(shù)等的要求。因此，為了滿足上述要求，裝有對(duì)芯片內(nèi)的存儲(chǔ)器進(jìn)行自測(cè)試的功能電路(存儲(chǔ)器BIST＜Built In Self Test內(nèi)部自測(cè)試＞電路)的系統(tǒng)LSI增加了。
通常，作為存儲(chǔ)器BIST電路的動(dòng)作，利用某一特定的檢查模式進(jìn)行存儲(chǔ)器部的檢查，并在檢查結(jié)束后通過輸出檢查結(jié)果的通過/通不過信號(hào)進(jìn)行存儲(chǔ)器好壞的判定。
作為在燒入測(cè)試中使用該存儲(chǔ)器BIST電路的課題，可以舉出燒入期間中的存儲(chǔ)器部的檢查模式。在燒入測(cè)試期間中必須對(duì)存儲(chǔ)器部連續(xù)執(zhí)行檢查模式程序。但是，因存儲(chǔ)器BIST電路在檢查結(jié)束后停止了對(duì)存儲(chǔ)器部的檢查，故在開始再次檢查時(shí)必須進(jìn)行存儲(chǔ)器BIST電路的復(fù)位。即在燒入測(cè)試中，存在每當(dāng)存儲(chǔ)器BIST測(cè)試結(jié)束時(shí)要從外部控制其復(fù)位動(dòng)作和增加復(fù)位控制用外部端子的技術(shù)課題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體集成電路裝置，可以利用存儲(chǔ)器BIST電路實(shí)現(xiàn)燒入測(cè)試，而不需要來自外部的復(fù)位動(dòng)作控制，由此，可以減少存儲(chǔ)器(存儲(chǔ)器宏)內(nèi)部的燒入測(cè)試用電路，縮小芯片面積。
第1發(fā)明的半導(dǎo)體集成電路裝置具有存儲(chǔ)器部、測(cè)試存儲(chǔ)器部的存儲(chǔ)器自測(cè)試電路和對(duì)存儲(chǔ)器自測(cè)試電路進(jìn)行復(fù)位的復(fù)位電路，存儲(chǔ)器自測(cè)試電路包括產(chǎn)生存儲(chǔ)器部的地址的地址發(fā)生電路；生成向存儲(chǔ)器部寫入的數(shù)據(jù)模型的數(shù)據(jù)模型生成電路；產(chǎn)生用來與地址發(fā)生電路產(chǎn)生的地址對(duì)應(yīng)控制數(shù)據(jù)模型向存儲(chǔ)器部的寫入動(dòng)作和從存儲(chǔ)器部讀出數(shù)據(jù)的動(dòng)作的存儲(chǔ)器控制信號(hào)的控制信號(hào)發(fā)生電路；判定存儲(chǔ)器部是否合格的良否判定電路，對(duì)由數(shù)據(jù)模型生成電路生成的向存儲(chǔ)器部寫入的數(shù)據(jù)模型對(duì)應(yīng)的期望值數(shù)據(jù)與在向存儲(chǔ)器部寫入數(shù)據(jù)模型后從存儲(chǔ)器部讀出的輸出數(shù)據(jù)進(jìn)行比較，若一致則判定是合格品，若不一致則判定為次品；判定存儲(chǔ)器測(cè)試是否結(jié)束的測(cè)試結(jié)束判定電路，復(fù)位電路響應(yīng)測(cè)試結(jié)束判定電路的存儲(chǔ)器測(cè)試的結(jié)束判定，對(duì)存儲(chǔ)器自測(cè)試電路進(jìn)行復(fù)位。
按照該結(jié)構(gòu)，在燒入測(cè)試時(shí)，復(fù)位電路在存儲(chǔ)器自測(cè)試電路開始存儲(chǔ)器部的測(cè)試之后，響應(yīng)測(cè)試結(jié)束判定電路的存儲(chǔ)器測(cè)試結(jié)束判定，使存儲(chǔ)器自測(cè)試電路復(fù)位，因此，當(dāng)存儲(chǔ)器自測(cè)試電路再次開始存儲(chǔ)器的檢查時(shí)，可以不需要來自外部的復(fù)位控制，就能連續(xù)執(zhí)行存儲(chǔ)器部的檢查。即，通過使存儲(chǔ)器自測(cè)試電路開始動(dòng)作一次，就可以在一定時(shí)間內(nèi)連續(xù)進(jìn)行檢查，而不需要從外部控制。這樣，由于可以利用存儲(chǔ)器自測(cè)試電路實(shí)現(xiàn)燒入測(cè)試，而不需要來自外部的復(fù)位控制，所以，能夠減少存儲(chǔ)器內(nèi)部的燒入測(cè)試電路，縮小芯片面積。
第2發(fā)明的半導(dǎo)體集成電路裝置是，在第1發(fā)明的半導(dǎo)體集成電路裝置中，復(fù)位電路輸入外部控制信號(hào)，當(dāng)外部控制信號(hào)是第1電平時(shí)，使對(duì)存儲(chǔ)器自測(cè)試電路的復(fù)位動(dòng)作有效，當(dāng)外部控制信號(hào)是第2電平時(shí)，使復(fù)位動(dòng)作無效。
按照該結(jié)構(gòu)，除了第1發(fā)明的效果之外，在燒入測(cè)試的存儲(chǔ)器部的連續(xù)檢查的執(zhí)行中，使外部控制信號(hào)為第2電平，任意期間存儲(chǔ)器自測(cè)試電路的復(fù)位動(dòng)作都無效，由此，通過返回存儲(chǔ)器部的檢查執(zhí)行和判定存儲(chǔ)器好壞的通常的存儲(chǔ)器自測(cè)試電路的動(dòng)作，可以在燒入測(cè)試時(shí)進(jìn)行存儲(chǔ)器部好壞的判定。接著，再次使外部控制信號(hào)為第1電平，使存儲(chǔ)器自測(cè)試電路的復(fù)位動(dòng)作有效，由此，可以返回到存儲(chǔ)器部的連續(xù)檢查動(dòng)作，所以，可以在每個(gè)任意期間監(jiān)視存儲(chǔ)器部的好壞判定。
第3發(fā)明的半導(dǎo)體集成電路裝置是，在第1發(fā)明的半導(dǎo)體集成電路裝置中，有多個(gè)存儲(chǔ)器部，多個(gè)存儲(chǔ)器部分別由存儲(chǔ)器選擇信號(hào)來選擇并進(jìn)行動(dòng)作，存儲(chǔ)器選擇信號(hào)與存儲(chǔ)器自測(cè)試電路內(nèi)的地址發(fā)生電路所產(chǎn)生的任意地址對(duì)應(yīng)生成。
按照該結(jié)構(gòu)，除了第1發(fā)明的效果之外，在裝有多個(gè)存儲(chǔ)器部的系統(tǒng)LSI中，通過將存儲(chǔ)器選擇信號(hào)分配給例如將存儲(chǔ)器自測(cè)試電路內(nèi)的地址發(fā)生電路的某一個(gè)存儲(chǔ)器地址譯碼后的信號(hào)，可以使各存儲(chǔ)器部共用一個(gè)地址發(fā)生電路。因此，不必對(duì)每一個(gè)存儲(chǔ)器部都預(yù)備存儲(chǔ)器自測(cè)試電路內(nèi)的地址發(fā)生電路，可以對(duì)芯片面積的縮小做出貢獻(xiàn)。
第4發(fā)明的半導(dǎo)體集成電路裝置是，在第3發(fā)明的半導(dǎo)體集成電路裝置中，各存儲(chǔ)器部共用與存儲(chǔ)器自測(cè)試電路的良否判定電路電連接的存儲(chǔ)器部的輸出數(shù)據(jù)線。
按照該結(jié)構(gòu)，除了第3發(fā)明的效果之外，在裝有多個(gè)存儲(chǔ)器部的系統(tǒng)LSI中，因各存儲(chǔ)器部共用與存儲(chǔ)器自測(cè)試電路的良否判定電路連接的存儲(chǔ)器部的輸出數(shù)據(jù)線(輸出數(shù)據(jù)總線)，故存儲(chǔ)器自測(cè)試電路內(nèi)的良否判定電路可以共用。因此，不必對(duì)每一個(gè)存儲(chǔ)器部都預(yù)備良否判定電路，可以對(duì)芯片面積的縮小做出貢獻(xiàn)。
第5發(fā)明的半導(dǎo)體集成電路裝置是，在第3發(fā)明的半導(dǎo)體集成電路裝置中，多個(gè)存儲(chǔ)器部由1個(gè)以上的輸入輸出數(shù)據(jù)位寬度是最小的n位寬度(n是正整數(shù))的第1存儲(chǔ)器部和1個(gè)以上的比n位寬度大的第2存儲(chǔ)器部構(gòu)成，存儲(chǔ)器自測(cè)試電路的數(shù)據(jù)模型生成電路的數(shù)據(jù)模型輸出部的位寬度和從良否判定電路的存儲(chǔ)器部讀出的輸出數(shù)據(jù)的輸入部的位寬度是n位寬度，設(shè)有數(shù)據(jù)寬度擴(kuò)張電路和數(shù)據(jù)寬度縮小電路，該數(shù)據(jù)寬度擴(kuò)張電路將從數(shù)據(jù)模型生成電路輸出的n位寬度數(shù)據(jù)變換成第2存儲(chǔ)器部的輸入輸出數(shù)據(jù)位寬度的數(shù)據(jù)再向第2存儲(chǔ)器部輸出，該數(shù)據(jù)寬度縮小電路將從第2存儲(chǔ)器部輸出的數(shù)據(jù)變換成良否判定電路的輸入部的n位寬度數(shù)據(jù)再向良否判定電路輸出。
按照該結(jié)構(gòu)，除了第3發(fā)明的效果之外，通過設(shè)置數(shù)據(jù)寬度擴(kuò)張電路和數(shù)據(jù)寬度縮小電路，當(dāng)各存儲(chǔ)器部的輸入輸出數(shù)據(jù)位寬度不同時(shí)，使存儲(chǔ)器自測(cè)試電路的數(shù)據(jù)模型生成電路的輸出部和良否判定電路的輸入部的位寬度符合最小數(shù)據(jù)位寬度數(shù)n，在存儲(chǔ)器自測(cè)試電路和輸入輸出數(shù)據(jù)位寬度比n位寬度大的存儲(chǔ)器部之間調(diào)整數(shù)據(jù)寬度，可以使多個(gè)存儲(chǔ)器部共用存儲(chǔ)器自測(cè)試電路的數(shù)據(jù)模型生成電路和良否判定電路。因此，不必對(duì)每一個(gè)存儲(chǔ)器部都預(yù)備數(shù)據(jù)模型生成電路和良否判定電路，可以對(duì)芯片面積的縮小做出貢獻(xiàn)。
第6發(fā)明的半導(dǎo)體集成電路裝置是，在第1發(fā)明的半導(dǎo)體集成電路裝置中，具有多個(gè)由對(duì)應(yīng)的存儲(chǔ)器部、存儲(chǔ)器自測(cè)試電路和復(fù)位電路構(gòu)成的模塊，設(shè)置所有存儲(chǔ)器測(cè)試結(jié)束檢測(cè)電路，當(dāng)所有的存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束判定電路進(jìn)行了存儲(chǔ)器測(cè)試結(jié)束判定時(shí)，發(fā)出檢測(cè)信號(hào)，各復(fù)位電路響應(yīng)所有存儲(chǔ)器測(cè)試結(jié)束檢測(cè)電路的檢測(cè)信號(hào)，使對(duì)應(yīng)的存儲(chǔ)器自測(cè)試電路復(fù)位。
按照該結(jié)構(gòu)，除了第1發(fā)明的效果之外，在裝有多個(gè)存儲(chǔ)器部的系統(tǒng)LSI中，在所有的存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束之前不執(zhí)行各存儲(chǔ)器自測(cè)試電路的復(fù)位。因此，向存儲(chǔ)器單元加的動(dòng)態(tài)應(yīng)力在各存儲(chǔ)器部之間相同，所以，即使存儲(chǔ)器單元的應(yīng)力劣化在制造工序中占支配地位，也不必與存儲(chǔ)器容量對(duì)應(yīng)改變燒入施加時(shí)間，可以實(shí)施燒入測(cè)試。
第7發(fā)明的半導(dǎo)體集成電路裝置是，在第1發(fā)明的半導(dǎo)體集成電路裝置中，具有多個(gè)由對(duì)應(yīng)的存儲(chǔ)器部、存儲(chǔ)器自測(cè)試電路和復(fù)位電路構(gòu)成的模塊，設(shè)置所有存儲(chǔ)器測(cè)試結(jié)束檢測(cè)電路，當(dāng)所有的存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束判定電路進(jìn)行了存儲(chǔ)器測(cè)試結(jié)束判定時(shí)，發(fā)出檢測(cè)信號(hào)，同時(shí)，設(shè)置切換電路，向每一個(gè)模塊輸入該模塊的存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束判定電路發(fā)出的存儲(chǔ)器測(cè)試結(jié)束判定信號(hào)和所有存儲(chǔ)器測(cè)試結(jié)束檢測(cè)電路的檢測(cè)信號(hào)，并與外部控制信號(hào)對(duì)應(yīng)切換其中的任何一方的信號(hào)并輸出，各復(fù)位電路響應(yīng)從切換電路輸出的測(cè)試結(jié)束判定電路的存儲(chǔ)器測(cè)試的結(jié)束判定信號(hào)或所有存儲(chǔ)器測(cè)試結(jié)束檢測(cè)電路的檢測(cè)信號(hào)，使對(duì)應(yīng)的存儲(chǔ)器自測(cè)試電路復(fù)位。
按照該結(jié)構(gòu)，除了第1發(fā)明的效果之外，在裝有多個(gè)存儲(chǔ)器宏的系統(tǒng)LSI中，對(duì)于各存儲(chǔ)器自測(cè)試電路的復(fù)位動(dòng)作方式，可以利用外部控制信號(hào)選擇2個(gè)動(dòng)作，即，等待所有的存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束再復(fù)位的動(dòng)作，或者與其他的存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束無關(guān)，由各存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束來復(fù)位的動(dòng)作，可以與應(yīng)力劣化的主因?qū)?yīng)切換燒入動(dòng)作方式。例如，當(dāng)存儲(chǔ)器單元的應(yīng)力劣化在制造工序中占支配地位時(shí)，因?qū)Υ鎯?chǔ)器單元的應(yīng)力在各存儲(chǔ)器部之間相同，所以，選擇等待所有的存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束再復(fù)位的動(dòng)作，當(dāng)邏輯部的晶體管劣化是主因時(shí)，因必須使各存儲(chǔ)器部連續(xù)動(dòng)作，故可以選擇由各存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束信號(hào)來復(fù)位的動(dòng)作。
若像以上那樣按照本發(fā)明，就可以利用存儲(chǔ)器自測(cè)試電路實(shí)現(xiàn)燒入測(cè)試，而不需要來自外部的復(fù)位動(dòng)作控制，由此，可以減少存儲(chǔ)器內(nèi)部的燒入測(cè)試用電路，縮小芯片面積。


圖1是表示本發(fā)明第1實(shí)施例的半導(dǎo)體集成電路裝置的結(jié)構(gòu)例的方框圖。
圖2是本發(fā)明第1實(shí)施例的BIST復(fù)位控制電路的結(jié)構(gòu)圖。
圖3是本發(fā)明第1實(shí)施例的BIST測(cè)試的時(shí)序圖。
圖4是表示本發(fā)明第2實(shí)施例的半導(dǎo)體集成電路裝置的結(jié)構(gòu)例的方框圖。
圖5是表示本發(fā)明第3實(shí)施例的半導(dǎo)體集成電路裝置的結(jié)構(gòu)例的方框圖。
圖6是表示本發(fā)明第3實(shí)施例的數(shù)據(jù)壓縮電路中的數(shù)據(jù)壓縮邏輯的例子的圖。
圖7是表示本發(fā)明第3實(shí)施例的信號(hào)連接模塊的布線連接例的圖。
圖8是表示本發(fā)明第4實(shí)施例的半導(dǎo)體集成電路裝置的結(jié)構(gòu)例的方框圖。
具體實(shí)施例方式
參照

本發(fā)明的實(shí)施例
(第1實(shí)施例)圖1是表示本發(fā)明第1實(shí)施例的半導(dǎo)體集成電路裝置的結(jié)構(gòu)例的方框圖。
在圖1中，1是存儲(chǔ)器宏，2是存儲(chǔ)器BIST電路，3是存儲(chǔ)器BIST電路2中內(nèi)置的存儲(chǔ)器地址發(fā)生電路，4是存儲(chǔ)器BIST電路2中內(nèi)置的存儲(chǔ)器控制信號(hào)發(fā)生電路，5是存儲(chǔ)器BIST電路2中內(nèi)置的產(chǎn)生并輸出向存儲(chǔ)器宏1寫入的數(shù)據(jù)模型同時(shí)輸出與該數(shù)據(jù)模型對(duì)應(yīng)的期望值數(shù)據(jù)的數(shù)據(jù)模型發(fā)生電路，6是存儲(chǔ)器BIST電路2中內(nèi)置的根據(jù)從數(shù)據(jù)模型發(fā)生電路5輸出的期望值數(shù)據(jù)和存儲(chǔ)器輸出數(shù)據(jù)信號(hào)(DOUT)25的數(shù)據(jù)比較判定存儲(chǔ)器宏1是否合格的存儲(chǔ)器良否判定電路。
12是選擇燒入測(cè)試方式的燒入方式允許信號(hào)(BI_MODE)，17是外部輸入的BIST復(fù)位信號(hào)(BIST_RST)，7是BIST復(fù)位控制電路，11是由BIST復(fù)位控制電路7生成的內(nèi)部BIST復(fù)位信號(hào)(INTBIST_RST)。BIST復(fù)位控制電路7在BI_MODE信號(hào)12設(shè)定為禁止時(shí)，利用BIST_RST信號(hào)17生成BIST復(fù)位信號(hào)11，此外在BI_MODE信號(hào)12設(shè)定為允許時(shí)，利用上述BIST_RST信號(hào)17進(jìn)行控制，與BIST_DONE信號(hào)10對(duì)應(yīng)，自動(dòng)生成BIST復(fù)位信號(hào)11。
8是使存儲(chǔ)器BIST電路2為有效或無效狀態(tài)的BIST允許信號(hào)(BIST_EN)，9是來自良否判定電路6的存儲(chǔ)器良否判定信號(hào)(BIST_GO)，10是表示存儲(chǔ)器BIST測(cè)試結(jié)束的存儲(chǔ)器BIST測(cè)試結(jié)束信號(hào)(BIST_DONE)，13是時(shí)鐘信號(hào)(CLK)，14是外部輸入地址信號(hào)(EXT_ADR)，15是外部輸入控制信號(hào)(EXT_CMD)，16是外部輸入存儲(chǔ)器數(shù)據(jù)信號(hào)(EXT_DIN)，18是存儲(chǔ)器BIST電路2產(chǎn)生的存儲(chǔ)器地址信號(hào)(BIST_ADR)，19是存儲(chǔ)器BIST電路2產(chǎn)生的存儲(chǔ)器控制信號(hào)(BIST_CMD)，20是存儲(chǔ)器BIST電路2產(chǎn)生的存儲(chǔ)器數(shù)據(jù)信號(hào)(BIST_DIN)，22是從選擇器26向存儲(chǔ)器宏1輸入的地址信號(hào)(MEM_ADR)，23是從選擇器26向存儲(chǔ)器宏1輸入的存儲(chǔ)器控制信號(hào)(MEM_CMD)，24是從選擇器26向存儲(chǔ)器宏1輸入的存儲(chǔ)器輸入數(shù)據(jù)信號(hào)(MEM_DIN)，25是存儲(chǔ)器輸出數(shù)據(jù)信號(hào)(DOUT)，27是燒入測(cè)試結(jié)果監(jiān)視選擇信號(hào)(BI_RESULT)。
選擇器26在BIST使能信號(hào)(BIST_EN)8為禁止時(shí)，從EXT_ADR信號(hào)14和BIST_ADR信號(hào)18中選擇EXT_ADR信號(hào)14作為MEM_ADR信號(hào)22輸出，從EXT_CMD信號(hào)15和BIST_CMD信號(hào)19中選擇EXT_CMD信號(hào)15作為MEM_CMD信號(hào)23輸出，從EXT_DIN信號(hào)16和BIST_DIN信號(hào)20中選擇EXT_DIN信號(hào)16作為MEM_DIN信號(hào)24輸出。相反，在BIST_EN信號(hào)8為允許時(shí)，選擇BIST_ADR信號(hào)18作為MEM_ADR信號(hào)22輸出，選擇BIST_CMD信號(hào)19作為MEM_CMD信號(hào)23輸出，選擇BIST_DIN信號(hào)20作為MEM_DIN信號(hào)24輸出。
下面，說明像上述那樣結(jié)構(gòu)的半導(dǎo)體集成電路裝置及其動(dòng)作。
在通常的存儲(chǔ)器宏控制動(dòng)作的情況下，首先，將BIST_EN信號(hào)8設(shè)定為禁止，使存儲(chǔ)器BIST電路2為無效狀態(tài)。此外，利用選擇器26分別選擇EXT_ADR信號(hào)14、EXT_CMD信號(hào)15和EXT_DIN信號(hào)16，作為存儲(chǔ)器宏1的控制信號(hào)，使外部輸入信號(hào)成為有效。在上述電路結(jié)構(gòu)的情況下，因存儲(chǔ)器BIST電路2為無效狀態(tài)，故對(duì)BI_MODE信號(hào)12，不必特別去關(guān)心。
其次，在通常的BIST測(cè)試的情況下，將BIST_EN信號(hào)8設(shè)定為允許，將BI_MODE信號(hào)12設(shè)定為禁止。在上述設(shè)定的情況下，利用選擇器26分別選擇BIST_ADR信號(hào)18、BIST_CMD信號(hào)19和BIST_DIN信號(hào)20，作為存儲(chǔ)器宏1的控制信號(hào)，使BIST電路生成信號(hào)成為有效。此外，BIST復(fù)位控制電路7將外部復(fù)位信號(hào)的BIST_RST信號(hào)17直接作為INTBIST_RST信號(hào)11進(jìn)行信號(hào)傳送。
在由存儲(chǔ)器BIST電路2燒入測(cè)試的情況下，將BIST_EN信號(hào)8設(shè)定為允許，將BI_MODE信號(hào)12設(shè)定為允許。在上述設(shè)定的情況下，對(duì)存儲(chǔ)器宏1利用選擇器26分別選擇BIST電路生成信號(hào)的BIST_ADR信號(hào)18、BIST_CMD信號(hào)19和BIST_DIN信號(hào)20，作為存儲(chǔ)器宏1的控制信號(hào)，使BIST電路生成信號(hào)成為有效。此外，BIST復(fù)位控制電路7檢測(cè)表示BIST測(cè)試結(jié)束的BIST_DONE信號(hào)10，對(duì)發(fā)生INTBIST_RST信號(hào)11的BIST電路2自動(dòng)進(jìn)行復(fù)位。此外，在監(jiān)視存儲(chǔ)器宏1的燒入測(cè)試時(shí)，通過使BI_RESULT信號(hào)27有效，可以解除存儲(chǔ)器BIST電路2的環(huán)路動(dòng)作，所以，可以在利用BIST_DONE信號(hào)10確認(rèn)檢測(cè)結(jié)束標(biāo)志之后，監(jiān)視BIST_GO信號(hào)9并進(jìn)行良否判定。
再有，在通常的BIST測(cè)試和燒入測(cè)試的情況下，存儲(chǔ)器BIST電路2本身的動(dòng)作不變，而BIST復(fù)位控制電路7的動(dòng)作變了。在通常的BIST測(cè)試中，通過將外部復(fù)位信號(hào)的BIST_RST信號(hào)17直接作為INTBIST_RST信號(hào)11輸入，使存儲(chǔ)器BIST電路2初始化，由此執(zhí)行測(cè)試。這里，測(cè)試執(zhí)行模式預(yù)先以程序的形式保存在BIST電路2中，在執(zhí)行該程序之后，存儲(chǔ)器BIST電路2自動(dòng)產(chǎn)生測(cè)試結(jié)束信號(hào)(BIST_DONE信號(hào)10是“H”)。然后，只要不輸入BIST復(fù)位信號(hào)(INTBIST_RST信號(hào)11)，存儲(chǔ)器BIST電路2就一直保持結(jié)束狀態(tài)。在燒入測(cè)試的情況下，BIST復(fù)位控制電路7檢測(cè)存儲(chǔ)器BIST電路2自動(dòng)產(chǎn)生的測(cè)試結(jié)束信號(hào)(BIST_DONE信號(hào)10是“H”)，再次無限循環(huán)執(zhí)行進(jìn)行BIST復(fù)位的BIST測(cè)試。再有，存儲(chǔ)器BIST電路2具有測(cè)試結(jié)束判定電路(未圖示)，如前所述，在執(zhí)行已預(yù)先在內(nèi)部程序化了的測(cè)試模式之后，產(chǎn)生測(cè)試結(jié)束信號(hào)(BIST_DONE信號(hào)10是“H”)。
如上所述，在燒入測(cè)試方式時(shí)，通過使存儲(chǔ)器BIST電路2開始動(dòng)作一次，就可以在一定時(shí)間內(nèi)連續(xù)進(jìn)行檢查，而不必從外部控制。
圖2是表示BIST復(fù)位控制電路7的電路結(jié)構(gòu)的圖，17是BIST_RST信號(hào)，10是BIST_DONE信號(hào)，13是CLK信號(hào)，28是D觸發(fā)器(延遲Flip-Flop)電路，29是輸入作為BIST_RST的反相信號(hào)的NBIST_RST信號(hào)30和燒入方式反相復(fù)位信號(hào)(NBI_RST信號(hào))31并輸出INTBIST_RST信號(hào)11的2輸入“與”電路。
下面，說明像上述那樣結(jié)構(gòu)的BIST復(fù)位控制電路7的動(dòng)作。
在上述電路結(jié)構(gòu)中，利用BI_MODE信號(hào)12切換動(dòng)作方式。首先，當(dāng)BI_MODE信號(hào)12為“L”(低電平)、即燒入方式設(shè)定為無效時(shí)，因D觸發(fā)器電路28的輸入信號(hào)為“L”，故NBI_RST信號(hào)31固定在“H”(高電平)。因此，BIST_RST信號(hào)17直接作為INTBIST_RST信號(hào)11傳送，只有外部控制的BIST復(fù)位才有效。
當(dāng)BI_MODE信號(hào)12為“H”、即燒入方式設(shè)定為有效時(shí)，雖然在BIST測(cè)試執(zhí)行中BIST_DONE信號(hào)10為“L”，但當(dāng)接收BIST測(cè)試結(jié)束、BIST_DONE信號(hào)10為“H”時(shí)，則向D觸發(fā)器電路28傳送“H”數(shù)據(jù)，經(jīng)過4個(gè)時(shí)鐘周期之后，NBI_RST信號(hào)31變成“L”。然后接收該信號(hào)，INTBIST_RST信號(hào)11變成“H”，產(chǎn)生存儲(chǔ)器BIST電路2的復(fù)位信號(hào)。這里，燒入測(cè)試結(jié)果監(jiān)視選擇信號(hào)(BI_RESULT)27為“L”。此外，BIST_RST信號(hào)17為“L”，作為其反相信號(hào)向“與”電路29輸入的NBIST_RST信號(hào)30為“H”。
圖3是當(dāng)燒入方式設(shè)定為有效時(shí)的時(shí)序圖。T1是BIST測(cè)試執(zhí)行期間，T2是自動(dòng)BIST復(fù)位期間，T3是BIST測(cè)試再執(zhí)行期間。T4是燒入測(cè)試結(jié)果監(jiān)視期間。
在BIST測(cè)試執(zhí)行期間T1中，表示BIST測(cè)試結(jié)束的BIST_DONE信號(hào)10為“L”，所以，NBI_RST信號(hào)31是“H”，NBIST_RST信號(hào)30是“H”(BIST_RST信號(hào)17是“L”)，INTBIST_RST信號(hào)11是“L”。
在自動(dòng)BIST復(fù)位期間T2中，根據(jù)圖2所示的電路結(jié)構(gòu)，若接收BIST測(cè)試結(jié)束，BIST_DONE信號(hào)10變成“H”，則在4個(gè)時(shí)鐘周期后，NBI_RST信號(hào)31變成“L”。然后接收該信號(hào)，INTBIST_RST信號(hào)11變成“H”，產(chǎn)生存儲(chǔ)器BIST電路2的復(fù)位信號(hào)。因此，BIST電路2被復(fù)位，BIST測(cè)試結(jié)束信號(hào)的BIST_DONE信號(hào)10也被復(fù)位成“L”。而且，當(dāng)接收到INTBIST_RST信號(hào)11變成“L”時(shí)，就解除存儲(chǔ)器BIST的復(fù)位動(dòng)作，并再次開始BIST測(cè)試動(dòng)作(BIST測(cè)試再執(zhí)行期間T3)。
在燒入測(cè)試結(jié)果監(jiān)視期間T4，通過使BI_RESULT信號(hào)27為“H”，即使BIST測(cè)試結(jié)束標(biāo)志的BIST_DONE信號(hào)10變成“H”，INTBIST_RST信號(hào)11也繼續(xù)維持在“L”，所以，存儲(chǔ)器BIST電路2不復(fù)位，存儲(chǔ)器BIST電路2的循環(huán)動(dòng)作被解除。因此，當(dāng)BIST測(cè)試結(jié)束標(biāo)志的BIST_DONE信號(hào)10變成“H”之后，通過監(jiān)視存儲(chǔ)器良否判定信號(hào)BIST_GO信號(hào)9，就可以進(jìn)行存儲(chǔ)器的良否判定。
如上所述，若按照本實(shí)施例，在燒入方式時(shí)，在利用存儲(chǔ)器BIST電路2開始存儲(chǔ)器宏1的檢查之后，接收BIST檢查結(jié)束，產(chǎn)生BIST測(cè)試結(jié)束標(biāo)志(BIST_DONE信號(hào)10為“H”)，并執(zhí)行存儲(chǔ)器BIST電路2的復(fù)位。利用該復(fù)位，存儲(chǔ)器BIST電路2再開始存儲(chǔ)器宏1的檢查，所以，不需要外部復(fù)位控制，就可以連續(xù)執(zhí)行存儲(chǔ)器宏1的檢查。即，通過使存儲(chǔ)器BIST電路2開始動(dòng)作一次，就可以不需要外部復(fù)位控制，而在一定時(shí)間內(nèi)連續(xù)執(zhí)行存儲(chǔ)器宏1的檢查?？梢岳么鎯?chǔ)器BIST電路2實(shí)現(xiàn)燒入測(cè)試。這樣，因能夠利用存儲(chǔ)器BIST電路2實(shí)現(xiàn)燒入測(cè)試而不需要外部復(fù)位控制，故可以減少存儲(chǔ)器內(nèi)部的燒入測(cè)試用電路，縮小芯片面積。
此外，在燒入測(cè)試中的存儲(chǔ)器宏1的連續(xù)檢查執(zhí)行中，通過使BI_RESULT信號(hào)27為“H”并在任意期間利用BIST復(fù)位控制電路7使存儲(chǔ)器BIST電路2的復(fù)位動(dòng)作無效，并通過執(zhí)行存儲(chǔ)器宏1的檢查且返回存儲(chǔ)器良否判定的通常的存儲(chǔ)器BIST電路的動(dòng)作，就可以在燒入測(cè)試中進(jìn)行存儲(chǔ)器宏1的良否判定。而且，通過使BI_RESULT信號(hào)27為“L”并利用BIST復(fù)位控制電路7使存儲(chǔ)器BIST電路2的復(fù)位動(dòng)作有效，可以再返回存儲(chǔ)器宏1的連續(xù)檢查動(dòng)作，所以，在每一個(gè)任意期間都可以進(jìn)行存儲(chǔ)器宏1的良否判定的監(jiān)視。
(第2實(shí)施例)圖4是表示本發(fā)明第2實(shí)施例的半導(dǎo)體集成電路裝置的方框圖。該半導(dǎo)體集成電路裝置由多個(gè)存儲(chǔ)器宏(圖中是4個(gè)存儲(chǔ)器宏)和1個(gè)存儲(chǔ)器BIST電路構(gòu)成。另外在圖4中，對(duì)于和圖1相同的結(jié)構(gòu)要素和信號(hào)線添加相同的符號(hào)并省略其說明。
在圖4中，1A～1D是地址結(jié)構(gòu)和輸入輸出數(shù)據(jù)位寬度都相同的存儲(chǔ)器宏，37是存儲(chǔ)器BIST電路2產(chǎn)生的地址(BIST發(fā)生地址)的高2位信號(hào)(BIST_ADR[n:n-1](n是自然數(shù)))，47是除BIST_ADR[n:n-1]信號(hào)37之外的BIST發(fā)生地址的信號(hào)(BIST_ADR[n-2:0])，是各存儲(chǔ)器宏利用BIST_ADR[n-2:0]信號(hào)47控制各存儲(chǔ)器地址的結(jié)構(gòu)，36是對(duì)BIST_ADR[n:n-1]信號(hào)37進(jìn)行譯碼的譯碼電路，39A～39D是利用由譯碼電路36將BIST_ADR[n:n-1]信號(hào)37譯碼后的信號(hào)選擇存儲(chǔ)器宏的存儲(chǔ)器宏選擇信號(hào)(MEM_CS信號(hào))，通過數(shù)據(jù)總線38可以共用各存儲(chǔ)器宏1A～1D的輸出數(shù)據(jù)信號(hào)25。
再有，雖然沒有在圖4中圖示，但是具有和圖1一樣的BIST復(fù)位控制電路7。進(jìn)而，和圖1一樣，向存儲(chǔ)器BIST電路2輸入BIST_EN信號(hào)8和來自BIST復(fù)位控制電路7的INTBIST_RST信號(hào)11，從存儲(chǔ)器BIST電路2輸出BIST_GO信號(hào)9和BIST_DONE信號(hào)10。作為控制信號(hào)，向各選擇器26輸入相同的BIST_EN信號(hào)8，作為被選擇的輸入，除了來自圖示的存儲(chǔ)器BIST電路2的3個(gè)輸出信號(hào)之外，還輸入與各存儲(chǔ)器宏對(duì)應(yīng)的EXT_ADR信號(hào)(14)、EXT_CMD信號(hào)(15)和EXT_DIN信號(hào)(16)的外部輸入信號(hào)。
下面，說明像上述那樣結(jié)構(gòu)的半導(dǎo)體電路裝置及其動(dòng)作。
在通常的存儲(chǔ)器控制動(dòng)作的情況下，和第1實(shí)施例一樣，使存儲(chǔ)器BIST電路2處于無效狀態(tài)，利用各選擇器26分別選擇輸入存儲(chǔ)器宏1A～1D的必要的外部輸入信號(hào)(未圖示)。
在通常的BIST測(cè)試和燒入測(cè)試的情況下，和第1實(shí)施例一樣，使存儲(chǔ)器BIST電路2處于有效狀態(tài)，利用各選擇器26選擇存儲(chǔ)器地址發(fā)生電路3的輸出(47)、存儲(chǔ)器控制信號(hào)發(fā)生電路4的輸出和數(shù)據(jù)模型發(fā)生電路5的輸出。從存儲(chǔ)器地址發(fā)生電路3輸出的高位地址的BIST_ADR[n:n-1]信號(hào)37由譯碼電路36譯碼，輸出MEM_CS信號(hào)39A～39D中的任何一個(gè)信號(hào)。與該輸出的MEM_CS信號(hào)39A～39D對(duì)應(yīng)進(jìn)行存儲(chǔ)器宏的選擇。這里，例如，當(dāng)BIST_ADR[n:n-1]＝00b時(shí)，由譯碼電路36輸出MEM_CS信號(hào)39A(這時(shí)，例如，MEM_CS信號(hào)39A為“H”，其他的MEM_CS信號(hào)39B～39D為“L”)。利用MEM_CS信號(hào)39A，存儲(chǔ)器宏1A成為選擇狀態(tài)，只有存儲(chǔ)器宏1A執(zhí)行BIST測(cè)試。這里，所謂存儲(chǔ)器宏1A成為選擇狀態(tài)意味著通過MEM_CS信號(hào)39A為“H”，存儲(chǔ)器宏1A將命令信號(hào)、地址信號(hào)視為“有效”，向宏內(nèi)部傳送信號(hào)，存儲(chǔ)器宏1A可以工作。另一方面，MEM_CS信號(hào)為“L”的存儲(chǔ)器宏1B～1D，因命令信號(hào)、地址信號(hào)“無效”，故禁止向存儲(chǔ)器宏內(nèi)部傳送信號(hào)，宏不工作。關(guān)于在通常的BIST測(cè)試和燒入測(cè)試中對(duì)各存儲(chǔ)器宏的其他設(shè)定(控制)，和第1實(shí)施例一樣。
若按照本實(shí)施例，除了能得到和第1實(shí)施例同樣的效果之外，當(dāng)安裝地址結(jié)構(gòu)和輸入輸出數(shù)據(jù)位寬度都相同的多個(gè)存儲(chǔ)器宏時(shí)，通過安裝1個(gè)存儲(chǔ)器BIST發(fā)生電路2，并對(duì)該存儲(chǔ)器地址發(fā)生電路3的輸出地址的高位地址分配作為存儲(chǔ)器宏選擇信號(hào)的MEM_CS信號(hào)39A～39D，就可以對(duì)各存儲(chǔ)器宏共用存儲(chǔ)器BIST電路2的存儲(chǔ)器地址發(fā)生電路3。此外，通過數(shù)據(jù)總線38可以共用各存儲(chǔ)器宏的輸出數(shù)據(jù)信號(hào)，所以，可以共用存儲(chǔ)器BIST電路2的存儲(chǔ)器良否判定電路6。進(jìn)而，對(duì)于存儲(chǔ)器BIST電路2內(nèi)的控制信號(hào)發(fā)生電路4、數(shù)據(jù)模型發(fā)生電路5、未圖示的測(cè)試結(jié)束判定電路也可以共用。因此，不必對(duì)每一個(gè)存儲(chǔ)器宏都預(yù)備存儲(chǔ)器地址發(fā)生電路和存儲(chǔ)器良否判定電路等，可以縮小芯片面積。
(第3實(shí)施例)圖5是表示本發(fā)明第3實(shí)施例的半導(dǎo)體集成電路裝置的方框圖。該半導(dǎo)體集成電路裝置由多個(gè)存儲(chǔ)器宏(圖中是2個(gè)存儲(chǔ)器宏)和1個(gè)存儲(chǔ)器BIST電路構(gòu)成。在圖5中，對(duì)于和圖4相同的結(jié)構(gòu)要素和信號(hào)線添加相同的符號(hào)并省略其說明。
在圖5中，1E是輸入數(shù)據(jù)EDIN[m:0]、輸出數(shù)據(jù)EDOUT[m:0]的位寬度都是m+1的存儲(chǔ)器宏，1F是輸入數(shù)據(jù)DIN[1:0]、輸出數(shù)據(jù)DOUT[1:0]的位寬度都是1+1的存儲(chǔ)器宏(1＜m；1、m是自然數(shù))。再有，存儲(chǔ)器宏1E、1F的地址數(shù)相同。
40是數(shù)據(jù)壓縮電路，進(jìn)行作為存儲(chǔ)器宏1E的輸出數(shù)據(jù)的EDOUT[m:0]信號(hào)的數(shù)據(jù)壓縮，并使其與存儲(chǔ)器BIST電路2內(nèi)的良否判定電路6的輸入數(shù)據(jù)DOUT[1:0]的數(shù)據(jù)寬度相符合，41是信號(hào)連接模塊，對(duì)信號(hào)線進(jìn)行管理，使存儲(chǔ)器BIST電路2內(nèi)的數(shù)據(jù)模型發(fā)生電路5生成的輸出數(shù)據(jù)DIN[1:0]和作為存儲(chǔ)器宏1E的輸入數(shù)據(jù)的EDIN[m:0]的數(shù)據(jù)寬度相符合，42是數(shù)據(jù)壓縮電路40將數(shù)據(jù)寬度壓縮后的輸出數(shù)據(jù)的DOUT[1:0]信號(hào)，43是利用信號(hào)連接模塊41將數(shù)據(jù)寬度擴(kuò)展后的EDIN[m:0]信號(hào)。
此外，設(shè)存儲(chǔ)器BIST電路2的數(shù)據(jù)模型發(fā)生電路5及良否判定電路6的數(shù)據(jù)寬度為[1:0]。
下面，說明像上述那樣結(jié)構(gòu)的半導(dǎo)體電路裝置及其動(dòng)作。再有，在本實(shí)施例中，存儲(chǔ)器宏1E的輸入數(shù)據(jù)和輸出數(shù)據(jù)的位寬度和存儲(chǔ)器BIST電路2的數(shù)據(jù)模型發(fā)生電路5及良否判定電路6的數(shù)據(jù)寬度不同，為此，除設(shè)有數(shù)據(jù)壓縮電路40和信號(hào)連接模塊41之外，結(jié)構(gòu)和第2實(shí)施例一樣，下面，主要說明和第2實(shí)施例不同的結(jié)構(gòu)部分的動(dòng)作。
存儲(chǔ)器BIST電路2測(cè)試時(shí)的存儲(chǔ)器宏1E和1F的選擇如第2實(shí)施例所示那樣，由存儲(chǔ)器BIST電路2的地址發(fā)生電路3的高位地址進(jìn)行。因存儲(chǔ)器宏1F的輸入輸出數(shù)據(jù)寬度和存儲(chǔ)器BIST電路2的數(shù)據(jù)寬度相同，故不必特別注意存儲(chǔ)器宏1F的數(shù)據(jù)寬度。另一方面，從存儲(chǔ)器宏1E輸出的數(shù)據(jù)通過數(shù)據(jù)壓縮電路40與存儲(chǔ)器BIST電路2的良否判定電路6處理的數(shù)據(jù)寬度一致。此外，向存儲(chǔ)器宏1E輸入的數(shù)據(jù)在信號(hào)連接模塊41中，從存儲(chǔ)器BIST電路2的數(shù)據(jù)模型發(fā)生電路5的數(shù)據(jù)寬度[1:0]一致變成數(shù)據(jù)寬度[m:0]。
圖6示出數(shù)據(jù)壓縮電路40中的數(shù)據(jù)壓縮邏輯的例子，這里，舉例示出將4位輸出數(shù)據(jù)寬度壓縮成2位輸出數(shù)據(jù)寬度時(shí)的邏輯表。這里，在存儲(chǔ)器的燒入測(cè)試中，各輸入輸出數(shù)據(jù)值變成全“1”或全“0”。即，作為數(shù)據(jù)期望值，全“1”或全“0”通過，除此之外的數(shù)據(jù)期望值通不過。根據(jù)該邏輯表，當(dāng)出來全“1”或全“0”之外的輸出時(shí)，壓縮輸出數(shù)據(jù)DOUT輸出“01”或“10”。因此，若在存儲(chǔ)器BIST電路2的存儲(chǔ)器良否判定電路6中對(duì)該壓縮輸出數(shù)據(jù)DOUT進(jìn)行期望值比較，則通不過，在上述檢查條件下，通過進(jìn)行數(shù)據(jù)壓縮，可以提高檢查質(zhì)量。
圖7示出一例信號(hào)連接模塊41的信號(hào)連接，這里示出將上述數(shù)據(jù)寬度[1:0]設(shè)定為[15:0]、將數(shù)據(jù)寬度[m:0]設(shè)定為[31:0]的例子。DIN[15:0]是從存儲(chǔ)器BIST電路2的數(shù)據(jù)模型發(fā)生電路5來的輸出數(shù)據(jù)信號(hào)，EDIN[31:0]是向存儲(chǔ)器宏1E輸入的數(shù)據(jù)信號(hào)。此外，DIN信號(hào)和EDIN信號(hào)將EDIN信號(hào)的2根信號(hào)線短路，使其與DIN信號(hào)的1根信號(hào)線連接。通過像上述那樣進(jìn)行信號(hào)連接，可以實(shí)現(xiàn)輸出數(shù)據(jù)位寬度的擴(kuò)展。
若按照本實(shí)施例，即使多個(gè)存儲(chǔ)器宏的輸入輸出數(shù)據(jù)位的寬度不同，通過設(shè)置數(shù)據(jù)壓縮電路40和信號(hào)連接模塊41，也可以得到和第2
(第4實(shí)施例)圖8是表示本發(fā)明第4實(shí)施例的半導(dǎo)體集成電路裝置的方框圖。該半導(dǎo)體集成電路裝置由多個(gè)各存儲(chǔ)器的結(jié)構(gòu)不同(地址數(shù)、數(shù)據(jù)位數(shù)、存儲(chǔ)器種類等)的存儲(chǔ)器宏(圖中是2個(gè)存儲(chǔ)器宏1G、1H)和與各存儲(chǔ)器宏對(duì)應(yīng)的1個(gè)存儲(chǔ)器BIST電路2A、2B構(gòu)成。另外在圖8中，對(duì)于和圖1相同的結(jié)構(gòu)要素和信號(hào)線添加相同的符號(hào)并省略其說明。
在圖8中，44是當(dāng)存儲(chǔ)器BIST電路2A的存儲(chǔ)器BIST測(cè)試結(jié)束信號(hào)(BIST_DONE信號(hào))10A和存儲(chǔ)器BIST電路2B的BIST_DONE信號(hào)10B都是“H”時(shí)輸出“H”的“與”電路，46是從“與”電路44的輸出信號(hào)和各存儲(chǔ)器BIST電路的BIST_DONE信號(hào)10(10A、10B)中選擇某一個(gè)信號(hào)再向BIST復(fù)位控制電路7傳送的選擇器，45是利用選擇器46切換燒入動(dòng)作模式的信號(hào)(BI_SEL信號(hào))。
下面，說明像上述那樣結(jié)構(gòu)的半導(dǎo)體電路裝置及其動(dòng)作。再有，在本實(shí)施例中，關(guān)于存儲(chǔ)器宏1G和與其對(duì)應(yīng)的選擇器26、存儲(chǔ)器BIST電路2A和BIST復(fù)位控制電路7的部分結(jié)構(gòu)，除了不像圖1那樣向BIST復(fù)位控制電路7輸入燒入測(cè)試結(jié)果監(jiān)視器選擇信號(hào)(BI_RESULT)27和代替BIST_DONE信號(hào)10(10A)向BIST復(fù)位控制電路7輸入選擇器46的輸出之外，也有未圖示的信號(hào)線等，基本上和圖1的結(jié)構(gòu)相同，通過在燒入測(cè)試中的存儲(chǔ)器宏的連續(xù)檢查的執(zhí)行中使BI_RESULT信號(hào)27為“H”，可以進(jìn)行存儲(chǔ)器宏的良否判定，除此之外，可以得到和第1實(shí)施例相同的效果。存儲(chǔ)器宏1H和與其對(duì)應(yīng)的選擇器26、存儲(chǔ)器BIST電路2B、BIST復(fù)位控制電路7的部分的結(jié)構(gòu)及其效果也一樣。再有，在本實(shí)施例中，BIST復(fù)位控制電路7不輸入BI_RESULT信號(hào)27，而輸入選擇器46的輸出，所以，BIST復(fù)位控制電路7可以構(gòu)成為例如在圖2的結(jié)構(gòu)中沒有反相電路32和“與”電路33，選擇器46的輸出信號(hào)輸入“與”電路34。下面，主要說明和第1實(shí)施例不同的作為本實(shí)施例的特征的結(jié)構(gòu)部分的動(dòng)作及其效果。
在存儲(chǔ)器BIST電路2A、2B的燒入測(cè)試模式(BIST_EN信號(hào)8和BI_MODE信號(hào)12為“H”)中，當(dāng)BI_SEL信號(hào)45為“H”時(shí)，由各選擇器46至各BIST復(fù)位控制電路7的信號(hào)選擇作為各BIST_DONE信號(hào)10A和10B的邏輯積的“與”電路44的輸出信號(hào)。
由此，雖然因存儲(chǔ)器宏1G、1H的存儲(chǔ)器結(jié)構(gòu)不同，故各存儲(chǔ)器BIST電路2A、2B的BIST_DONE信號(hào)10A和10B的產(chǎn)生時(shí)序也不同，但在所有的存儲(chǔ)器BIST電路2A、2B的測(cè)試結(jié)束之前，不執(zhí)行各存儲(chǔ)器宏的BIST電路的復(fù)位。
因此，若從加給存儲(chǔ)器單元的應(yīng)力時(shí)間的觀點(diǎn)來看，因加給存儲(chǔ)器單元的動(dòng)態(tài)應(yīng)力在各存儲(chǔ)器宏之間相同，故即使存儲(chǔ)器單元的應(yīng)力劣化在制造工序中占支配地位，也不必與存儲(chǔ)器容量對(duì)應(yīng)改變燒入施加時(shí)間，可以實(shí)現(xiàn)存儲(chǔ)器BIST電路的燒入測(cè)試。
其次，當(dāng)BI_SEL信號(hào)45為“L”時(shí)，各選擇器46選擇各存儲(chǔ)器BIST電路2A、2B的BIST_DONE信號(hào)10A和10B。這時(shí)，對(duì)應(yīng)的BIST復(fù)位控制電路7響應(yīng)各存儲(chǔ)器BIST電路2A、2B的BIST_DONE信號(hào)10的發(fā)生(“H”)，產(chǎn)生BIST復(fù)位信號(hào)11，并對(duì)各存儲(chǔ)器BIST電路2A、2B執(zhí)行復(fù)位。即，各存儲(chǔ)器BIST電路2A、2B與各自輸出的BIST_DONE信號(hào)10A、10B對(duì)應(yīng)，一個(gè)一個(gè)復(fù)位，不依賴其他的存儲(chǔ)器BIST電路的BIST_DONE信號(hào)。
因此，可以實(shí)現(xiàn)當(dāng)在燒入測(cè)試中邏輯部的晶體管劣化是主要原因時(shí)各存儲(chǔ)器宏能連續(xù)動(dòng)作的燒入電路。
再有，也可以構(gòu)成為不設(shè)置各選擇器46，不輸入BI_SEL信號(hào)45，并代替選擇器46的輸出，而直接向各BIST復(fù)位控制電路7輸入“與”電路44的輸出信號(hào)。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，其特征在于，具有存儲(chǔ)器部；測(cè)試上述存儲(chǔ)器部的存儲(chǔ)器自測(cè)試電路；以及對(duì)上述存儲(chǔ)器自測(cè)試電路進(jìn)行復(fù)位的復(fù)位電路，上述存儲(chǔ)器自測(cè)試電路包括產(chǎn)生上述存儲(chǔ)器部的地址的地址發(fā)生電路；生成向上述存儲(chǔ)器部寫入的數(shù)據(jù)模型的數(shù)據(jù)模型生成電路；產(chǎn)生用來與上述地址發(fā)生電路產(chǎn)生的地址對(duì)應(yīng)并控制上述數(shù)據(jù)模型向上述存儲(chǔ)器部的寫入動(dòng)作和從上述存儲(chǔ)器部讀出數(shù)據(jù)的讀出動(dòng)作的存儲(chǔ)器控制信號(hào)的控制信號(hào)發(fā)生電路；判定上述存儲(chǔ)器部是否合格的良否判定電路，其對(duì)由上述數(shù)據(jù)模型生成電路生成的向上述存儲(chǔ)器部寫入的數(shù)據(jù)模型對(duì)應(yīng)的期望值數(shù)據(jù)與在向上述存儲(chǔ)器部寫入上述數(shù)據(jù)模型后從上述存儲(chǔ)器部讀出的輸出數(shù)據(jù)進(jìn)行比較，若一致則判定是合格品，若不一致則判定為次品；以及判定存儲(chǔ)器測(cè)試是否結(jié)束的測(cè)試結(jié)束判定電路，上述復(fù)位電路響應(yīng)上述測(cè)試結(jié)束判定電路的存儲(chǔ)器測(cè)試的結(jié)束判定，對(duì)上述存儲(chǔ)器自測(cè)試電路進(jìn)行復(fù)位。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于上述復(fù)位電路輸入外部控制信號(hào)，當(dāng)上述外部控制信號(hào)是第1電平時(shí)，使對(duì)上述存儲(chǔ)器自測(cè)試電路的復(fù)位動(dòng)作有效，當(dāng)上述外部控制信號(hào)是第2電平時(shí)，使上述復(fù)位動(dòng)作無效。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于構(gòu)成為具有多個(gè)上述存儲(chǔ)器部，上述多個(gè)存儲(chǔ)器部分別由存儲(chǔ)器選擇信號(hào)來選擇并進(jìn)行動(dòng)作，上述存儲(chǔ)器選擇信號(hào)與上述存儲(chǔ)器自測(cè)試電路內(nèi)的上述地址發(fā)生電路產(chǎn)生的任意地址對(duì)應(yīng)生成。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路裝置，其特征在于各上述存儲(chǔ)器部共用與上述存儲(chǔ)器自測(cè)試電路的上述良否判定電路電連接的上述存儲(chǔ)器部的輸出數(shù)據(jù)線。
5.如權(quán)利要求3所述的半導(dǎo)體集成電路裝置，其特征在于上述多個(gè)存儲(chǔ)器部由1個(gè)以上的輸入輸出數(shù)據(jù)位寬度是最小的n位寬度的第1存儲(chǔ)器部和1個(gè)以上的比n位寬度大的第2存儲(chǔ)器部構(gòu)成，其中n是正整數(shù)，上述存儲(chǔ)器自測(cè)試電路的上述數(shù)據(jù)模型生成電路的數(shù)據(jù)模型輸出部的位寬度以及從上述良否判定電路的上述存儲(chǔ)器部讀出的輸出數(shù)據(jù)的輸入部的位寬度是n位寬度，設(shè)有數(shù)據(jù)寬度擴(kuò)張電路和數(shù)據(jù)寬度縮小電路，該數(shù)據(jù)寬度擴(kuò)張電路將從上述數(shù)據(jù)模型生成電路輸出的n位寬度數(shù)據(jù)變換成上述第2存儲(chǔ)器部的輸入輸出數(shù)據(jù)位寬度的數(shù)據(jù)，再向上述第2存儲(chǔ)器部輸出，該數(shù)據(jù)寬度縮小電路將從上述第2存儲(chǔ)器部輸出的數(shù)據(jù)變換成上述良否判定電路的輸入部的n位寬度數(shù)據(jù)，再向上述良否判定電路輸出。
6.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于具有多個(gè)由對(duì)應(yīng)的上述存儲(chǔ)器部、上述存儲(chǔ)器自測(cè)試電路和上述復(fù)位電路構(gòu)成的模塊，設(shè)置所有存儲(chǔ)器測(cè)試結(jié)束檢測(cè)電路，當(dāng)所有的上述存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束判定電路進(jìn)行了存儲(chǔ)器測(cè)試結(jié)束判定時(shí)，發(fā)出檢測(cè)信號(hào)，各上述復(fù)位電路響應(yīng)上述所有存儲(chǔ)器測(cè)試結(jié)束檢測(cè)電路的檢測(cè)信號(hào)，使對(duì)應(yīng)的上述存儲(chǔ)器自測(cè)試電路復(fù)位。
7.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于具有多個(gè)由對(duì)應(yīng)的上述存儲(chǔ)器部、上述存儲(chǔ)器自測(cè)試電路和上述復(fù)位電路構(gòu)成的模塊，設(shè)置所有存儲(chǔ)器測(cè)試結(jié)束檢測(cè)電路，當(dāng)所有的上述存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束判定電路進(jìn)行了存儲(chǔ)器測(cè)試結(jié)束判定時(shí)，發(fā)出檢測(cè)信號(hào)，同時(shí)，設(shè)置切換電路，向上述每一個(gè)模塊輸入該模塊的上述存儲(chǔ)器自測(cè)試電路的測(cè)試結(jié)束判定電路發(fā)出的存儲(chǔ)器測(cè)試結(jié)束判定信號(hào)和上述所有存儲(chǔ)器測(cè)試結(jié)束檢測(cè)電路的檢測(cè)信號(hào)，并與外部控制信號(hào)對(duì)應(yīng)切換其中的任何一方的信號(hào)并輸出，各上述復(fù)位電路響應(yīng)從上述切換電路輸出的上述測(cè)試結(jié)束判定電路的存儲(chǔ)器測(cè)試的結(jié)束判定信號(hào)或上述所有存儲(chǔ)器測(cè)試結(jié)束檢測(cè)電路的檢測(cè)信號(hào)，使對(duì)應(yīng)的上述存儲(chǔ)器自測(cè)試電路復(fù)位。
全文摘要
以往，當(dāng)利用存儲(chǔ)器BIST電路進(jìn)行燒入測(cè)試時(shí)，必須從外部對(duì)存儲(chǔ)器BIST電路的復(fù)位動(dòng)作進(jìn)行控制。本發(fā)明中，在存儲(chǔ)器宏的燒入測(cè)試時(shí)利用存儲(chǔ)器BIST電路，BIST復(fù)位控制電路檢測(cè)從存儲(chǔ)器BIST電路來的存儲(chǔ)器BIST測(cè)試結(jié)束信號(hào)，并自動(dòng)地進(jìn)行存儲(chǔ)器BIST電路的復(fù)位。因此，可以利用存儲(chǔ)器BIST電路對(duì)存儲(chǔ)器宏進(jìn)行反復(fù)連續(xù)的測(cè)試，可以實(shí)施存儲(chǔ)器BIST電路的燒入測(cè)試。
文檔編號(hào)G11C29/12GK1577632SQ20041006982
公開日2005年2月9日 申請(qǐng)日期2004年7月9日 優(yōu)先權(quán)日2003年7月10日
發(fā)明者貞方博之, 野村浩一郎, 坂元正二 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社