專利名稱：半導(dǎo)體存儲器裝置及信息處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器裝置和信息處理系統(tǒng)，更具體地說，涉及縮短半導(dǎo)體存儲器裝置和信息處理系統(tǒng)的操作時(shí)間時(shí)間的技術(shù)。
背景技術(shù)：
半導(dǎo)體存儲器裝置和控制該存儲器裝置的控制裝置彼此按位塊交換數(shù)據(jù)，每塊的位數(shù)是由例如OS(操作系統(tǒng))之類應(yīng)用軟件確定的。
在作為一個數(shù)據(jù)塊傳送的位數(shù)較少這樣的應(yīng)用中，增大讀/寫數(shù)據(jù)量需要送入相應(yīng)的大量命令。因此，能響應(yīng)單一送入命令同時(shí)完成讀操作和預(yù)加載(precharge)操作的自動預(yù)加載型DRAM(動態(tài)隨機(jī)存取存儲器)和不需要預(yù)加載操作的SRAM(靜態(tài)RAM)等對這一目的是有用的。
下面將參考圖15和16來解釋這一點(diǎn)。
圖15(A)、15(B)和15(C)顯示不帶自動預(yù)加載功能的DRAM的操作，就是說，是一個非自動預(yù)加載型DRAM，這里一次讀出的數(shù)據(jù)位數(shù)是2。在非自動預(yù)加載型DRAM的情況中，如圖15(B)中所示，為了執(zhí)行預(yù)加載操作，在訪問之后需要送入一個預(yù)加載命令(PRE1-PRE3)。在所示例子中，分別在第0、第2和第4基本時(shí)鐘脈沖(圖15(A)的前沿輸入讀命令(RD1-RD3)，分別在第1個、第3個和第5個時(shí)鐘脈沖的前沿輸入預(yù)加載命令(PRE1-PRE3)。作為輸入讀命令的因此，分別在第1、第3和第5時(shí)鐘脈沖的前沿從數(shù)據(jù)輸出端輸出2位的數(shù)據(jù)塊(Q11，Q12，Q21，Q22，Q31，Q32)，如圖15(C)中所示。
圖16(A)、16(B)和16(C)顯示一個能自動進(jìn)行預(yù)加載操作的自動預(yù)加載型DRAM的操作，這里一次讀出的數(shù)據(jù)位數(shù)是2。如圖中所示，在自動預(yù)加載型DRAM的情況中，不需送入預(yù)加載命令，所以能連續(xù)地輸入讀命令(RD1-RD3)，如從圖16(B)中看到的那樣。再有，由于能縮短命令間的時(shí)間間隔，從數(shù)據(jù)輸出端輸出的數(shù)據(jù)(Q11，Q12，Q21，Q22，Q31，Q32)之間的時(shí)間間隔便小于圖15的情況，如從圖16(C)中看到的那樣。所以，與圖15中所示情況相比，能在一個較短的時(shí)間周期內(nèi)讀出所有數(shù)據(jù)。
如前面解釋的那樣，當(dāng)半導(dǎo)體存儲器裝置和它的控制裝置之間交換的數(shù)據(jù)位數(shù)少時(shí)，能自動進(jìn)行預(yù)加載操作的裝置，例如自動預(yù)加載型DRAM，是很有用的，因?yàn)樗ＷC有相對高的命令密度，并因此有較高的數(shù)據(jù)存取密度。
前面解釋的是半導(dǎo)體存儲器裝置和它的控制裝置之間交換的數(shù)據(jù)位數(shù)少的情況，在下文中將考慮數(shù)據(jù)位數(shù)多的情況。
圖17(A)、17(B)和17(C)說明一個自動預(yù)加載型DRAM的操作，這里與控制裝置交換的數(shù)據(jù)位數(shù)是8。在所示例子中，讀命令RD1(圖17(B))是在圖17(A)中所示第0基本時(shí)鐘脈沖的前沿輸入的，因此，如圖17(C)所示，從數(shù)據(jù)輸出端輸出讀出的數(shù)據(jù)。
圖18(A)、18(B)和18(C)說明一個自動預(yù)加載型DRAM的操作，這里與控制裝置交換的數(shù)據(jù)位數(shù)是8，而一次讀出的數(shù)據(jù)位數(shù)是2。
如圖中所示，在把一次能從中讀出2位的DRAM應(yīng)用于一個與控制裝置交換的數(shù)據(jù)位數(shù)為8的系統(tǒng)時(shí)，需要輸入4個RD命令(RD1-RD4)。由于RD命令之間的時(shí)間間隔變短，于是產(chǎn)生了不方便之處，即在存取過程中其它裝置不能存取該DRAM。
在未審查日本專利公開(KOKAI)2-94194號和7-192458中還提出了一些半導(dǎo)體存儲器裝置，其中在寫操作時(shí)，同一數(shù)據(jù)被寫入多個存儲器存儲體(bank)，而在讀操作時(shí)，從不同的存儲器存儲體順序讀出數(shù)據(jù)，從而在讀操作過程中縮短了隨機(jī)存取時(shí)間。
圖19顯示這類半導(dǎo)體存儲器裝置中的一種時(shí)鐘同步型裝置的操作。該半導(dǎo)體存儲器裝置有4個存儲體BANK0至BANK3用于保持相同的數(shù)據(jù)。圖19以例說明在讀周期之間插入一個寫周期的情況。
讀命令RD1至RD6是與時(shí)鐘信號CLK(圖19中的(a))同步地順序提供的。響應(yīng)讀命令RD1至RD6，這4個存儲器存儲體BANK0至BANK3依次操作(圖19中的(b))，于是按順序輸出讀出的數(shù)據(jù)Q1至Q6(圖19中的(c))。在所示例子中，存儲器存儲體BANK0至BANK3每個讀操作時(shí)間是4個時(shí)鐘周期，但由于存儲器存儲體BANK0至BANK3是并行操作，所以讀周期對應(yīng)于1個時(shí)鐘周期。
在讀命令RD6之后，提供了一個寫命令WR7，(圖19中的(d))。響應(yīng)寫命令WR7，存儲器存儲體BANK0至BANK3全在同一時(shí)間進(jìn)行寫操作。于是，寫命令WR7在存儲器存儲體BANK0至BANK3全都變?yōu)榭臻e之后被提供。在所示例子中，寫命令WR7需在存儲器存儲體BANK1的操作完成之后提供。因此，從提供讀命令RD6到提供寫命令WR7之間的讀—寫間隔(時(shí)間指標(biāo))是4個時(shí)鐘周期，等于存儲器存儲體BANK1的操作時(shí)間。
響應(yīng)寫命令WR7，4個存儲器存儲體BANK0至BANK3在同時(shí)進(jìn)行寫操作，因此，同樣的寫數(shù)據(jù)D7寫入存儲器存儲體BANK0至BANK3(圖19中的(e))。由于同樣的寫數(shù)據(jù)D7在相同時(shí)間寫入4個存儲器存儲體BANK0至BANK3，所以寫周期等于4個時(shí)鐘周期，對應(yīng)于存儲器存儲體BANK0至BANK3的寫操作時(shí)間。
接下來，順序提供讀命令RD8至RD11(圖19中的(f))。以上述同樣的方式，4個存儲器存儲體BANK0至BANK3依次操作(圖19中的(g))，并相繼輸出讀出的數(shù)據(jù)Q8至Q11(圖19中的(h))。
傳統(tǒng)上，必須是根據(jù)半導(dǎo)體存儲器裝置和其控制裝置之間交換的數(shù)據(jù)位數(shù)來選擇最佳裝置，正如從圖15至18中看到的那樣。換言之，沒有一種傳統(tǒng)的裝置能適應(yīng)所有可能的位數(shù)。
再有，如圖19中所示，存儲器存儲體BANK0至BANK3都在同一時(shí)間進(jìn)行寫操作。因此，在讀周期之間插入寫周期的情況中，需要在所有存儲器存儲體BANK0至BANK3的讀操作完成之后提供寫命令WR7。因此，寫命令WR7的提供必須在提供讀命令RD6之后相差4個時(shí)鐘周期。再有，從讀命令RD6至下一個讀命令RD8所需要的時(shí)間間隔(讀—讀命令間隔)對應(yīng)于最后進(jìn)行讀操作的存儲器存儲體BANK1的操作時(shí)間和寫操作時(shí)間之和。
因此，特別是在讀周期和寫周期隨機(jī)地發(fā)生時(shí)，產(chǎn)生了數(shù)據(jù)傳輸速率(數(shù)據(jù)總線占有率)降低的問題。

發(fā)明內(nèi)容
考慮到上述情況，提出了本發(fā)明，它的目的是提供一種不論與控制半導(dǎo)體存儲器裝置的控制裝置進(jìn)行交換的數(shù)據(jù)位數(shù)是多少都能進(jìn)行最佳操作的半導(dǎo)體存儲器裝置，以及包括這種半導(dǎo)體存儲器裝置的信息處理系統(tǒng)。
本發(fā)明的另一目的是縮短半導(dǎo)體存儲器裝置的操作時(shí)間時(shí)間，特別是在隨機(jī)存取過程中縮短命令提供時(shí)間間隔，從而提高輸入/輸出數(shù)據(jù)的傳輸速率。
為實(shí)現(xiàn)上述目的，提供了一種信息處理系統(tǒng)，它包括具有n(n＞1)個存儲體的半導(dǎo)體存儲器裝置，以及控制該半導(dǎo)體存儲器裝置的控制裝置。該半導(dǎo)體存儲器裝置包含一個地址輸入電路用于接收輸入地址，一個讀出電路用于從m(≤n)個存儲體中順序讀取對應(yīng)于經(jīng)地址輸入電路輸入的一個地址的數(shù)據(jù)，以及數(shù)據(jù)輸出電路用于把讀出電路從m個存儲體中讀出的數(shù)據(jù)作為集合數(shù)據(jù)輸出到外部。讀控制裝置包括一個控制電路用于根據(jù)由讀出電路的讀周期所確定的周期時(shí)間來控制半導(dǎo)體存儲器周期，以及一個存取禁止電路用于根據(jù)由讀出電路從中讀出數(shù)據(jù)的存儲體來禁止對預(yù)先確定的存儲體的存取。
當(dāng)結(jié)合附圖閱讀下面的描述時(shí)，本發(fā)明的上述目的和其它目的、特點(diǎn)及優(yōu)點(diǎn)變得顯而易見，這些附圖以示例方式說明本發(fā)明的優(yōu)選實(shí)施例。


圖1說明根據(jù)本發(fā)明的操作原理；
圖2(A)、2(B)和2(C)是時(shí)序圖，概括說明根據(jù)圖1所示原理的操作；圖3顯示根據(jù)本發(fā)明一個實(shí)施例的示例性配置；圖4詳細(xì)顯示圖3中出現(xiàn)的半導(dǎo)體存儲器裝置的示例性配置；圖5詳細(xì)顯示圖4中出現(xiàn)的控制部分的示例性配置；圖6詳細(xì)顯示圖5中出現(xiàn)的存儲體啟動控制電路、定時(shí)電路及ADD鎖存器的配置示例；圖7是電路圖，詳細(xì)顯示圖6中出現(xiàn)的DFF部件的配置示例；圖8是時(shí)序圖，說明根據(jù)圖2所示實(shí)施例的操作；圖9是時(shí)序圖，也是說明根據(jù)圖2所示實(shí)施例的操作；圖10是顯示第二實(shí)施例的方框圖；圖11是詳細(xì)顯示圖10中出現(xiàn)的存儲體選擇電路的方框圖；圖12是時(shí)序圖，說明根據(jù)第二實(shí)施例的操作；圖13是顯示第三實(shí)施例的方框圖；圖14是時(shí)序圖，說明根據(jù)第三實(shí)施例的操作；圖15(A)、15(B)和15(C)是時(shí)序圖，說明一個傳統(tǒng)的半導(dǎo)體存儲器裝置的操作；圖16(A)、16(B)和16(C)是時(shí)序圖，說明另一個傳統(tǒng)的半導(dǎo)體存儲器裝置的操作；圖17(A)、17(B)和17(C)是時(shí)序圖，說明又一個傳統(tǒng)的半導(dǎo)體存儲器裝置的操作；圖18(A)、18(B)和18(C)是時(shí)序圖，說明再一個傳統(tǒng)的半導(dǎo)體存儲器裝置的操作；以及圖19是時(shí)序圖，說明一個傳統(tǒng)的半導(dǎo)體存儲器裝置的操作。
具體實(shí)施例方式
下面將參考附圖描述本發(fā)明的實(shí)施例。圖1說明根據(jù)本發(fā)明的操作原理。如圖中所示，根據(jù)本發(fā)明的一個半導(dǎo)體存儲器裝置包含地址輸入電路1、讀出電路2、數(shù)據(jù)輸出電路3、輸出數(shù)據(jù)量設(shè)置電路4以及存儲體5-1至5-n。
地址輸入電路1從外部接收輸入給它的存取地址。
讀出電路2從m(≤n)個存儲體中順序讀取數(shù)據(jù)，該數(shù)據(jù)對應(yīng)于經(jīng)由地址輸入電路1輸入的一個地址。
數(shù)據(jù)輸出電路3把讀出電路2從m個存儲體讀取的數(shù)據(jù)作為集合數(shù)據(jù)輸出到外部。
輸出數(shù)據(jù)量設(shè)置電路4設(shè)置要從數(shù)據(jù)輸出電路3輸出的數(shù)據(jù)量。
現(xiàn)在將描述根據(jù)所示原理的操作。
在半導(dǎo)體存儲器裝置操作的開始，例如輸出數(shù)據(jù)量設(shè)置電路4從控制裝置(未示出)接收到信息作為控制信呈，該信息指定要從數(shù)據(jù)輸出電路3作為集合數(shù)據(jù)輸出的數(shù)據(jù)量，并根據(jù)所收到的信息設(shè)置輸出數(shù)據(jù)量。
隨著按這種方式設(shè)置了要從數(shù)據(jù)輸出電路3作為集合數(shù)據(jù)輸出的數(shù)據(jù)量，一個地址從外部輸入到地址輸入電路1，然后地址輸入電路1將該輸入地址提供給讀出電路2。
如果由輸出數(shù)據(jù)量設(shè)置電路4設(shè)置的數(shù)據(jù)量大于一次能從單個存儲體讀出的數(shù)量，則讀出電路2首先選擇與從地址輸入電路1輸入的地址相對應(yīng)的存儲體，然后從選定的存儲體中讀取數(shù)據(jù)并把數(shù)據(jù)輸出到數(shù)據(jù)輸出電路3。接下來，讀出電路2進(jìn)行存儲體切換，并從新切換到的不同存儲體的同一地址中獲取其它數(shù)據(jù)。重復(fù)與此類似的操作，直至讀出的數(shù)據(jù)量達(dá)到由輸出數(shù)據(jù)量設(shè)置電路4指定的輸出數(shù)據(jù)量時(shí)為止。在這種情況中，讀出電路2以預(yù)先確定的時(shí)間間隔從存儲體讀取數(shù)據(jù)，從而從不同存儲體讀出的數(shù)據(jù)不會擁塞。
數(shù)據(jù)輸出電路3順序地獲取由讀出電路2從存儲體5-1至5-n中讀出的數(shù)據(jù)，并把這些數(shù)據(jù)順序地輸出到外部。
因此，如果從數(shù)據(jù)輸出電路3作為集合數(shù)據(jù)輸出的數(shù)據(jù)量等于或小于一次能從單個存儲體讀取的數(shù)據(jù)量，則讀出電路2從一個存儲體讀取數(shù)據(jù)，然后終止讀操作；反之，如果前者大于后者，則讀出電路2從不同的存儲體中順序讀取與地址輸入電路1提供的一個地址相對應(yīng)的數(shù)據(jù)，同時(shí)自動地切換存儲體5-1至5-n。
因此，由單次尋址讀出的數(shù)據(jù)量能根據(jù)與控制裝置交換的數(shù)據(jù)(集合數(shù)據(jù))量而變化，而且該數(shù)據(jù)量由所用的應(yīng)用程序確定的，這使得有可能提供用于多種用途的半導(dǎo)體存儲器裝置。
圖2(A)、2(B)和2(C)顯示一個操作示例，其中存儲體數(shù)是4(n＝4)，從單個存儲體一次讀取的數(shù)據(jù)位數(shù)是2，從數(shù)據(jù)輸出電路3作為集合數(shù)據(jù)輸出的數(shù)據(jù)位數(shù)設(shè)置為8。
在所示示例中，讀命令RD1與圖2(A)所示第0基本時(shí)鐘脈沖前沿同步輸入。在這種情況中，由于從單個存儲體一次讀取的數(shù)據(jù)位數(shù)是2，所以讀出電路2依次切換這4個存儲體，從各存儲體順序讀取與從地址輸入電路1輸入的一個地址對應(yīng)的數(shù)據(jù)，并把讀出的數(shù)據(jù)提供給數(shù)據(jù)輸出電路3。數(shù)據(jù)輸出電路3把數(shù)據(jù)(Q11、Q12、…、Q41、Q42)作為集合數(shù)據(jù)輸出到外部，這些數(shù)據(jù)是電路3分4次從讀出電路2接收到的，如圖2(C)中所示。
這樣，與傳統(tǒng)的半導(dǎo)體存儲器裝置相比，這里輸入一條讀命令足夠了，而在傳統(tǒng)的半導(dǎo)體存儲器裝置中，如圖2(B)中的虛線指出的那樣，讀命令需要被輸入4次。
在上例中，讀出電路2訪問數(shù)據(jù)輸出電路3以檢測由輸出數(shù)據(jù)量設(shè)置電路4設(shè)置的數(shù)據(jù)量，但可以有另一種作法，即讀出電路2可以通過直接訪問輸出數(shù)據(jù)量設(shè)置電路4來檢測所設(shè)置的數(shù)據(jù)量。
現(xiàn)在將描述本發(fā)明的一個實(shí)施例。
圖3顯示根據(jù)本發(fā)明一個實(shí)施例的信息處理系統(tǒng)的配置示例，該實(shí)施例對應(yīng)于權(quán)利要求1至4。如圖中所示，本發(fā)明的這個信息處理系統(tǒng)包含CPU(中央處理單元)10、控制裝置20、半導(dǎo)體存儲器裝置30和總線40。
CPU 10執(zhí)行半導(dǎo)體存儲器裝置30中存儲的各種程序等，以控制該系統(tǒng)的單個部件并完成各種操作。
控制裝置20完成涉及半導(dǎo)體存儲器裝置30的脈沖串(burst)長度設(shè)置、刷新等的控制操作。
半導(dǎo)體存儲器裝置30在控制裝置20的控制下操作，存儲由CPU 10提供的數(shù)據(jù)和向CPU提供從中讀出的存儲數(shù)據(jù)。
總線40從CPU 10向半導(dǎo)體存儲器裝置30傳送數(shù)據(jù)及從半導(dǎo)體存儲器裝置30向CPU 10傳送數(shù)據(jù)。
圖4詳細(xì)顯示圖3中出現(xiàn)的半導(dǎo)體存儲器裝置的配置示例。如圖中所示，半導(dǎo)體存儲器裝置30包含控制部分50、存儲體A60和存儲體B70。存儲體A60由存儲單元(cell)61、列解碼器62、行解碼器63、SA(讀出放大器)64以及I/O(輸入/輸出)電路65構(gòu)成。類似地，存儲體B70由存儲單元71、列解碼器72、行解碼器73、SA74以及I/O電路75構(gòu)成。
控制部分50以CLK信號、CMD信號、ADD信號、DATA信號等作為輸入，并把這些信號提供給該裝置的各個部件。再有，當(dāng)傳送數(shù)據(jù)時(shí)，控制部分選擇一個預(yù)先確定的存儲體從所選定的存儲體中讀取數(shù)據(jù)或向其寫入數(shù)據(jù)。
存儲體A60的存儲單元61包含一組成矩陣形式排列的存儲器元件(element)，用于存儲輸入數(shù)據(jù)。
在輸入/輸出數(shù)據(jù)時(shí)，行解碼器63根據(jù)行地址指定存儲單元61的某一行。
在輸入/輸出數(shù)據(jù)時(shí)，列解碼器62根據(jù)列地址指定存儲單元61的某一列。
SA64以預(yù)先確定的增益放大從存儲單元61讀取的信號并把該信號電平轉(zhuǎn)換成數(shù)字信號電平。
I/O電路65完成涉及輸入/輸出數(shù)據(jù)的控制操作。
存儲體B70以相同方式配置，故在此略去其描述。
圖5詳細(xì)顯示圖4中出現(xiàn)的控制部分50的配置示例。
CLK輸入端80輸入來自外部的CLK信號。CMD輸入端81輸入來自外部的CMD信號，而ADD輸入端82輸入來自外部的ADD信號。
CLK輸入電路83對從CLK輸入端80輸入的CLK信號波形進(jìn)行整形，然后把整形后的CLK信號提供給CMD輸入電路84、ADD輸入電路85以及存儲體啟動控制電路88。
CMD輸入電路84對從CMD輸入端81輸入的CMD信號波形進(jìn)行整形，然后把整形后的CMD信號提供給CMD解碼器86。
ADD輸入電路85時(shí)從ADD輸入端82輸入的ADD信號波形進(jìn)行整形，然后把整形后的ADD信號提供給脈沖串長度確定電路87。
CMD解碼器86對CMD輸入電路84提供的CMD信號解碼，并把得到的RD或WR命令提供給存儲體啟動控制電路88和ADD鎖存器90。
在該裝置的操作開始時(shí)，例如，脈沖串長度確定電路87得到一個命令設(shè)置脈沖串長度，這時(shí)電路87分析該命令以確定要求設(shè)置的脈沖串長度，并把所確定的脈沖串長度通知給存儲體啟動控制電路88。
提供給圖4所示每個存儲體A60和B70的存儲體控制電路88、定時(shí)電路89和ADD鎖存器90向與之相關(guān)聯(lián)的存儲體提供內(nèi)部地址IADD并控制數(shù)據(jù)讀操作。
存儲體啟動控制電路88根據(jù)所設(shè)置的脈沖串長度來控制定時(shí)電路89，以控制從相應(yīng)存儲體讀取數(shù)據(jù)的操作。
ADD鎖存器90與從CMD解碼器86輸出的RD命令同步地鎖存從ADD輸入電路85輸出的ADD信號。
定時(shí)電路89按照存儲體啟動控制電路88控制的時(shí)序向相應(yīng)的存儲體提供由ADD鎖存器90鎖存的ADD信號作為內(nèi)部地址IADD。
圖6詳細(xì)顯示存儲體啟動控制電路88、定時(shí)電路89和ADD鎖存器90的配置示例。
如圖中所示，存儲體啟動控制電路88包括反相器100至102、“或非”元件103至104、“與非”元件105、DFF(數(shù)據(jù)觸發(fā)器)元件106至109、以及CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)開關(guān)110和111。
反相器100將從CMD解碼器86輸入的RD/WR信號反相，并把反相后的信號提供給“或非”元件103?！盎蚍恰痹?04向“或非”元件103提供一個邏輯和的反相因此，該邏輯和是從ADD輸入電路85輸入的用于指定一個存儲體的ADD信號與脈沖串長度確定電路87提供的BL8信號(當(dāng)脈沖串長度設(shè)為“8”時(shí)轉(zhuǎn)為“H”狀態(tài)的信號)二者的邏輯和。
“或非”元件103向DFF元件106提供反相器100和“或非”元件104二者輸出的邏輯和的反相因此。
DFF元件106至108與CLK信號的后沿同步地順序延遲“或非”元件103的輸出。DFF元件108的輸出提供給CMOS開關(guān)110。
DFF元件109與CLK信號的后沿同步地鎖存“或非”元件103的輸出，并把鎖存的信號提供給CMOS開關(guān)111。
反相器101使ADD信號反相并把反相后的信號輸出到“與非”元件105，然后“與非”元件105把來自反相器101的輸出與BL8信號的邏輯積的反相因此提供給反相器102和CMOS開關(guān)110和111。
當(dāng)“與非”元件105的輸出為“L(低)”狀態(tài)時(shí)，CMOS開關(guān)110轉(zhuǎn)為“ON(通)”，把DFF元件108的輸出提供給定時(shí)電路89作為BACT信號，而當(dāng)“與非”元件105的輸出為“H(高)”狀態(tài)時(shí)，CMOS開關(guān)110轉(zhuǎn)為“OFF(斷)”。
當(dāng)“與非”元件105的輸出為“H”狀態(tài)時(shí)，CMOS開關(guān)111轉(zhuǎn)為“ON(通)”，把DFF元件109的輸出提供給定時(shí)電路89作為ABCT信號，而當(dāng)“與非”元件105的輸出為“L”狀態(tài)時(shí)，CMOS開關(guān)111轉(zhuǎn)為“OFF(斷)”狀態(tài)。
因此，當(dāng)“與非”元件105的輸出轉(zhuǎn)為“H”時(shí)，CMOS開關(guān)111轉(zhuǎn)為“ON(通)”，于是DFF元件109的輸出提供給定時(shí)電路89作為ABCT信號；當(dāng)“與非”元件105的輸出轉(zhuǎn)為“L”時(shí)，CMOS開關(guān)110轉(zhuǎn)為“ON(通)”，于是DFF元件108的輸出提供給定時(shí)電路89作為BACT信號。
ADD鎖存器90由反相器130和DFF元件131構(gòu)成。反相器130使RD/WR信號反相并把反相后的信號提供給DFF元件131，然后DFF元件131與反相器130的輸出的后沿(即RD/WR信號的前沿)同步地鎖存ADD信號，并把鎖存的信號作為BADD信號輸出。
定時(shí)電路89包含反相器120和DFF元件121。反相器120使CMOS開關(guān)110輸出的BACT信號反相。DFF元件121與反相器120的輸出的后沿(即BACT信號的前沿)同步地鎖存BADD信號，并把鎖存的信號作為內(nèi)部地址IADD信號輸出到存儲體A60或存儲體B70。
圖7詳細(xì)顯示圖6中出現(xiàn)的DFF元件106至109的配置示例。如圖中所示，每個DFF元件包含反相器140至144和CMOS開關(guān)145和146。
反相器140使CLK信號反相并把反相后的信號提供給CMOS開關(guān)145和146。
當(dāng)時(shí)鐘信號轉(zhuǎn)為“H”時(shí)，CMOS開關(guān)145轉(zhuǎn)為“ON(通)”，并把輸入信號提供給反相器141。
當(dāng)時(shí)鐘信號轉(zhuǎn)為“L”時(shí)，CMOS開關(guān)146轉(zhuǎn)為“ON(通)”并把反相器141的輸出提供給反相器143。
反相器141使CMOS開關(guān)145的輸出反相并把這個反相后的輸出提供給CMOS開關(guān)146。
反相器142使反相器141的輸出反相并把這個反相后的輸出反饋給反相器141的輸入端。
反相器143使CMOS開關(guān)146的輸出反相并輸出產(chǎn)生的信號。
反相器144使反相器143的輸出反相并把這個反相后的輸出反饋給反相器143的輸入端。
現(xiàn)在將描述上述實(shí)施例的操作。
當(dāng)開始向圖3所示信息處理系統(tǒng)供電時(shí)，CPU 10根據(jù)要執(zhí)行的應(yīng)用程序向控制裝置20通告要與半導(dǎo)體存儲器裝置30交換的數(shù)據(jù)位數(shù)。
根據(jù)CPU 10通告的數(shù)據(jù)位數(shù)，控制裝置20為半導(dǎo)體存儲器裝置30設(shè)置脈沖串長度。例如，在能由半導(dǎo)體存儲器裝置30的存儲體A60或B70一次讀取的數(shù)據(jù)位數(shù)為4并把“8位”設(shè)為脈沖串長度的情況中，控制裝置20向半導(dǎo)體存儲器裝置30的CMD輸入端81輸入一個設(shè)置脈沖串長度的命令，并向ADD輸入端82輸入指示脈沖串長度“8”的數(shù)據(jù)。雖然傳統(tǒng)的半導(dǎo)體存儲器裝置不允許把脈沖串長度設(shè)為超過從一個存儲體一次能讀出的數(shù)據(jù)位數(shù)的長度，但在這一實(shí)施例中能完成這種脈沖串長度設(shè)置。
因此，CMD解碼器86檢測設(shè)置脈沖串長度的命令輸入，并請求脈沖串長度確定電路87設(shè)置該脈沖串長度。脈沖串長度確定電路87將H從ADD輸入電路85提供的數(shù)據(jù)解碼并識別出脈沖串長度應(yīng)設(shè)為“8”。然后，電路87使BL8信號(當(dāng)脈沖串長度為“8”時(shí)被設(shè)為“H”狀態(tài)的信號)轉(zhuǎn)為“H”狀態(tài)，該BL8信號被提供給與各存儲體A60和B70相關(guān)聯(lián)的存儲體啟動控制電路88。
當(dāng)處于這一狀態(tài)時(shí)，如果輸入一個從存儲體A60讀取數(shù)據(jù)的讀命令，則存儲體A60的存儲體啟動控制電路88按下文中參考圖8和圖9描述的方式操作。
假定與第0個時(shí)鐘脈沖的前沿同步地輸入一個RD命令，如圖8的(B)中所示，而且從ADD輸入電路85提供了一個選擇存儲體A60的地址(圖8中的(C))。
DFF元件106至108與CLK信號后沿同步地順序延時(shí)“或非”元件103的輸出信號，并分別提供輸出信號N1至N3(圖8中的(H)-(J))。
DFF元件109與CLK信號后沿同步地鎖存“或非”元件103的輸出信號，并提供一個輸出信號N4(圖8中的(K))。
此時(shí)，存儲體A60的存儲體啟動控制電路88的“與非”元件105的輸出是“H”狀態(tài)，如圖8中的(F)所示，而反相器102輸出的N5信號是“L”狀態(tài)，如圖8中的(E)所示，于是CMOS開關(guān)111處在“ON(通)”狀態(tài)。因此，DFF元件109輸出的N4信號(圖8中的(K))被選定并提供給定時(shí)電路89作為BACT信號(圖8中的(L))。
ADD鎖存器90與RD/WR信號前沿同步地鎖存ADD信號并把鎖存的信號提供給定時(shí)電路89作為BADD信號(圖8中的(M))。
定時(shí)電路89與BACT信號前沿同步地鎖存BADD信號并把鎖存的信號提供給存儲體A60作為IADD信號(圖8中的(N))。
因此，存儲體A60從指定的地址讀取數(shù)據(jù)并從數(shù)據(jù)輸出端(未示出)輸出所讀出的數(shù)據(jù)(圖8中的(O))。
此時(shí)，在存儲體B70的存儲體啟動控制電路88中，N5信號(圖9中的(E))處于“H”狀態(tài)而N6信號(圖9中的(F))處于“L”狀態(tài)，于是DFF元件108的輸出被選定并提供給定時(shí)電路89。
通過對N1信號(圖9中的(H))延時(shí)兩個CLK信號周期導(dǎo)出N3信號(圖9中的(J))，它是DFF元件108的輸出，相應(yīng)地，由ADD鎖存器90鎖存的BADD信號(圖9中的(M))被提供給存儲體B70作為IADD信號，但相對于提供給存儲體A60的IADD信號延時(shí)了兩個CLK信號周期。
存儲體B70讀出由定時(shí)電路89提供的IADD信號所指定的地址處存儲的數(shù)據(jù)，并把讀出的數(shù)據(jù)從數(shù)據(jù)輸出端(未示出)輸出到外部。
因此，當(dāng)脈沖串長度已設(shè)為“8”時(shí)，首先從一個指定的存儲體(上例中為存儲體A60)讀取數(shù)據(jù)，然后以自動的方式(無需從外部重新輸入地址)從另一存儲體(上例中為存儲體B70)讀取數(shù)據(jù)(帶有兩個CLK信號周期的延時(shí))并向外部輸出。
在半導(dǎo)體存儲器裝置30為自動預(yù)加載型裝置的情況中，是在完成另一存儲體的讀操作時(shí)進(jìn)行自動預(yù)加載操作的。
在上面提到的例子中，首先是存儲體A60被指定，然后是存儲體B70被指定。同樣，如果存儲體B70首先被指定，然后是存儲體A60被指定，則在這種情況中執(zhí)行類似的操作并輸出8位數(shù)據(jù)。
前面描述的是脈沖串長度設(shè)為“8”時(shí)的操作；在脈沖串長度設(shè)為“4”或更小值的情況中，數(shù)據(jù)只從存儲體其中的一個中讀取并輸出，如在傳統(tǒng)的存儲器裝置中那樣。
特別是，當(dāng)脈沖串長度設(shè)為非“8”值時(shí)，BL8信號被置為“L”狀態(tài)。于是，各存儲體A60和B70的“與非”元件105的輸出總是處于“H”狀態(tài)，因此，CMOS開關(guān)111保持在“ON(通)”狀態(tài)。
在這種情況中，當(dāng)由其管理的存儲體被指定時(shí)，“或非”元件104的輸出轉(zhuǎn)為“L”，而在其它時(shí)間則轉(zhuǎn)為“H”。于是，只有當(dāng)與其關(guān)聯(lián)的存儲體被選定時(shí)，“或非”元件103才讓RD/WR信號通過，而在其它存儲體被選定時(shí)則關(guān)閉信號。
因此，當(dāng)存儲體被指定時(shí)，從相應(yīng)的DFF元件109輸出的信號作為BACT信號提供給定時(shí)電路89，而由ADD鎖存器90鎖存的BADD信號作為IADD信號與BACT信號前沿同步地提供給該存儲體。
于是，當(dāng)脈沖串長度設(shè)為“4”時(shí)，IADD只提供給由指定存儲體的地址所指定的存儲體，而存儲在相應(yīng)地址中的數(shù)據(jù)被讀取并從數(shù)據(jù)輸出端(未示出)輸出到外部，于是操作完成。
在脈沖串長度設(shè)為“8”而存儲體其中之一被存取的情況中，另一個存儲體不能被存取。所以，如果針對正被存取的存儲體以外的其它存儲體做出中斷請求，則控制裝置20執(zhí)行處理以禁止執(zhí)行這種中斷請求。
再有，當(dāng)脈沖串長度設(shè)為“8”時(shí)，從兩個存儲體讀取數(shù)據(jù)所需要的全部時(shí)間構(gòu)成一個周期時(shí)間。于是，控制裝置20根據(jù)脈沖串長度確定周期時(shí)間并進(jìn)行適于所確定的周期時(shí)間的控制操作。
在以上該實(shí)施例的描述中，所用存儲體的數(shù)量是2，但本發(fā)明當(dāng)然能應(yīng)用于包括3個或更多存儲體的存儲器配置。
再有，應(yīng)該指出，結(jié)合上述實(shí)施例所解釋的圖示的電路只是作為示例給出的，本發(fā)明當(dāng)然不限定于所示電路。
圖10顯示根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲器裝置，該第二實(shí)施例對應(yīng)于權(quán)利要求6至8。在圖中，每條粗線表明該線包含多條單線。
該半導(dǎo)體存儲器裝置是在硅基片上使用CMOS處理形成的，作為一個時(shí)鐘同步型DRAM。該DRAM包含時(shí)鐘緩存器210、命令解碼器212、地址緩存器214、數(shù)據(jù)緩存器216、寫定時(shí)發(fā)生器電路218、存儲體選擇電路220、寫數(shù)據(jù)寄存器222以及4個存儲器存儲體BANK0至BANK3。
時(shí)鐘緩存器210通過時(shí)鐘端從外部接收時(shí)鐘信號CLK，并把收到的信號作為內(nèi)部時(shí)鐘信號ICLK輸出。內(nèi)部時(shí)鐘信號ICLK還提供給所示電路以外的其它電路。
命令解碼器212通過命令端從外部接收命令信號CMD，并輸出解碼后的信號作為讀命令信號READ1和寫命令信號WRITE1。除了所示信號外，命令解碼器212還輸出刷新命令信號等。
地址緩存器214通過地址端從外部接收地址信號ADD，并把收到的信號作為內(nèi)部地址信號IADD輸出。數(shù)據(jù)緩存器216通過數(shù)據(jù)端從外部接收數(shù)據(jù)信號(寫數(shù)據(jù))DQ，并把收到的信號輸出到寫數(shù)據(jù)寄存器222。同樣，數(shù)據(jù)緩存器216從存儲器存儲體BANK0至BANK3接收內(nèi)部數(shù)據(jù)信號(讀出數(shù)據(jù))IDQ，并通過數(shù)據(jù)端把所收到的信號作為數(shù)據(jù)信號DQ輸出。寫數(shù)據(jù)寄存器222鎖存寫數(shù)據(jù)并把鎖存的數(shù)據(jù)作為內(nèi)部數(shù)據(jù)信號IDQ(鎖存的數(shù)據(jù)信號LDATA)輸出。
寫定時(shí)發(fā)生器電路218接收寫命令信號WRITE1和內(nèi)部時(shí)鐘信號ICLK，并與內(nèi)部時(shí)鐘信號ICLK同步地輸出寫命令信號(寫定時(shí)信號)WRITE2。如下文描述的那樣，響應(yīng)一次寫命令信號WRITE1，要順序地產(chǎn)生4次寫命令信號WRITE2。
存儲體選擇電路220與讀命令信號READ1和寫命令信號WRITE1同步地啟動存儲體選擇信號BKSEL0至BKSEL3當(dāng)中的一個。
存儲器存儲體BANK0至BANK3有賦予它們的相同地址，而且每一個有例如16Mb的存儲容量。這樣，如下文描述的那樣，響應(yīng)寫命令而提供的寫數(shù)據(jù)DQ被寫入全部存儲器存儲體BANK0至BANK3。換言之，這個DRAM被用作16Mb存儲器，盡管它有總共64Mb的存儲容量。
再有，雖然沒有詳細(xì)示出，但存儲器存儲體BANK0至BANK3每個都具有連到字線和位線的多個存儲器存儲單元(cell)，用于放大傳送到位線上的數(shù)據(jù)的讀出放大器，連到位線和數(shù)據(jù)總線線上的列開關(guān)，行解碼器以及列解碼器。行解碼器啟動讀出放大器并根據(jù)高階地址信號ADD選擇字線。列解碼器根據(jù)低階地址信號ADD選擇列開關(guān)。
在這一實(shí)施例中，高階和低階地址信號ADD與讀命令和寫命令一起輸入到DRAM。換言之，該DRAM是一個地址非復(fù)用型半導(dǎo)體存儲器。存儲器存儲體BANK0至BANK3彼此獨(dú)立地操作，而且在操作之后在它們自己控制下自動預(yù)加載位線。
圖11詳細(xì)顯示圖10中出現(xiàn)的存儲體選擇電路220。存儲體選擇電路220包括“或”元件220a和移位寄存器220b。“或”元件220a導(dǎo)出讀命令信號READ1和寫命令信號WRITE2的“或”值，并把因此作為移位信號SFT輸出。移位寄存器220b有4個彼此串聯(lián)的存儲級S0至S3。
存儲級S0至S3分別輸出存儲體選擇信號BKSEL0至BKSEL3。存儲級S3的輸出(BKSEI3)反饋到存儲級S0的輸入端。存儲級S0至S3每個與移位信號SFT同步地進(jìn)行操作，向后續(xù)級輸出所保存的值。
在啟動電源之后，移位寄存器220b被初始化，使得只有存儲體選擇信號BKSEL0有高電平輸出。其后，每次啟動讀命令信號READ1或?qū)懨钚盘朩RITE2，移位寄存器完成一次移位操作，以順序地把存儲體選擇信號BKSEL1、BKSEL2、BKSEL3、BKSEL0、…轉(zhuǎn)為高電平。當(dāng)存儲體選擇信號BKSEL0至BKSEL3之一被啟動時(shí)，存儲器存儲體BANK0至BANK3中與之對應(yīng)的一個便被置為可操作的。
圖12顯示上述DRAM操作。在圖12中所示的例子中，首先順序地提供讀命令RD1至RD6，然后提供一個寫命令WR7，后面是提供讀命令RD8至RD11。每個命令都與時(shí)鐘信號CLK的前沿同步提供。
首先，命令解碼器212(圖10中所示)接收讀命令RD1并啟動讀命令信號READ1(圖12中的(a))。與讀命令信號READ1同步，存儲體選擇電路220啟動存儲體選擇信號BKSEL0(圖12中的(b))。其后，響應(yīng)存儲體選擇信號BKSEL0(圖12中的(c))，存儲器存儲體BANK0被啟動。
根據(jù)高階地址信號ADD(未示出)，存儲器存儲體BANK0選擇一個字線并啟動讀出放大器。選擇一個字線允許從相應(yīng)的存儲器存儲單元讀出數(shù)據(jù)送入位線，并由讀出放大器對讀出的數(shù)據(jù)進(jìn)行放大。再有，根據(jù)低階地址信號ADD，存儲器存儲體BANK0選擇一個到開關(guān)把由讀出放大器放大后的讀出數(shù)據(jù)轉(zhuǎn)送到數(shù)據(jù)總線線上。
從存儲器存儲單元讀取的讀出數(shù)據(jù)Q1與提供讀命令RD1(圖12中的(d))兩個周期之后的時(shí)鐘信號CLK脈沖前沿同步地輸出。換言之，如果用從提供讀命令RD1到輸出讀出數(shù)據(jù)Q1的時(shí)鐘脈沖數(shù)來表示讀延遲，那么這里的讀延遲是“2”。
接下來，存儲器存儲體BANK0停止讀出放大器以及行和列解碼器的工作，執(zhí)行預(yù)加載操作，在此操作中位線被設(shè)置為參考電壓，并在接收讀命令RD1(圖12中的(e))之后4個時(shí)鐘周期完成讀操作。
然后，響應(yīng)讀命令RD2，讀命令信號READ1再次被啟動(圖12中的(f))。存儲體選擇電路220的移位寄存器220b與讀命令信號READ1同步地完成移位操作，從而停止存儲體選擇信號BKSEL0并啟動存儲體選擇信號BKSEL1(圖12中的(g))。接下來，響應(yīng)存儲體選擇信號BKSEL1，存儲器存儲體BANK1被啟動。存儲器存儲體BANK1被啟動。存儲器存儲體BANK1以與存儲器存儲體BANK0所進(jìn)行的相同方式進(jìn)行讀操作，并輸出讀出數(shù)據(jù)Q2(圖12中的(h))。
接下來，響應(yīng)讀命令RD3至RD6，存儲體選擇信號BKSEL2、BKSEL3、BKSEL0和BKSEL1被順序啟動(圖12中的(i))，于是存儲器存儲體BANK2、BANK3、BANK0和BANK1以上面描述的相同方式相繼進(jìn)行讀操作(圖12中的(j))。
這樣，4個存儲器存儲體BANK0至BANK3的讀操作是以這樣的方式進(jìn)行的一個讀操作與另一個重疊但與其錯開一個時(shí)鐘周期。一個存儲器存儲體BANK的操作時(shí)間是4個時(shí)鐘周期，但由于4個存儲器存儲體BANK0至BANK3彼此獨(dú)立地操作，所以讀周期，即一個讀命令RD所需要的讀操作時(shí)間(讀命令RD提供間隔)，對應(yīng)于1個時(shí)鐘周期。
在提供讀命令RD6的兩個時(shí)鐘周期之后提供寫命令WR7(圖12中的(k))。與傳統(tǒng)裝置不同，在提供寫命令WR7時(shí)，一些存儲器存儲體BANK(在本例中是BANK0和BANK1)正在執(zhí)行讀操作。以這種方式，在空閑的存儲器存儲體BANK中開始了寫數(shù)據(jù)的寫操作，而一些存儲器存儲體BANK仍然在操作中，所以從提供讀命令RD6到提供寫命令WR7的讀—寫間隔(定時(shí)指標(biāo))可設(shè)為兩個時(shí)鐘周期。這一間隔比圖19中所示傳統(tǒng)裝置的情況短兩個時(shí)鐘周期。更具體地說，讀—寫間隔時(shí)間的設(shè)定要使得在寫延遲為“2”時(shí)數(shù)據(jù)總線線和數(shù)據(jù)端之間能避免競爭(下文中會提到)。
命令解碼器212接收寫命令WR7并啟動寫命令信號WRITE1達(dá)4個時(shí)鐘周期(圖12中的(l))。在寫命令信號WRITE1保持被啟動期間，寫定時(shí)發(fā)生器電路(write timing generator circuit)218與時(shí)鐘信號CLK(間隔時(shí)鐘信號ICLK)同步地產(chǎn)生寫命令信號(寫定時(shí)信號)WRITE2(圖12中的(m))。具體地說，與存儲器存儲體BANK0至BANK3的個數(shù)對應(yīng)，寫命令信號WRITE2被啟動4次。與寫命令信號WRITE2同步，存儲體選擇電路220順序地啟動存儲體選擇信號BKSEL2、BKSEL3、BKSEL0和BKSEL1(圖12中的(n))。響應(yīng)存儲體選擇信號BKSEL2、BKSEL3、BKSEL0和BKSEL1，存儲器存儲體BANK2、BANK3，BANK0和BANK2被順序啟動(圖12中的(o))。
存儲體選擇電路220的“或”元件220a與讀命令信號READ1和寫命令信號WRITE2同步地輸出移動信號SFT。移動寄存器220b與移位信號SFT同步地進(jìn)行移位操作，從而順序啟動存儲體選擇信號BKSEL0至BKSEL3。換言之，不論輸入命令是讀命令還是寫命令，移位寄存器220b都要進(jìn)行移位操作，以順序地啟動存儲體選擇信號BKSEL0至BKSEL3，從而使進(jìn)行讀操作或?qū)懖僮鞯拇鎯ζ鞔鎯w在存儲器存儲體BANK0至BANK3當(dāng)中順序地切換。這樣，存儲體選擇電路220僅使用“或”元件220a和移位寄存器220b構(gòu)成，這使得與傳統(tǒng)裝置相比大縮短了讀—寫間隔。
寫數(shù)據(jù)D7是在提供寫命令WR7兩個時(shí)鐘周期之后提供的(圖12中的(p))。即寫延遲(write latency)為“2”，該延遲是從提供寫命令WR7到提供寫數(shù)據(jù)D7的時(shí)鐘周期數(shù)。寫數(shù)據(jù)寄存器222通過數(shù)據(jù)緩存器216取回寫數(shù)據(jù)D7并把取到的數(shù)據(jù)作為鎖存數(shù)據(jù)信號LDATA保持(圖12中的(q))。
然后，存儲器存儲體BANK2、BANK3、BANK0和BANK1順序地操作，從而把寫數(shù)據(jù)寄存器222中保持的鎖存數(shù)據(jù)信號LDATA寫入存儲器存儲單元。就是說，同樣的寫數(shù)據(jù)D7被寫入全部存儲器存儲體BANK0至BANK3。
在提供寫命令WR7的4個時(shí)鐘周期之后，第一個進(jìn)行寫操作的存儲器存儲體BANK2變?yōu)榭臻e的。于是，即使由存儲器存儲體BANK0至BANK3進(jìn)行的寫操作是交錯的，在提供寫命令WR7之后4個時(shí)鐘周期便能提供讀命令RD8(圖12中的(r))。換言之，一個寫命令WR需要的寫周期是4個時(shí)鐘周期，與傳統(tǒng)裝置的情況相等。
響應(yīng)讀命令RD8，存儲器存儲體BANK2進(jìn)行操作并輸出讀出數(shù)據(jù)Q8(圖12中的(s))。接下來，順序地提供讀命令RD9至RD11，于是存儲器存儲體BANK3、BANK0、BANK1、BANK2以上述相同的方式順序地進(jìn)行讀操作和輸出讀出數(shù)據(jù)Q8至Q11(圖12中的(s))。
如上文解釋的那樣，在這一實(shí)施例中，寫定時(shí)發(fā)生器電路218響應(yīng)一個寫操作，順序地產(chǎn)生寫命令信號(寫定時(shí)信號)WRITE2，其產(chǎn)生次數(shù)對應(yīng)于存儲器存儲體BANK0至BANK3的個數(shù)。在寫操作過程中，存儲體選擇電路220與寫定時(shí)信號WRITE2同步地順序啟動存儲體選擇信號BKSEL0至BKSEL3。因此，能夠響應(yīng)一個寫命令WR容易地進(jìn)行全部存儲器存儲體BANKO至BANK3的寫操作，它們的起始時(shí)間彼此交錯。
再有，能在所有存儲器存儲體BANK0至BANK3一都變?yōu)榭臻e之前開始寫操作，從而能縮短從提供讀命令RD到提供寫命令WR之間的間隔。再有，在提供的若干讀命令RD之間插入寫命令WR的情況中，與傳統(tǒng)裝置相比能縮短能縮短讀命令RD的提供間隔，使得有可能增加每個給定時(shí)間內(nèi)提供命令的個數(shù)。這樣，由于能比傳統(tǒng)裝置更頻繁地輸入/輸出數(shù)據(jù)信號，因而改善了數(shù)據(jù)傳輸速率(數(shù)據(jù)總線占有率)，因此，能提高裝有該DRAM的系統(tǒng)的性能。
再有，存儲體選擇電路220包含結(jié)構(gòu)簡單的移位寄存器220b，這使得能夠改善數(shù)據(jù)傳輸速率而不增大DRAM的芯片尺寸。
圖13顯示根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體存儲器裝置，該第三實(shí)施例對應(yīng)于權(quán)利要求6至10。相同的數(shù)字標(biāo)號和符號用于代表與上文中第二實(shí)施例所解釋的相同電路和信號，并在這里略去對這些電路和信號的詳細(xì)描述。
與第二實(shí)施例相比，第三實(shí)施例額外提供了一個遲寫(late write)功能。遲寫功能是這樣一種功能，即伴隨一個寫命令提供的寫數(shù)據(jù)能在提供后續(xù)寫命令時(shí)寫入存儲器存儲單元。遲寫功能的作用是縮短讀出數(shù)據(jù)和寫數(shù)據(jù)之間的競爭時(shí)間，從而改善使用數(shù)據(jù)總線的效率。為了實(shí)現(xiàn)遲寫功能，與第二實(shí)施例相比，對第三實(shí)施例額外提供了一個延時(shí)電路224、寫寄存器226、地址切換電路228、地址比較器電路230、數(shù)據(jù)切換電路232和傳送門234。在其它方面，第三實(shí)施例以與第二實(shí)施例幾乎相同的方式配置。就是說，該半導(dǎo)體存儲器裝置是作為時(shí)鐘同步型DRAM來制造的。
延時(shí)電路224使寫命令信號WRITE1延遲一個相應(yīng)于寫延遲(在這一實(shí)施例中是“3”)的時(shí)間，并把延遲后的信號輸出到寫寄存器226。寫寄存器226包括地址寄存器226a和數(shù)據(jù)寄存器226b，它們與延遲后的寫命令信號WRITE1同步操作。地址寄存器226a保持地址信號ADD(內(nèi)部地址信號IADD)并輸出所保持的信號作為被鎖存的地址信號LADD。地址寄存器226b保持?jǐn)?shù)據(jù)信號DQ(寫數(shù)據(jù))并輸出所保持的信號作為被鎖存的數(shù)據(jù)信號LDATA。
當(dāng)寫命令信號WRITE1的電平為低時(shí)，地址切換電路228選擇內(nèi)部地址信號IADD，當(dāng)寫命令信號WRITE1的電平為高時(shí)，則選擇被鎖存的地址信號LADD。因此，存儲器存儲體BANK0至BANK3在寫操作過程中根據(jù)被鎖存的地址信號LADD進(jìn)行操作，而在讀操作過程中根據(jù)外部地址信號ADD進(jìn)行操作。
當(dāng)內(nèi)部地址信號IADD與被鎖存的地址信號LADD符合時(shí)，地址比較器電路230啟動一個符合信號COIN(使其電平為高)。地址比較器電路230確定這個寫地址是否是用于一個尚未進(jìn)行寫操作的存儲器存儲單元。
當(dāng)符合信號COIN的電平為高時(shí)，數(shù)據(jù)切換電路232選擇被鎖存的數(shù)據(jù)信號LDATA并輸出選定的信號作為讀出數(shù)據(jù)。當(dāng)符合信號COIN的電平為低時(shí)，數(shù)據(jù)切換電路從存儲器存儲體BANK中讀出的內(nèi)部數(shù)據(jù)信號DQ(讀出數(shù)據(jù))并輸出所選擇的信號作為讀出數(shù)據(jù)。
當(dāng)寫命令信號WRITE1為高時(shí)，傳送門234把被鎖存的數(shù)據(jù)信號LDATA傳送到存儲器存儲體BANK0至BANK3作為內(nèi)部數(shù)據(jù)信號(寫數(shù)據(jù))DQ。就是說，寫操作是使用數(shù)據(jù)寄存器226b中保持的被鎖存數(shù)據(jù)信號LDATA完成的。
圖14顯示上述DRAM的操作。圖14顯示一個操作示例，這里如第三實(shí)施例的情況那樣，在順序提供讀命令RD1至RD6之后，提供一個寫命令WR7，接著提供讀命令RD8至RD11。響應(yīng)讀命令RD1至RD6進(jìn)行的讀操作與上文中參考圖12解釋的相同，所以這里略去其描述。
這一實(shí)施例中的DRAM具有上述遲寫功能。所以能獨(dú)立地設(shè)置提供寫命令WR7的時(shí)間而與提供寫數(shù)據(jù)D7的時(shí)間無關(guān)。這使得在提供讀命令RD6之后立即與時(shí)鐘信號CLK同步地提供寫命令WR7。就是說，在這一實(shí)施例中，從提供讀命令RD6到提供寫命令WR7的讀—寫間隔(定時(shí)指標(biāo))能縮短到1個時(shí)鐘周期。如在第二實(shí)施例中那樣，讀周期和寫周期分別為1個時(shí)鐘周期和4個時(shí)鐘周期。
響應(yīng)寫命令WR7，寫命令信號WRITE1被啟動達(dá)4個時(shí)鐘周期(圖14中的(a))。響應(yīng)寫命令信號WRITE1的啟動，寫命令信號WRITE2被相應(yīng)地啟動4次(圖14中的(b))。
在寫命令信號WRITE1保持被啟動狀態(tài)期間，傳送門234把被鎖存的數(shù)據(jù)信號LDATA傳送到存儲器存儲體BANK0至BANK3。在所示例子中，已伴隨前面的寫命令提供的寫數(shù)據(jù)DO與寫命令WR7同步地順序?qū)懭肴看鎯ζ鞔鎯wBANK0至BANK3(圖14中的(c))。
寫數(shù)據(jù)D7是在提供寫命令WR7后3個時(shí)鐘周期時(shí)提供的(圖14中的(d))。就是說，寫延遲設(shè)置為“3”。寫寄存器226與延遲后的寫命令信號WRITE1同步地鎖存地址信號和寫數(shù)據(jù)D7(圖14中的(e))。被寫寄存器226鎖存的寫數(shù)據(jù)D7響應(yīng)后續(xù)寫命令(未示出)寫入存儲器存儲體BANK0至BANK3。
從提供寫命令WR7起延續(xù)4個時(shí)鐘周期后，順序地提供讀命令RD8至RD11(圖14中的(f))。響應(yīng)讀命令RD8至RD11，存儲器存儲體BANK2、BANK3、BANK0和BANK1順序進(jìn)行讀操作。這里假定與讀命令RD9一起提供的地址信號ADD(未示出)與地址寄存器226a保持的被鎖存地址信號LADD符合。
在這種情況中，地址比較器電路230判定與讀命令RD9一起提供的地址信號ADD與被鎖存的地址信號LADD符合，于是啟動符合信號COIN(圖14中的(g))。就是說，判定要響應(yīng)讀命令RD9讀出的數(shù)據(jù)尚未寫入存儲器存儲體BANK0至BANK3。這樣，一旦檢測到符合信號COIN的啟動，數(shù)據(jù)切換電路232便輸出由數(shù)據(jù)寄存器226b保持的被鎖存的數(shù)據(jù)信號LDATA(寫數(shù)據(jù)D7)作為讀出數(shù)據(jù)(圖14中的(h))。響應(yīng)讀命令RD8、RD10和RD11以與第二實(shí)施例中相同的操作方式進(jìn)行讀操作。
這一實(shí)施例還提供了類似于上述第二實(shí)施例所能實(shí)現(xiàn)的優(yōu)點(diǎn)。再有，由于對這一實(shí)施例提供了寫寄存器226用于保持伴隨該寫命令WR提供的寫地址和寫數(shù)據(jù)，以及地址切換電路228和傳送門234，因此能在提供后續(xù)寫命令時(shí)把伴隨當(dāng)前寫命令的寫數(shù)據(jù)寫入存儲器存儲單元(遲寫功能)。遲寫功能用于減少讀出數(shù)據(jù)和寫數(shù)據(jù)之間競爭的組合，從而能進(jìn)一步改善數(shù)據(jù)總線的使用效率。還可能獨(dú)立于寫數(shù)據(jù)提供時(shí)間來設(shè)定寫命令WR的提供時(shí)間。因此，能進(jìn)一步提高數(shù)據(jù)傳輸速率。
地址比較器電路230和數(shù)據(jù)切換開關(guān)232允許即使在響應(yīng)讀命令RD所要讀出的數(shù)據(jù)尚未寫入存儲器存儲體BANK0至BANK3的情況中也能輸出正確的讀出數(shù)據(jù)而不出錯。
在上述實(shí)施例中，本發(fā)明以示例方式應(yīng)用于時(shí)鐘同步型DRAM。然而，本發(fā)明的應(yīng)用不只限于這種DRAM，例如，本發(fā)明可應(yīng)用于時(shí)鐘同步型SRAM。SRAM原本具有好的隨機(jī)存取能力，但通過應(yīng)用本發(fā)明，有可能進(jìn)一步提高數(shù)據(jù)傳送速率。
在上文對實(shí)施例的描述中，作為示例，本發(fā)明被應(yīng)用于DRAM，其中分別響應(yīng)讀命令和寫命令進(jìn)行讀操作和寫操作，但本發(fā)明不只限于這種DRAM。例如，本發(fā)明可以應(yīng)用于這樣的DRAM，在其中的存儲器存儲體由啟動命令啟動，而讀/寫操作是響應(yīng)其后提供的讀/寫命令進(jìn)行的。
盡管已經(jīng)詳細(xì)地描述了本發(fā)明，但應(yīng)該指出，上述實(shí)施例及對它們的修改只是作為對發(fā)明的示例說明，本發(fā)明不只限于這些。顯然，在不脫離本發(fā)明的范圍和精神的情況下可以以各種方式對本發(fā)明進(jìn)行修改。
如上所述，在根據(jù)權(quán)利要求1的半導(dǎo)體存儲器裝置中，由單次選址要讀出的數(shù)據(jù)量可以改變，使得數(shù)據(jù)量可以被設(shè)置從而最佳地適應(yīng)系統(tǒng)。還有，優(yōu)化系統(tǒng)的數(shù)據(jù)量設(shè)置可以縮短存取時(shí)間。
在根據(jù)權(quán)利要求2中的半導(dǎo)體存儲器裝置中，能防止數(shù)據(jù)的擁塞。因此，該時(shí)間間隔可設(shè)置為該半導(dǎo)體存儲器裝置可允許的最小值，從而能優(yōu)化半導(dǎo)體存儲器裝置的操作速度。
在根據(jù)權(quán)利要求3的半導(dǎo)體存儲器裝置中，系統(tǒng)允許輸出數(shù)據(jù)量設(shè)置電路設(shè)置該系統(tǒng)中被傳送的位數(shù)，從而能利用軟件將傳送位數(shù)設(shè)置成所希望的值。
在根據(jù)權(quán)利要求4的半導(dǎo)體存儲器裝置中，在存儲體的存取結(jié)束之后，自動預(yù)加載電路對該存儲體進(jìn)行自動預(yù)加載。這使得可以不必要從外部指示自動預(yù)加載時(shí)間，從而能簡化外部提供給半導(dǎo)體存儲器裝置的電路。
利用權(quán)利要求5的半導(dǎo)體存儲器裝置，即使在執(zhí)行一個使用不同數(shù)據(jù)位長度的應(yīng)用中，也能根據(jù)所需要的位長度來適當(dāng)?shù)馗淖冊O(shè)置，從而可以優(yōu)化操作。
根據(jù)權(quán)利要求6的半導(dǎo)體存儲器裝置使得可以增加每個給定時(shí)間段內(nèi)能提供的命令數(shù)。由于能比傳統(tǒng)裝置中更頻繁地輸入/輸出數(shù)據(jù)信號，所以能改善數(shù)據(jù)傳送速率(數(shù)據(jù)總線占用率)，因此，能增強(qiáng)安裝有該半導(dǎo)體存儲器裝置的系統(tǒng)的性能。
根據(jù)權(quán)利要求7的半導(dǎo)體存儲器裝置使用結(jié)構(gòu)簡單的移位寄存器，以便改善數(shù)據(jù)傳送速率(數(shù)據(jù)總線占用率)。所以沒有必要增大半導(dǎo)體存儲器裝置的芯片尺寸來提高數(shù)據(jù)傳送速率。
利用根據(jù)權(quán)利要求8的半導(dǎo)體存儲器裝置，所有存儲器存儲體響應(yīng)一個寫命令進(jìn)行寫操作，這樣便于寫操作。
根據(jù)權(quán)利要求9的半導(dǎo)體存儲器裝置能減少讀出數(shù)據(jù)和寫數(shù)據(jù)之間競爭的組合，從而改善數(shù)據(jù)總線的使用效率。再有，能獨(dú)立地設(shè)置提供寫命令的時(shí)間，與提供寫數(shù)據(jù)的時(shí)間無關(guān)，因此，能進(jìn)一步改善數(shù)據(jù)傳輸速率(數(shù)據(jù)總線占用率)。
利用根據(jù)權(quán)利要求10的半導(dǎo)體存儲器裝置，即使在響應(yīng)讀命令而要讀出的數(shù)據(jù)因遲寫功能尚未寫入存儲器存儲體時(shí)，仍能輸出正確的讀出數(shù)據(jù)而不出錯。
上述內(nèi)容被認(rèn)為只是對本發(fā)明原理的示例說明。再有，由于對本領(lǐng)域技術(shù)人員易于想到許多修改和改變，所以目的不是把本發(fā)明限定于所顯示和描述的結(jié)構(gòu)和應(yīng)用，因此，所有適當(dāng)?shù)男薷暮偷韧杀徽J(rèn)為是在所附權(quán)利要求及其等同中限定的本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種具有n(n＞1)個存儲體的半導(dǎo)體存儲器裝置，包含地址輸入電路，用于接收輸入的地址；讀出電路，用于從m(≤n)個存儲體中順序讀出數(shù)據(jù)，該數(shù)據(jù)對應(yīng)于經(jīng)由所述地址輸入電路輸入的一個地址；以及數(shù)據(jù)輸出電路，用于把所述讀出電路從m個存儲體讀出的數(shù)據(jù)作為集合數(shù)據(jù)輸出到外部。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器裝置，其中所述讀出電路以預(yù)先確定的時(shí)間間隔順序地從m個存儲體中讀取數(shù)據(jù)，從而不發(fā)生數(shù)據(jù)擁塞。
3.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器裝置，還包含輸出數(shù)據(jù)量設(shè)置電路，該電路用于設(shè)置要從所述數(shù)據(jù)輸出電路輸出的數(shù)據(jù)量，而且其中所述讀出電路從與所述輸出數(shù)據(jù)量設(shè)置電路設(shè)置的數(shù)據(jù)量相對應(yīng)的多個存儲體中順序讀取數(shù)據(jù)。
4.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器裝置，還包含自動預(yù)加載電路，該電路用于在所述每個存儲體存取結(jié)束后對所述每個存儲體進(jìn)行自動預(yù)加載。
5.一種信息處理系統(tǒng)，包括具有n(n＞1)個存儲體的半導(dǎo)體存儲器裝置和控制該半導(dǎo)體存儲器裝置的控制裝置，其中所述半導(dǎo)體存儲器裝置包含讀出電路，用于從m(≤n)個存儲體中順序讀出數(shù)據(jù)，該數(shù)據(jù)對應(yīng)于地址輸入電路輸入的一個地址；以及數(shù)據(jù)輸出電路，用于把所述讀出電路從m個存儲體讀出的數(shù)據(jù)作為集合數(shù)據(jù)輸出到外部，而且所述控制裝置包含控制電路，用于根據(jù)由所述讀出電路的讀周期確定的周期時(shí)間來控制所述半導(dǎo)體存儲器裝置；以及存取禁止電路，用于根據(jù)正被所述讀出電路從其中讀取數(shù)據(jù)的存儲體來禁止對一預(yù)先確定的存儲體進(jìn)行存取。
6.一種半導(dǎo)體存儲器裝置，包含多個被賦予相同地址的存儲器存儲體，響應(yīng)一個寫命令相同的數(shù)據(jù)被寫入所述存儲器存儲體；以及存儲體選擇電路，用于響應(yīng)一個讀命令選擇所述存儲器存儲體其中之一，并用于響應(yīng)寫命令順序選擇所述存儲器存儲體，從而使所述存儲器存儲體以錯開的方式各自開始寫操作。
7.根據(jù)權(quán)利要求6的半導(dǎo)體存儲器裝置，其中所述存儲體選擇電路包括移位寄存器，其用于與讀命令和寫命令同步地順序啟動存儲體選擇信號以選擇各存儲器存儲體。
8.根據(jù)權(quán)利要求7的半導(dǎo)體存儲器裝置，還包含寫定時(shí)發(fā)生器電路，該電路用于響應(yīng)寫命令產(chǎn)生寫定時(shí)信號以執(zhí)行寫操作，其產(chǎn)生的次數(shù)對應(yīng)于所述存儲器存儲體的個數(shù)，而且其中在寫操作過程中，所述存儲體選擇電路與寫定時(shí)信號同步地順序啟動存儲體選擇信號。
9.根據(jù)權(quán)利要求6的半導(dǎo)體存儲器裝置，還包含數(shù)據(jù)寄存器，其用于保持伴隨寫命令提供的寫數(shù)據(jù)，而且其中響應(yīng)該寫命令，將伴隨前一個寫命令并由所述數(shù)據(jù)寄存器保持的寫數(shù)據(jù)寫入所述存儲器存儲體。
10.根據(jù)權(quán)利要求9的半導(dǎo)體存儲器裝置，還包含地址寄存器，用于保持伴隨寫命令提供的寫地址；地址比較器電路，用于在讀操作過程中把伴隨讀命令提供的讀地址與所述地址寄存器保持的寫地址進(jìn)行比較，如果該讀地址與該寫地址符合，則輸出一個符合信號；以及數(shù)據(jù)切換電路，響應(yīng)接收的符合信號，輸出由所述數(shù)據(jù)寄存器保持的寫數(shù)據(jù)作為讀出數(shù)據(jù)。
全文摘要
一種能進(jìn)行最適于應(yīng)用的傳送操作的半導(dǎo)體存儲器裝置。一個地址輸入電路接收輸入地址,一個讀出電路以自動方式從m(m≤n)個存儲體中順序讀取數(shù)據(jù),該數(shù)據(jù)對應(yīng)于經(jīng)由地址輸入電路輸入的一個地址。一個數(shù)據(jù)輸出電路把讀出電路從m個存儲體中讀取的數(shù)據(jù)作為集合數(shù)據(jù)輸出到外部。
文檔編號G11C7/10GK1377040SQ0210243
公開日2002年10月30日 申請日期2002年1月21日 優(yōu)先權(quán)日2001年3月22日
發(fā)明者內(nèi)田敏也, 小林広之 申請人:富士通株式會社