專(zhuān)利名稱(chēng)：多重匹配檢測(cè)電路及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及內(nèi)容可尋址存儲(chǔ)器。具體地說(shuō)，本發(fā)明涉及用于檢測(cè)多重匹配線上信號(hào)的多重匹配檢測(cè)電路。
為了克服這些不足，已開(kāi)發(fā)了一種被稱(chēng)為內(nèi)容可尋址存儲(chǔ)器(CAM)的相關(guān)存儲(chǔ)系統(tǒng)。CAM允許按單元內(nèi)容定位存儲(chǔ)單元，因此它首先在諸如高速緩沖存儲(chǔ)子系統(tǒng)的查找表實(shí)現(xiàn)中得到應(yīng)用，并在連網(wǎng)系統(tǒng)中迅速得到應(yīng)用。CAM最有價(jià)值的特性是它以單操作執(zhí)行多個(gè)位置的查找并比較的能力，其中查找數(shù)據(jù)和存儲(chǔ)于CAM中的數(shù)據(jù)相比較。一般將查找數(shù)據(jù)加載到查找行上，并與CAM中的存儲(chǔ)字作比較。在查找并比較操作期間，產(chǎn)生與各個(gè)存儲(chǔ)字相關(guān)的匹配或失配信號(hào)，表示該查找字和某個(gè)存儲(chǔ)字匹配與否。
CAM在單元矩陣中存儲(chǔ)數(shù)據(jù)，單元矩陣一般或者是基于靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的單元或者是基于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的單元。直到最近，基于SRAM的單元因?yàn)樗鼈儗?shí)現(xiàn)簡(jiǎn)單而已經(jīng)非常通用了。然而，為了提供三態(tài)CAM，即查找并比較操作返回“0”、“1”或者“無(wú)關(guān)”結(jié)果，基于SRAM的三態(tài)單元一般需要比基于DRAM的單元多得多的晶體管。結(jié)果，基于SRAM的三態(tài)CAM比基于DRAM的三態(tài)單元具有低得多的封裝密度。
為了在基于DRAM或SRAM的CAM中提供理想的查找并比較功能，需要匹配線讀出電路。每個(gè)匹配線讀出電路返回其匹配線的適當(dāng)狀態(tài)，且隨后可以對(duì)各匹配線讀出電路的輸出進(jìn)行處理，以確定匹配數(shù)量。
負(fù)責(zé)確定存在匹配的電路是多重匹配檢測(cè)電路。多重匹配檢測(cè)電路在查找并比較操作之后接收所有匹配線讀出電路輸出作為輸入信號(hào)，并確定兩種狀態(tài)之一。第一種可能狀態(tài)表示查找字與任何存儲(chǔ)字都不匹配或僅與一個(gè)存儲(chǔ)字匹配的情況。第二種狀態(tài)在查找字與兩個(gè)或兩個(gè)以上的存儲(chǔ)字匹配的情況下出現(xiàn)。第二種狀態(tài)是重要的，因?yàn)橹环祷匾粋€(gè)匹配字地址作為查找并比較操作的結(jié)果地址。在這種情況下，如果查找并比較操作得到多于一個(gè)匹配，則存在至少另外一個(gè)存儲(chǔ)字與查找字匹配。
2000年4月24日提交的共同擁有的美國(guó)專(zhuān)利申請(qǐng)?zhí)枺撸撸哳}為“在內(nèi)容可尋址存儲(chǔ)器中用于多重匹配檢測(cè)的電路和方法”中公開(kāi)了現(xiàn)有技術(shù)的多重匹配檢測(cè)電路和方案，該專(zhuān)利的內(nèi)容通過(guò)引用結(jié)合到本文中。在現(xiàn)有技術(shù)的多重匹配檢測(cè)電路中，將多重匹配線預(yù)充電到高電壓電平，如VDD，隨后在存在至少一個(gè)輸出表示匹配條件的信號(hào)的匹配線讀出電路時(shí)進(jìn)行放電。每個(gè)匹配線讀出電路輸出具有一個(gè)放電晶體管，并且所有放電晶體管都連接到多重匹配線并且所有放電晶體管彼此并聯(lián)。
現(xiàn)有技術(shù)多重匹配檢測(cè)電路在讀出期間比較多重匹配線電壓電平和參考電壓，以在所述兩種不同狀態(tài)之間進(jìn)行區(qū)分。參考電壓固定為模擬只具有一個(gè)匹配的多重匹配線，由此多重匹配檢測(cè)電路將讀出多重匹配線電壓電平是高于還是低于參考電壓，從而產(chǎn)生分別對(duì)應(yīng)于第一和第二狀態(tài)的輸出。因此，多重匹配檢測(cè)電路檢測(cè)放電后的多重匹配線以產(chǎn)生表示第一和第二狀態(tài)中任一狀態(tài)的輸出。
現(xiàn)有技術(shù)的多重匹配檢測(cè)電路和方案中存在幾個(gè)缺點(diǎn)。為了減少多重匹配檢測(cè)電路占用的硅面積，需要使放電晶體管的形體尺寸最小。由于晶體管的電流強(qiáng)度直接隨著其形體尺寸而變，因此，小放電晶體管將預(yù)充滿電的匹配線拉到地的能力就小。這導(dǎo)致多重匹配線的放電速度非常緩慢，并增加了CAM總的查找并比較操作所需的時(shí)間。多重匹配線的固有寄生電容量使這個(gè)問(wèn)題復(fù)雜化，該電容量隨CAM陣列存儲(chǔ)的字的增多而增加，并需要更多的放電晶體管。
多重匹配檢測(cè)電路的最佳讀出裕量應(yīng)當(dāng)足以使該電路容易地區(qū)分多重匹配線電位電平是高于還是低于參考電壓。當(dāng)多重匹配線電壓電平降到遠(yuǎn)低于參考電壓的電位電平時(shí)，取得最佳的讀出裕量。但是，前述多重匹配線的緩慢電壓放電速度只在多重匹配線電壓開(kāi)始下降并延續(xù)一段相對(duì)長(zhǎng)的時(shí)間后才允許進(jìn)行精確的讀出。
現(xiàn)有技術(shù)的多重匹配檢測(cè)電路和方案在激活匹配線讀出電路、激活參考電壓發(fā)生器電路和激活多重匹配檢測(cè)電路中的讀出電路之間要求精確的定時(shí)控制。上述各個(gè)電路根據(jù)特定的預(yù)設(shè)時(shí)延順次被激活，所述時(shí)延根據(jù)設(shè)計(jì)參數(shù)和模擬確定。CAM芯片制造期間的工藝變化以及不同的工作條件可能使時(shí)延出現(xiàn)小的偏移，導(dǎo)致來(lái)自多重匹配檢測(cè)電路的錯(cuò)誤輸出。
顯然需要一種多重匹配檢測(cè)電路，它能夠消耗非常少的功率并能夠高速精確地檢測(cè)多重匹配線電位電平。
在第一方面，本發(fā)明的用于檢測(cè)電壓的讀出電路包括讀出線；電流源，工作時(shí)連接到讀出線，電流源在斷開(kāi)狀態(tài)和接通狀態(tài)之間切換，從而使讀出線電壓從第一電壓電平改變到第二電壓電平，放大器，用于在讀出線電壓變化到第二電壓電平時(shí)讀出這種變化，并提供對(duì)應(yīng)于這種變化的放大信號(hào)，以及檢測(cè)電路，用于根據(jù)放大信號(hào)從第一電壓電平改變到第二電壓電平以及參考信號(hào)從第一電壓電平改變到第二電壓電平之間的延遲差提供多比特輸出。
在本發(fā)明的另一方面，提供了一種用于檢測(cè)電壓電平的方法。該方法由以下步驟組成向讀出線和偽讀出線提供電流，用于將讀出線和偽讀出線電壓電平從第一電壓電平改變到第二電壓電平；檢測(cè)讀出線和偽讀出線電壓電平從第一電壓電平到第二電壓電平的轉(zhuǎn)變；當(dāng)讀出線或偽讀出線中任一讀出線到達(dá)第二電壓電平時(shí)，禁止讀出線和偽讀出線的電流。
根據(jù)讀出線從第一電壓電平變到第二電壓電平以及參考信號(hào)從第一電壓電平變到第二電壓電平之間的延遲差提供多比特輸出。
本發(fā)明的另一方面提供一種內(nèi)容可尋址存儲(chǔ)器。內(nèi)容可尋址存儲(chǔ)器包括按行和列排列的內(nèi)容可尋址存儲(chǔ)器單元陣列；地址譯碼器；數(shù)據(jù)存取電路；以及讀出電路，它具有多重匹配線；電流源，在工作時(shí)連接到多重匹配線，所述電流源在斷開(kāi)狀態(tài)和接通狀態(tài)之間切換，從而使多重匹配線電壓從第一電壓電平改變到第二電壓電平；放大器，用于檢測(cè)第二電壓電平，以提供對(duì)應(yīng)于此的放大信號(hào)，以及檢測(cè)電路，用于提供對(duì)應(yīng)于讀出線從第一電壓電平改變到第二電壓電平以及參考信號(hào)從第一電壓電平改變到第二電壓電平之間的延遲的輸出。
在本發(fā)明的再一方面，提供了一種多重匹配檢測(cè)電路。多重匹配檢測(cè)電路檢測(cè)查找并比較操作的無(wú)匹配、單匹配以及多重匹配結(jié)果，所述多重匹配檢測(cè)電路包括多重匹配線，經(jīng)多個(gè)并聯(lián)放電晶體管耦合到第一電壓端子，各晶體管接收各個(gè)的匹配線查找結(jié)果。
電流源，用于選擇性地向多重匹配線提供電流；參考多重匹配線，經(jīng)多個(gè)并聯(lián)偽放電晶體管耦合到第一電壓端子，除了一個(gè)偽晶體管的輸入端連接到第二電壓端子之外，其余各個(gè)所述偽晶體管的輸入端連接到第一電壓端子；參考電流源，用于選擇性地向參考多重匹配線提供電流；多重匹配線放大模塊，用于讀出多重匹配線中從第一電壓電平到第二電壓電平的變化并將其放大，以提供放大信號(hào)輸出；參考多重匹配線放大模塊，用于讀出參考多重匹配線中從第一電壓電平到第二電壓電平的變化并將其放大，以提供放大參考信號(hào)輸出；檢測(cè)電路，用于檢測(cè)多重匹配線從第一電壓電平改變到第二電壓電平以及參考多重匹配線從第一電壓電平改變到第二電壓電平之間的延遲差。
圖7顯示

圖1的CAM陣列和匹配線讀出電路模塊的示意圖；圖8顯示根據(jù)本發(fā)明第一實(shí)施例的多重匹配線檢測(cè)電路示意圖；圖9顯示根據(jù)本發(fā)明的第二實(shí)施例的多重匹配線讀出電路的一般示意圖；圖10顯示根據(jù)本發(fā)明第三實(shí)施例多重匹配線讀出電路示意圖；圖11顯示根據(jù)本發(fā)明第四實(shí)施例多重匹配線讀出電路示意圖；圖12顯示根據(jù)本發(fā)明第五實(shí)施例多重匹配線讀出電路示意圖；圖13顯示根據(jù)本發(fā)明第六實(shí)施例多重匹配線讀出電路示意圖；圖14顯示無(wú)匹配、單匹配和多重匹配狀態(tài)下多重匹配線電壓相對(duì)于時(shí)間的曲線圖；以及圖15顯示根據(jù)本發(fā)明CAM多重匹配檢測(cè)操作的順序圖。
發(fā)明的詳細(xì)描述典型的CAM方框圖如圖1所示。CAM 10包括按照行和列排列的CAM單元101的矩陣或陣列100，其中對(duì)于三態(tài)CAM，每個(gè)單元存儲(chǔ)三種狀態(tài)之一邏輯“1”、邏輯“0”和“無(wú)關(guān)”，實(shí)際存儲(chǔ)兩比特?cái)?shù)據(jù)。一行中預(yù)定數(shù)量的CAM單元101存儲(chǔ)數(shù)據(jù)的一個(gè)字。在圖1所示CAM陣列100中，有n行m列，其中n和m是整數(shù)。地址譯碼器12用于在CAM陣列100中選擇任一行，從而允許將數(shù)據(jù)寫(xiě)入所選行或者從所選行中讀出，雖然通常是將數(shù)據(jù)寫(xiě)入或裝入CAM并查找。雙向數(shù)據(jù)訪問(wèn)電路14在CAM陣列100和CAM芯片的數(shù)據(jù)管腳(未示出)之間傳遞數(shù)據(jù)，以便外部處理器進(jìn)行訪問(wèn)。每行中與CAM陣列100相鄰的是匹配線讀出電路模塊200。匹配線讀出電路模塊200包括n個(gè)匹配線讀出電路，在查找并比較操作期間使用所述匹配線讀出電路，以便輸出n比特結(jié)果16，該結(jié)果表示查找字和存儲(chǔ)字的匹配成功或不成功。所有行的匹配線讀出電路模塊結(jié)果16由優(yōu)先編碼器400處理，以產(chǎn)生對(duì)應(yīng)于匹配字位置的地址(匹配地址)。因?yàn)榭赡苡卸嘤谝恍泻筒檎易制ヅ?，因此?yōu)先編碼器400產(chǎn)生對(duì)應(yīng)于匹配字的最高優(yōu)先級(jí)地址。和優(yōu)先編碼器400并行工作的是多重匹配讀出電路300，后者讀出匹配線讀出電路結(jié)果16，并產(chǎn)生兩比特輸出Q1、Q0，表示沒(méi)有匹配、只有一個(gè)匹配、以及兩個(gè)或更多匹配的情況。
圖2顯示典型的三態(tài)DRAM類(lèi)型CAM單元101。單元101具有n溝道查找晶體管102，它在匹配線ML和尾線TL之間與n溝道比較晶體管104串聯(lián)。查找線SL1連接到查找晶體管102的柵極。N溝道存取晶體管106的柵極連接到字線WL，且該晶體管106和電容108串聯(lián)在位線BL1和單元板電壓電位VCP之間。電荷存儲(chǔ)節(jié)點(diǎn)CELL1連接到比較晶體管104的柵極，以在電容108上存儲(chǔ)了電荷、即CELL1是邏輯“1”的情況下使晶體管104導(dǎo)通。其余的晶體管和電容復(fù)制晶體管102、104、106和電容108，用于三態(tài)數(shù)據(jù)比特的另一半，并連接到相應(yīng)的線SL2和BL2，且被配置為支持三態(tài)數(shù)據(jù)存儲(chǔ)。具體地說(shuō)，CELL1和CELL2按如下所示存儲(chǔ)三種狀態(tài)(等…)0/0、0/1、1/0、1/1。線SL1、SL2、BL1和BL2為列的所有單元共有，而線ML、TL和WL為行中字的所有單元所共有。尾線TL一般連接到地，且所有晶體管是n溝道晶體管。三態(tài)DRAM單元的操作描述包含在上述引用中，其內(nèi)容通過(guò)引用結(jié)合到本文中。一般而言，對(duì)于查找和存儲(chǔ)數(shù)據(jù)之間的匹配，匹配線和尾線之間必定沒(méi)有導(dǎo)電路徑，相反，對(duì)于失配，則將在匹配線和尾線之間出現(xiàn)導(dǎo)通。
三態(tài)SRAM類(lèi)型的CAM單元由分別存儲(chǔ)一半三態(tài)比特的2個(gè)SRAM單元以及一對(duì)復(fù)制圖2所示晶體管102和104功能的查找晶體管和比較晶體管構(gòu)成。從查找操作和匹配線功能的角度來(lái)看，SRAM單元的表現(xiàn)和DRAM類(lèi)型CAM的表現(xiàn)相同。
在圖3中示出了CAM陣列100的簡(jiǎn)化行示意圖和匹配線讀出電路200的對(duì)應(yīng)現(xiàn)有技術(shù)的匹配線讀出電路202。沒(méi)有示出圖2中的存取晶體管和存儲(chǔ)電容。多個(gè)查找并比較晶體管(分別是102和104)的柵極連接到各自的查找線SLj和單元存儲(chǔ)節(jié)點(diǎn)CELLj，而它們并連到公共匹配線MLi。匹配線讀出電路202接收MLi，并產(chǎn)生該行的匹配線輸出ML_OUTi?，F(xiàn)有技術(shù)的匹配線讀出電路202需要控制信號(hào)MLDCPL、BIAS、MLPRE和SEN以便正常操作。出于和本發(fā)明作比較的目的，下面將參考圖1到4對(duì)現(xiàn)有技術(shù)CAM匹配線讀出方案做一般描述。在通過(guò)位線把數(shù)據(jù)寫(xiě)入到CAM陣列100的單元101之后，可以進(jìn)行對(duì)單元陣列中特定數(shù)據(jù)字的查找。首先通過(guò)激活脈沖匹配線預(yù)充電MLPRE信號(hào)將CAM陣列100的每條匹配線MLi預(yù)充電到某個(gè)正電壓、如VDD。在將匹配線MLi預(yù)充電到VDD期間，所有查找線SLj必須接地，從而使各行中所有的查找晶體管102截止，使比較晶體管104和匹配線MLi隔離，以確保一旦預(yù)充電階段結(jié)束，匹配線MLi就預(yù)充電到滿VDD電平。每個(gè)查找操作中將匹配線預(yù)充電到VDD與將所有查找線放電到地這樣的組合消耗大量的功率。然后，將查找字加載到查找線SL0到SLm上，且字的各個(gè)單元把它所存儲(chǔ)的數(shù)據(jù)和各自查找線上的數(shù)據(jù)作比較。所存儲(chǔ)數(shù)據(jù)和它的查找行SLj上的數(shù)據(jù)不匹配的(所謂的失配狀態(tài))任何單元，將使晶體管102和104都導(dǎo)通，以在匹配線MLi和地之間形成電流路徑。所存儲(chǔ)數(shù)據(jù)和它的查找線上的數(shù)據(jù)匹配(所謂的匹配狀態(tài))的任何單元，將對(duì)匹配線MLi無(wú)影響。所以，如果一行的每個(gè)CAM單元具有匹配條件，則該行的匹配線MLi將保持在預(yù)充電電壓VDD。然而，如果一行的至少一個(gè)單元具有失配狀態(tài)，則該匹配線MLi的預(yù)充電電壓將隨時(shí)間緩慢放電到地電壓。由于匹配線電壓電平不穩(wěn)定且不適用于后續(xù)邏輯電路，因此匹配線讀出電路202將讀出并放大匹配線電壓電平到例如滿CMOS電壓電平。匹配線讀出電路202的輸出在ML_OUTi高邏輯電平時(shí)表示相應(yīng)行的數(shù)據(jù)與查找字匹配。ML_OUTi為低邏輯電平時(shí)表示相應(yīng)行的數(shù)據(jù)中至少有一個(gè)比特不匹配。
圖4顯示現(xiàn)有技術(shù)的多重匹配檢測(cè)電路。該電路包括多重匹配線MML，其中用許多并聯(lián)的放電晶體管302將MML耦合到地。各放電晶體管的柵極連接到匹配線讀出電路202的輸出ML_OUTi。每個(gè)匹配線讀出電路202的輸出有一個(gè)放電晶體管302。多重匹配線MML連接到讀出放大器310的一個(gè)輸入端。參考多重匹配線RMML連接到讀出放大器310的另一輸入端，其中許多并聯(lián)放電晶體管306將RMML耦合到地。放電晶體管306為偽放電晶體管，其配置和尺寸與放電晶體管302相同，只除了它們的柵極被永久地接地以使其截止。只有偽放電晶體管304能夠由控制信號(hào)MLSEN導(dǎo)通。偽放電晶體管304的W/L比(寬/長(zhǎng)比)被設(shè)計(jì)為其它標(biāo)準(zhǔn)和偽放電晶體管302和306的1-1.5倍，以便在多重匹配、單匹配或無(wú)匹配狀態(tài)之間進(jìn)行區(qū)分。RMML具有與MML相同的偽放電晶體管304和306數(shù)目，以確保電壓或穩(wěn)定變化將均等地影響MML和RMML，同時(shí)兩條線的寄生電容量是匹配的。在工作期間，MLSEN使放電晶體管304導(dǎo)通，并且RMML的電壓電平將模擬只有一個(gè)匹配時(shí)、即當(dāng)ML_OUT0-ML_OUTm之一為高邏輯電平時(shí)的MML電壓電平。
圖5顯示現(xiàn)有技術(shù)的讀出放大器310的詳細(xì)電路示意圖。N溝道晶體管313、314、316、317和318以及p溝道晶體管312和315形成差動(dòng)放大器，該放大器將在晶體管314的柵極上收到的MML電壓電平與在晶體管317的柵極上收到的參考多重匹配線RMML電壓電平進(jìn)行比較。弱p溝道晶體管311和321的柵極分別連接到地而鉗位MML和RMML到VDD。晶體管312和313形成在高電源電壓VDD和晶體管314的漏極之間連接的互補(bǔ)對(duì)。晶體管315和316也形成連接在高電源電壓VDD和晶體管317的漏極之間的互補(bǔ)對(duì)。兩個(gè)互補(bǔ)對(duì)彼此相連以形成交叉耦合鎖存器。晶體管314和317的公共源極連接到晶體管318的漏極。晶體管318的源極連接到地，而其柵極連接到控制信號(hào)SHL，用于允許差動(dòng)放大器。來(lái)自交叉耦合鎖存器的互補(bǔ)輸出out和outb分別由反相器323和324反相，以產(chǎn)生latch和latchb。p溝道復(fù)位晶體管319和320分別連接在VDD和outb以及out之間，而它們的柵極連接到控制信號(hào)SHL。傳輸門(mén)326將信號(hào)latch耦合到鎖存電路327的輸入端。延遲電路322接收SHL并產(chǎn)生延遲互補(bǔ)信號(hào)SHL_DLY和SHL_DLYb，以控制傳輸門(mén)326。鎖存電路327產(chǎn)生Q0，該輸出表示MML的狀態(tài)。
現(xiàn)在參照?qǐng)D3、4和5對(duì)現(xiàn)有技術(shù)多重匹配檢測(cè)電路的操作進(jìn)行描述。在預(yù)充電狀態(tài)中，禁止所有匹配線讀出電路202(圖3)，迫使ML_OUT0-ML_OUTm信號(hào)為低邏輯電平。所以，圖4的所有放電晶體管302被截止。偽放電晶體管304也被截止，因?yàn)镸LSEN目前處于低邏輯狀態(tài)。當(dāng)所有放電晶體管截止時(shí)，MML和RMML(圖4和5)分別由鉗位晶體管311和321保持在高邏輯電平?？刂菩盘?hào)SHL處于低邏輯電平，以禁止差動(dòng)放大器，并經(jīng)晶體管319和320將outb和out復(fù)位到高邏輯電平。SHL_DLY和SHL_DLYb分別保持在低和高邏輯電平，以保持傳輸門(mén)326截止。
在將查找數(shù)據(jù)施加到查找線SLi-SLn之后，控制信號(hào)MLSEN將被驅(qū)動(dòng)到高邏輯電平，從而使所有匹配線讀出電路202和偽放電晶體管304在第一預(yù)定時(shí)間量之后同時(shí)導(dǎo)通。當(dāng)匹配線讀出電路202導(dǎo)通時(shí)，讀出相應(yīng)的匹配線MLi電壓電平，以立即產(chǎn)生邏輯高或邏輯低ML_OUTi。因此，在MLSEN在同一時(shí)間導(dǎo)通匹配線讀出電路202和偽放電晶體管304時(shí)，MML(如果至少一個(gè)匹配線讀出電路報(bào)告一個(gè)匹配)和RMML電壓電平將同時(shí)開(kāi)始放電。
在將MLSEN驅(qū)動(dòng)為高之后的后續(xù)第二預(yù)定時(shí)間，控制信號(hào)將受脈沖作用為高，以在該高脈沖期間允許差動(dòng)放大器并禁止復(fù)位晶體管319和320。一旦被允許，差動(dòng)放大器將把MML的電壓電平與RMML的電壓電平進(jìn)行比較。以下表1列出在MML的電壓電平高于或低于RMML的電壓電平時(shí)，圖5的多重匹配檢測(cè)電路的各種節(jié)點(diǎn)的不同邏輯電平。
表1
在SHL受脈沖作用為高之后的第三預(yù)定時(shí)間，信號(hào)SHL_DLY和SHL_DLYb分別為脈沖高和低，以在脈沖長(zhǎng)度期間導(dǎo)通傳輸門(mén)326。在傳輸門(mén)326導(dǎo)通的時(shí)間期間，信號(hào)latch保留在鎖存電路327中，用于下面的輸出。
圖5的現(xiàn)有技術(shù)電路具有之前提及的缺點(diǎn)。多重匹配檢測(cè)電路300(圖1)讀出MML電位所需的時(shí)間過(guò)長(zhǎng)。圖6是在兩個(gè)或兩個(gè)以上放電晶體管302導(dǎo)通的情況下(多重匹配狀態(tài)下)作為時(shí)間函數(shù)的多重匹配線電壓VMML的曲線。多重匹配檢測(cè)電路300(圖1)在預(yù)定時(shí)間把VMML和參考電壓VREF作比較，以讀出VMML高于還是低于VREF。如果VMML高于VREF，多重匹配檢測(cè)電路300(圖1)將產(chǎn)生低邏輯電平latch，而如果VMML低于VREF，則產(chǎn)生高邏輯電平latch?？梢栽跁r(shí)刻t1完成讀出，但是讀出裕量很小，且需要精確的VREF電壓發(fā)生器。更好的讀出裕量可以在無(wú)需高精度的VREF電壓的情況下，在以后的時(shí)刻t2獲得。用于檢測(cè)多重匹配和單匹配情況之間的讀出裕量只有0.5V，它易于因工藝和溫度變化而波動(dòng)。但是，浪費(fèi)了從VMML開(kāi)始下降到t2之間的時(shí)間，因?yàn)镃AM在等待比較結(jié)果期間保持空閑。引起讀出時(shí)間延長(zhǎng)的是放電晶體管302和304以及306的小形體尺寸。一個(gè)導(dǎo)通放電晶體管具有小電流容量，因此MML(開(kāi)始處于預(yù)充電高狀態(tài))放電到地很慢?？s小的形體尺寸將使最佳的讀出時(shí)間延長(zhǎng)超過(guò)t2，因?yàn)閂MML的放電速率將進(jìn)一步減小。為了改進(jìn)現(xiàn)有技術(shù)的多重匹配線中的讀出裕量，偽放電晶體管304的寬度被設(shè)置為放電晶體管302和306的尺寸的1-1.5倍。但是，必需小心選擇這個(gè)尺寸，并且讀出裕量仍然相當(dāng)小。
在讀出開(kāi)始于時(shí)刻t2后，放電后的多重匹配線MML必須預(yù)充電ΔV以回到VDD電源電壓。由于除了對(duì)各條匹配線本身執(zhí)行相同的預(yù)充電高動(dòng)作所消耗的功率之外，還要對(duì)多重匹配線MML重復(fù)放電和預(yù)充電，因此將導(dǎo)致高功耗。
在由延遲電路建立的第一、第二和第三預(yù)定時(shí)間對(duì)匹配線讀出電路200、偽放電晶體管304以及多重匹配檢測(cè)電路的順序激活是同步的。因?yàn)榈诙A(yù)定時(shí)間的開(kāi)始取決于第一預(yù)定時(shí)間的結(jié)束，并且第三預(yù)定時(shí)間的開(kāi)始取決于第二預(yù)定時(shí)間的結(jié)束，所以任一預(yù)定時(shí)間期間的偏移可導(dǎo)致錯(cuò)誤數(shù)據(jù)的輸出。同樣，如果由于工藝變化導(dǎo)致電路的瞬間特性變化，也可以失去同步。
現(xiàn)在將對(duì)本發(fā)明的實(shí)施例進(jìn)行描述。一般而言，本發(fā)明的多重匹配線檢測(cè)電路是低功率讀出電路，用于快速檢測(cè)CAM單元陣列100中的無(wú)匹配、單匹配或多重匹配。這是通過(guò)把多重匹配線和參考多重匹配線設(shè)置為無(wú)命中或未命中缺省電壓電平，并在參考多重匹配線被拉到命中電壓電平之前、同時(shí)或之后將多重匹配線拉到命中電壓電平而實(shí)現(xiàn)的。本發(fā)明的多重匹配檢測(cè)電路采用一種檢測(cè)電路，用于檢測(cè)兩條多重匹配線中第一個(gè)到達(dá)命中電壓電平的匹配線，并產(chǎn)生一個(gè)兩比特輸出，表示0個(gè)、1個(gè)或2個(gè)及2個(gè)以上存儲(chǔ)字與查找字匹配的狀態(tài)之一。多重匹配線檢測(cè)電路在禁止讀出多重匹配線和參考多重匹配線方面是自定時(shí)的。
圖7說(shuō)明CAM陣列100的分層圖。CAM陣列100的CAM單元101排列為行和列。一行的CAM單元101連接到公共匹配線MLi、字線WLi和尾線TLi，同時(shí)一列的CAM單元101連接到公共的SLj查找線對(duì)和公共的Blj位線對(duì)，其中i是0到n之間的整數(shù)，j是0到m之間的整數(shù)。匹配線MLi和尾線TLi連接到它們各自的匹配線讀出電路210。匹配線讀出電路210也接收控制信號(hào)EN1、EN2b和BIAS，并產(chǎn)生匹配信號(hào)ML_OUT0-ML_OUTn。
圖8中示出了根據(jù)本發(fā)明的第一實(shí)施例的多重匹配線檢測(cè)電路的更詳細(xì)示意圖。與多重匹配線MML有關(guān)的放電晶體管302的配置和連接與上述圖4的現(xiàn)有技術(shù)多重匹配檢測(cè)電路相同。參考多重匹配線電路333的配置以及與參考多重匹配線RMML有關(guān)的放電晶體管306的連接也與上述圖4的現(xiàn)有技術(shù)多重匹配檢測(cè)電路相同，只除了晶體管305的柵極連接到高電源電壓VDD。由于晶體管305不再取決于定時(shí)信號(hào)，因此參考電路是自定時(shí)的。另外與現(xiàn)有技術(shù)不同的是晶體管305與晶體管302和306的尺寸相同，因此連接到RMML的所有放電晶體管305和306被構(gòu)造為與連接到MML的放電晶體管302相同，以保持兩種多重匹配線的寄生電容量一致。MML和RMML連接到它們各自的多重匹配線讀出電路330和331，這兩個(gè)電路接收控制信號(hào)EN1、EN2b和BIAS作為輸入。連接到MML的多重匹配線讀出電路330將讀出MML的電壓電平，以產(chǎn)生信號(hào)MML_OUT，而連接到RMML的參考多重匹配線讀出電路331將讀出RMML的電壓電平，以產(chǎn)生信號(hào)RMML_OUT。被實(shí)現(xiàn)為多重匹配譯碼器380的檢測(cè)電路接收MML_OUT和RMML_OUT以產(chǎn)生兩個(gè)比特或多個(gè)比特的輸出Q1、Q0和反饋控制信號(hào)EN1。
圖9-12示出了多重匹配線讀出電路330和參考多重匹配線讀出電路331的不同電路實(shí)施例。圖9示出根據(jù)本發(fā)明的多重匹配線讀出電路330的一般示意圖。多重匹配線讀出電路具有電流源332，它連接到高電源電壓、比如例如VDD，并且和開(kāi)關(guān)334串聯(lián)。開(kāi)關(guān)336串接在開(kāi)關(guān)334和低電壓電平、比如地之間。信號(hào)EN1控制開(kāi)關(guān)334，并被反相器338反相以控制開(kāi)關(guān)336。多重匹配線MML連接到開(kāi)關(guān)334和336的公共節(jié)點(diǎn)335，并且還連接到n溝道讀出晶體管342的柵極。讀出晶體管342串聯(lián)在預(yù)充電開(kāi)關(guān)340和地電平之間，其中信號(hào)EN2b控制預(yù)充電開(kāi)關(guān)340。反相器344的輸入端連接到讀出晶體管342的漏極，而它的輸出被用于產(chǎn)生信號(hào)MML_OUT。開(kāi)關(guān)340、讀出晶體管342和反相器344的電路組合作為讀出放大器，以讀出和放大多重匹配線MML的狀態(tài)。
現(xiàn)在將描述圖9的多重匹配線讀出電路操作。在預(yù)充電階段，閉合或接通開(kāi)關(guān)336，從而把多重匹配線MML預(yù)充電到例如地的低電位電平，以使讀出晶體管342截止。打開(kāi)開(kāi)關(guān)334以限制電流流到多重匹配線MML。還是在預(yù)充電階段，開(kāi)關(guān)340閉合，且將反相器344的輸入端充電到VDD電平或高邏輯電平。因此MML_OUT處于低邏輯電平。在讀出階段的查找并比較操作期間，打開(kāi)或切斷開(kāi)關(guān)336和340，且閉合開(kāi)關(guān)334以接通電流源332，從而把電流加到多重匹配線MML上。通過(guò)電流源332把電流加到多重匹配線MML上將最終隨時(shí)間提高它的電壓電平。當(dāng)MML的電壓電平達(dá)到n溝道讀出晶體管342約0.7V的門(mén)限電壓(使晶體管導(dǎo)通所需的最小電壓)時(shí)，晶體管342將導(dǎo)通，從而將反相器344的輸入連接到地。MML_OUT隨后變成高邏輯電平。為了把電路復(fù)位到預(yù)充電階段，控制信號(hào)EN1將變成無(wú)效，以斷開(kāi)開(kāi)關(guān)334并接通開(kāi)關(guān)336。將EN1變?yōu)闊o(wú)效的方法將在下面進(jìn)行更為詳細(xì)的討論。概括地說(shuō)，圖8中的多重匹配線檢測(cè)電路330將確定多重匹配線MML相對(duì)于讀出晶體管342的門(mén)限電位電平的電位電平。如果檢測(cè)到MML上的這個(gè)電壓電平，則信號(hào)MML_OUT變成高邏輯電平，該信號(hào)可由隨后的邏輯電路使用。
圖10的多重匹配線檢測(cè)電路是圖9的一般電路的實(shí)際CMOS實(shí)現(xiàn)。電流源332被p溝道晶體管350和352替代，而開(kāi)關(guān)336和340分別被n溝道晶體管354和p溝道晶體管358替代?？梢詮脑撾娐分腥∠聪嗥?38，因?yàn)閜溝道晶體管350和n溝道晶體管354形成互補(bǔ)對(duì)。將模擬BIAS(偏置)電壓加到p溝道晶體管352的柵極，以控制供給多重匹配線MML的電流。
在圖10的多重匹配線檢測(cè)電路的操作中，在預(yù)充電階段，信號(hào)EN1處于高邏輯電平且EN2b是脈沖低邏輯電平，它們分別用來(lái)使晶體管354和358導(dǎo)通，從而使多重匹配線MML連接到地以使讀出晶體管342截止。為了在預(yù)充電階段確保沒(méi)有電流加到多重匹配線MML上，高邏輯電平EN1將使電流源的p溝道晶體管350截止。由于反相器344的輸入被充電到VDD電平或高邏輯電平，因此MML_OUT處于低邏輯電平。在讀出階段，EN1處于低邏輯電平以使p溝道晶體管350導(dǎo)通并使n溝道晶體管354截止，從而允許電流源332將電流加到多重匹配線MML。當(dāng)MML的電壓電平達(dá)到n溝道讀出晶體管342約0.7V的門(mén)限電壓時(shí)，晶體管342將導(dǎo)通以把反相器344的輸入連接到地。MML_OUT隨后變成高邏輯電平。然后在預(yù)充電階段用和圖9中電路相似的方式將所述電路復(fù)位。
電流源332也可以作為單個(gè)p溝道晶體管實(shí)現(xiàn)，其中晶體管的源極連接到VDD，其漏極連接到多重匹配線MML，以及其柵極連接到EN1，消除了對(duì)模擬BIAS電壓的需要。在這種情況下，電流將僅由晶體管尺寸和電源電平VDD確定。
在讀出晶體管342導(dǎo)通之前的讀出階段期間，一般不希望圖10電路中反相器344的輸入浮置。如果反相器344的輸入端上的電壓降到其切換點(diǎn)之下，即使使讀出晶體管342截止，反相器344也會(huì)錯(cuò)誤地翻轉(zhuǎn)，隨后輸出高M(jìn)ML_OUT邏輯電平。
為了解決這個(gè)電位失敗問(wèn)題，經(jīng)修改的圖10所示多重匹配線讀出電路如圖11示。圖11中電路的配置和圖10中電路配置一樣，例外的是用2個(gè)輸入端的“或非”門(mén)362替代了反相器344?！盎蚍恰遍T(mén)362的第一輸入端連接到讀出晶體管342的漏極，而第二輸入端連接到EN2b?！盎蚍恰遍T(mén)362的輸出MML_OUT也被反饋到p溝道預(yù)充電晶體管364的柵極?！盎蚍恰遍T(mén)362和p溝道預(yù)充電晶體管364形成一個(gè)常規(guī)的半鎖存器，從而將讀出晶體管342的漏極保持在高電位電平。由于如果多重匹配線MML達(dá)到晶體管342的門(mén)限電壓Vt將使p溝道晶體管364和讀出晶體管342都導(dǎo)通，因此p溝道晶體管364被設(shè)計(jì)為比讀出晶體管342弱。這允許讀出晶體管342使晶體管364的“導(dǎo)通”狀態(tài)無(wú)效。圖11的電路在預(yù)充電和讀出階段期間功能上等效于圖10中的電路。應(yīng)該注意，圖11的半鎖存電路不能夠在讀出階段期間鎖存“或非”門(mén)362第一輸入端上的低邏輯電平。
經(jīng)修改的圖11的多重匹配線讀出電路在圖12中示出。除了用全鎖存電路替代了圖11的半鎖存電路，圖12電路的配置和圖11電路的配置相同。反相器360替代了圖11的p溝道晶體管364，允許全鎖存電路既鎖存“或非”門(mén)362第一輸入端的低邏輯電平又鎖存其高邏輯電平。圖12的電路在預(yù)充電和讀出階段期間在功能上等效于圖11的電路。
圖13示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的多重匹配線檢測(cè)電路。圖13的電路類(lèi)似于圖8的多重匹配線電路，但前者包括多重匹配讀出電路330、參考多重匹配讀出電路331和多重匹配譯碼器380的的電路圖。多重匹配讀出電路330和參考多重匹配讀出電路331用圖12的多重匹配讀出電路實(shí)現(xiàn)。多重匹配譯碼器電路380包括“或”門(mén)382和兩個(gè)D型觸發(fā)器(DFF)384和385。信號(hào)MML_OUT連接到DFF384的數(shù)據(jù)輸入端和“或”門(mén)382的一個(gè)輸入端，而RMML_OUT連接到DFF 385的數(shù)據(jù)輸入端和“或”門(mén)382的另一輸入端?！盎颉遍T(mén)382產(chǎn)生反饋控制信號(hào)EN1，該信號(hào)連接到DFF 384和DFF 385的時(shí)鐘輸入端，DFF 384和DFF 385分別輸出Q1和Q0。邊緣觸發(fā)D型觸發(fā)器在本領(lǐng)域是眾所周知，它的作用是在其時(shí)鐘輸入端上存在從低電平到高電平的躍遷時(shí)，將在其D輸入端上出現(xiàn)的數(shù)據(jù)傳遞到其Q輸出端。
現(xiàn)在將參考圖7、13和14對(duì)根據(jù)本發(fā)明的多重匹配線讀出操作進(jìn)行描述。應(yīng)該假設(shè)MML_OUT和RMML_OUT之一或這兩個(gè)信號(hào)都從之前的查找并比較操作被驅(qū)動(dòng)到高邏輯電平。圖13的電路將把多重匹配線MML的上升電壓速率與參考多重匹配線RMML進(jìn)行比較，其中MML的電壓電平的上升速率將比RMML的電壓電平的速率快、慢或相同。然后，電路將輸出兩比特的結(jié)果，表示MML的三種狀態(tài)之一。在匹配線讀出電路210(圖7)完成了它們的查找字和其相應(yīng)存儲(chǔ)字之間的比較之后，無(wú)、一個(gè)或多個(gè)ML_OUTi(ML_OUT0-ML_OUTn)信號(hào)將被驅(qū)動(dòng)到高邏輯電平以表示匹配的發(fā)生。因此，任何邏輯高M(jìn)L_OUTi將立即導(dǎo)通來(lái)自其相應(yīng)的圖13的多重匹配檢測(cè)電路的放電晶體管302。這將對(duì)MML沒(méi)有影響，因?yàn)槎嘀仄ヅ渥x出電路330處于預(yù)充電階段，其中電流源332被斷開(kāi)，并且將通過(guò)處于高邏輯電平的信號(hào)EN1來(lái)導(dǎo)通預(yù)充電晶體管354，從而使MML保持在低邏輯電平。由于EN1的高邏輯電平，連接到RMML的多重匹配讀出電路331也處于預(yù)充電階段。然后，在讀出階段期間，當(dāng)ENL被設(shè)置為低邏輯電平時(shí)，將電流施加到多重匹配線MML和參考多重匹配線RMML上。只要MML_OUT和RMML_OUT都保持在低邏輯電平，“或”門(mén)382就產(chǎn)生低邏輯電平EN1。這將發(fā)生在EN2b脈沖高出現(xiàn)在多重匹配讀出電路330的“或非”門(mén)362的輸入端以及多重匹配讀出電路331的“或非”門(mén)362的輸入端上的時(shí)候，以開(kāi)始有效階段。通過(guò)反饋反相器360鎖存低邏輯電平MML_OUT和RMML_OUT，并且它們的低邏輯電平將一直保持到MML和RMML中的任一個(gè)在查找并比較操作期間升高到其對(duì)應(yīng)讀出晶體管342的門(mén)限電壓。在無(wú)匹配的情況下，MML和地之間不形成電流路徑，從而允許MML的電壓隨時(shí)間快速上升。在單匹配的情況下，其中在MML和地之間通過(guò)單個(gè)放電晶體管302形成一條電流路徑，因此MML電壓隨時(shí)間上升的速率變慢，這是因?yàn)樯倭侩姾蛇B續(xù)地從多重匹配線MML通過(guò)單一電流路徑放電到地。因此，多重匹配線MML的電壓隨時(shí)間的上升速率在單一匹配的情況下較不存在匹配的情況的上升速率慢。在兩個(gè)或多個(gè)放電晶體管被導(dǎo)通的情況下，由于在多重匹配線MML和地之間出現(xiàn)了多條并行的電路路徑，這個(gè)上升速率變得更慢，因?yàn)殡娏髟?32必須克服多個(gè)下拉路徑。RMML的電壓電平的上升速率與就具有一個(gè)放電晶體管302導(dǎo)通的MML的上升速率一致。在本發(fā)明實(shí)施例中，只有一個(gè)放電晶體管305的柵極連接到VDD，而其它連接到RMML的放電晶體管306的柵極連接到地。因此，RMML的電壓電平的上升速率將總是對(duì)應(yīng)于單匹配條件。
圖14給出了在零匹配、單匹配和多于一個(gè)匹配的情況下MML電壓相對(duì)于時(shí)間的曲線圖，從圖14的曲線圖可以看出，感興趣的時(shí)刻是t1，在零匹配時(shí)，MML電壓斜升到門(mén)限電壓Vt，從而使圖13中多重匹配線讀出電路330的讀出晶體管342導(dǎo)通。雖然對(duì)于單匹配和多于一個(gè)匹配的情形，MML在時(shí)刻t1沒(méi)有達(dá)到Vt電平，但它將分別在t1后的一段時(shí)間在t2和t3時(shí)刻達(dá)到Vt，從而使讀出晶體管342導(dǎo)通。雖然給出了MML電壓和時(shí)間之間的線性關(guān)系，但MML相對(duì)于時(shí)間的上升速率并不需要是線性的。換句話說(shuō)，使用根據(jù)本發(fā)明的這種過(guò)程，當(dāng)提供電流時(shí)，多重匹配線的電壓將開(kāi)始上升，但取決于多重匹配線的狀態(tài)(即包含無(wú)匹配、單匹配和多于一個(gè)匹配)，多重匹配線將會(huì)以圖14所示的三種速率之一上升。因此，本實(shí)施例的多重匹配電路將根據(jù)到達(dá)MML相對(duì)于單匹配狀態(tài)的門(mén)限電壓電平Vt的延遲(負(fù)或正)來(lái)決定其狀態(tài)。
在圖13中，DFF 384和385將在EN1時(shí)鐘信號(hào)變?yōu)楦邥r(shí)接收、鎖存出現(xiàn)在其各自的D輸入端的高或低邏輯電平并將該電平傳遞到其Q輸出端。當(dāng)通過(guò)多重匹配讀出電路330和331將MML_OUT和RMML_OUT之一或這兩個(gè)信號(hào)從它們的預(yù)充電低邏輯電平驅(qū)動(dòng)并鎖存到高邏輯電平時(shí)，“或”門(mén)382將立即產(chǎn)生有效或高邏輯電平EN1信號(hào)。躍遷到高邏輯電平EN1將把DFF 384和385設(shè)置為鎖存模式，防止因?yàn)楦淖冚敵鯭1和Q0引起MML_OUT和RMML_OUT中任一個(gè)的邏輯電平出現(xiàn)任何變化。同時(shí)發(fā)生的還有，由高邏輯電平EN1將多重匹配讀出電路330和331的電流源332截止，以防止對(duì)MML和RMML充電而保存功率。這樣，多重匹配線檢測(cè)電路重新進(jìn)入預(yù)充電階段，以準(zhǔn)備下一次的查找并比較操作。概括地說(shuō)，EN1從預(yù)充電高邏輯電平下降到低邏輯電平，以響應(yīng)于信號(hào)EN2b的高邏輯電平脈沖，從而開(kāi)始有效階段，并在自定時(shí)期間保持在低邏輯電平。這個(gè)自定時(shí)時(shí)段大約是MML或RMML中在地和讀出晶體管門(mén)限電壓電位之間上升較快的那個(gè)所需的時(shí)間，因?yàn)橐坏┳x出晶體管342導(dǎo)通，“或非”門(mén)362產(chǎn)生高邏輯電平信號(hào)，從而開(kāi)始預(yù)充電階段。以下表2定義了由輸出Q1和Q0的不同邏輯電平組合所表示的與MML_OUT和RMML_OUT有關(guān)的狀態(tài)。
表2
現(xiàn)參考圖13和15詳細(xì)討論多重匹配線檢測(cè)電路的一個(gè)例子。圖15所示順序圖說(shuō)明多重匹配線MML_OUT和RMML_OUT的輸出中的邏輯電平轉(zhuǎn)換，其中MML_OUT和RMML_OUT的輸出受到它們各自的多重匹配線MML、RMML和控制信號(hào)EN2b和EN1的影響。箭頭的開(kāi)始表示引起某個(gè)事件的信號(hào)躍遷，而箭頭的末端表示信號(hào)躍遷對(duì)另一信號(hào)的影響。D0和D1分別表示DFF 384和385的D輸入端。陰影線表示“無(wú)關(guān)”狀態(tài)。在此例示中，所有ML_OUTi信號(hào)處于低邏輯狀態(tài)，保持所有連接到MML的放電晶體管302截止。
應(yīng)該假定，MML_OUT和RMML_OUT之一或這兩個(gè)信號(hào)從之前的查找并比較周期而保持在高邏輯電平，以保持信號(hào)EN1處于高邏輯電平，從而通過(guò)預(yù)充電晶體管354將MML和RMML保持在預(yù)充電低電平。
第一躍遷箭頭500表示EN2b預(yù)充電脈沖的開(kāi)始，該脈沖同時(shí)將MML_OUT、RMML_OUT驅(qū)動(dòng)和鎖存在低邏輯電平，因此，D1和D0分別與MML_OUT和RMML_OUT的邏輯電平保持一致，如第二和第三躍遷箭頭502和504所示。當(dāng)MML_OUT和RMML_OUT都處于低邏輯電平時(shí)，“或”門(mén)382產(chǎn)生低邏輯電平EN1，以導(dǎo)通多重匹配讀出電路330和331的電流源332，如第四和第五躍遷箭頭506和508所示。低邏輯電平EN1將結(jié)束預(yù)充電階段并開(kāi)始讀出階段，如第六躍遷箭頭510所示。通過(guò)允許多重匹配讀出電路330和參考多重匹配讀出電路331的電流源332，MML和RMML的電壓電平將開(kāi)始上升。MML的電壓電平將達(dá)到Vt電壓，從而在RMML的電壓電平到達(dá)Vt電壓電平之前導(dǎo)通讀出晶體管342。在第七躍遷箭頭512處，MML_OUT隨后被鎖存在高邏輯電平。MML_OUT的高邏輯電平在D1的躍遷中被反射到高邏輯電平。這時(shí)，輸出Q0和Q1與D0和D1的邏輯電平一致。因?yàn)镽MML還沒(méi)有到達(dá)Vt電壓，因此RMML_OUT將保持在預(yù)充電低邏輯電平上。MML_OUT的高邏輯電平將使“或”門(mén)382在第八躍遷箭頭514處將EN1驅(qū)動(dòng)到高邏輯電平。作為EN1被驅(qū)動(dòng)到高邏輯電平的結(jié)果而同時(shí)發(fā)生兩個(gè)事件。首先，在第九躍遷箭頭518，DFF 384和385將其各自來(lái)自信號(hào)MML_OUT和RMML_OUT的D輸入(D1和D0)鎖存。由于Q0和Q1已經(jīng)分別鎖存了低和高邏輯電平，因此，MML_OUT和RMML_OUT的邏輯電平的任何進(jìn)一步變化將不會(huì)對(duì)Q0和Q1有影響。注意，根據(jù)以上的表2，高邏輯電平Q1和低邏輯電平Q0表示多重匹配檢測(cè)電路的無(wú)匹配輸出狀態(tài)，它正確地對(duì)應(yīng)于所有ML_OUTi處于低邏輯電平的情況。這是本發(fā)明的有利特性，因?yàn)樵赗MML到達(dá)Vt電壓電平時(shí)，RMML_OUT在MML_OUT之后不久改變到高邏輯電平，但防止將Q0改變?yōu)楦哌壿嬰娖讲⒏淖兌嘀仄ヅ錂z測(cè)電路的輸出狀態(tài)。EN1引起的第二個(gè)事件發(fā)生在躍遷箭頭520。EN1將通過(guò)晶體管350斷開(kāi)所有電流源332，并使所有預(yù)充電晶體管354導(dǎo)通，從而快速地將多重匹配線MML和RMML拉低到地。多重匹配線讀出電路330和331現(xiàn)在被復(fù)位到預(yù)充電階段并準(zhǔn)備好執(zhí)行另一次讀出操作。
在單匹配的情況下，RMML和MML應(yīng)同時(shí)上升到Vt電壓電平，以產(chǎn)生高、高的Q1、Q0輸出。在多重匹配的情況下，RMML將在MML之前上升到Vt電壓電平，以產(chǎn)生低、高的Q1、Q0輸出。由于EN1的低邏輯電平時(shí)段是由第一多重匹配線(MML或RMML)從預(yù)充電地電平到達(dá)Vt電壓電平確定的，因此多重匹配線檢測(cè)電路變?yōu)樽远〞r(shí)，不需要從電路外部生成控制信號(hào)。
本發(fā)明的多重匹配線檢測(cè)電路具有如下優(yōu)點(diǎn)多重匹配線檢測(cè)電路獨(dú)立地區(qū)分無(wú)匹配、單匹配和多重匹配狀態(tài)。該電路還提供對(duì)應(yīng)于三種狀態(tài)之一的輸出。
由于在完全放電到地之前，MML和RMML只上升到Vt而不是滿VDD電平，因此消耗了較低功率。由于在MML或RMML達(dá)到Vt電平之后讀出階段結(jié)束，因此讀出操作很快。
不需要由人工延遲產(chǎn)生的預(yù)設(shè)定時(shí)控制信號(hào)來(lái)激活匹配線讀出電路和多重匹配線檢測(cè)電路?？梢皂憫?yīng)于匹配線讀出電路提供的表示其讀出和比較操作結(jié)束的信號(hào)來(lái)激活多重匹配線檢測(cè)電路。多重匹配線檢測(cè)電路在自定時(shí)時(shí)期之后禁止其自身。因此，不依靠外部生成的控制信號(hào)。
因?yàn)閰⒖级嘀仄ヅ渚€行被構(gòu)造為與多重匹配線行相同和相鄰，因此任何影響CAM陣列的工藝差異或溫度效應(yīng)會(huì)同樣地影響參考多重匹配線行。另外，單匹配、多重匹配和無(wú)匹配狀態(tài)之間的讀出裕量不再依賴(lài)于根據(jù)晶體管比例的某部分電壓，從而不會(huì)再受溫度或工藝變化的影響。
此外，用于匹配線讀出的相同電路可以用于檢測(cè)多重匹配，從而減少了設(shè)計(jì)復(fù)雜性并優(yōu)化了性能。
當(dāng)然，在不背離本發(fā)明在權(quán)利要求書(shū)中定義的精神和范圍的情況下，可以對(duì)本發(fā)明的上述特定實(shí)施例進(jìn)行大量變化和修改。
雖然本發(fā)明的匹配線讀出電路已經(jīng)在硅片上用CMOS技術(shù)實(shí)現(xiàn)并仿真，但備選實(shí)施例可以用諸如BiCMOS的其它技術(shù)實(shí)現(xiàn)。
盡管已經(jīng)將圖9-13的電路實(shí)現(xiàn)為將匹配線預(yù)充電到地，但該電路可以反向以便將多重匹配線預(yù)充電到電源電壓VDD。晶體管將用其各自互補(bǔ)類(lèi)型晶體管替代，且將電源電壓極性彼此互換。例如，n溝道晶體管應(yīng)由p溝道晶體管替代，而p溝道晶體管應(yīng)由n溝道晶體管替代。反向的多重匹配線讀出電路應(yīng)將多重匹配線預(yù)充電到電源電壓VDD并檢測(cè)匹配線的下降速率。負(fù)的電流源將使預(yù)充電的多重匹配線放電到地電位，并且任何導(dǎo)通的放電晶體管將形成到電源電壓VDD的電流路徑。所以，在無(wú)匹配狀態(tài)下，多重匹配線的下降速率將比模擬單匹配狀態(tài)的參考多重匹配線的下降速率更慢。
此外，可以考慮用p溝道放電晶體管來(lái)代替n溝道放電晶體管。
這種多重匹配檢測(cè)方案可用于基于SRAM和DRAM的CAM。所公開(kāi)的電路技術(shù)還可用于多級(jí)快速存儲(chǔ)器或ROM，其中各單元能夠存儲(chǔ)幾個(gè)門(mén)限電平之一。對(duì)典型的多級(jí)快速單元這樣進(jìn)行程序設(shè)計(jì)通過(guò)寫(xiě)入兩個(gè)比特?cái)?shù)據(jù)，以將其門(mén)限提升到三或四種電壓電平之一。當(dāng)加上讀電壓時(shí)，單元放電的電路流將根據(jù)其程序設(shè)計(jì)的門(mén)限電壓而變化。本發(fā)明的電路能夠用于經(jīng)位線讀出該單元的兩個(gè)比特?cái)?shù)據(jù)。連接到偽位線程序設(shè)計(jì)為適當(dāng)?shù)拈T(mén)限電壓的偽單元將作為位線的電流進(jìn)行比較的參考。
另外，查找并比較操作可以在相關(guān)高速緩沖存儲(chǔ)器應(yīng)用中得以實(shí)現(xiàn)，其中微處理器查找高速緩沖器以得到它要訪問(wèn)的地址和數(shù)據(jù)，并可以用本發(fā)明所述的電路和原理檢測(cè)查找結(jié)果、即匹配或失配。
本發(fā)明的上述實(shí)施例只作為本發(fā)明的例示。本領(lǐng)域的那些技術(shù)人員可以對(duì)特定實(shí)施例進(jìn)行改動(dòng)、修改和變化，并不背離僅由所附權(quán)利要求定義的本發(fā)明的范圍。
權(quán)利要求
1.一種用于檢測(cè)電壓的讀出電路，所述讀出電路包括讀出線，電流源，在工作時(shí)連接到所述讀出線，所述電流源在斷開(kāi)狀態(tài)和接通狀態(tài)之間切換，從而使讀出線電壓從第一電壓電平改變到第二電壓電平，放大器，用于讀出所述讀出線電壓到所述第二電壓電平的變化并提供對(duì)應(yīng)于所述變化的放大信號(hào)，以及檢測(cè)電路，用于根據(jù)所述放大信號(hào)從所述第一電壓電平改變到所述第二電壓電平以及參考信號(hào)從所述第一電壓電平改變到所述第二電壓電平之間的延遲差來(lái)提供多比特輸出。
2.如權(quán)利要求1所述的讀出電路，其特征在于所述讀出線通過(guò)預(yù)充電電路被預(yù)充電到所述第一電壓電平。
3.如權(quán)利要求1所述的讀出電路，其特征在于還包括多個(gè)放電晶體管，所述放電晶體管并聯(lián)在所述讀出線和地電壓之間，各個(gè)所述多個(gè)放電晶體管的柵極被耦合到相應(yīng)匹配線讀出電路的輸出端。
4.如權(quán)利要求1所述的讀出電路，其特征在于所述讀出線在所述電流源處于斷開(kāi)狀態(tài)時(shí)被預(yù)充電到所述第一電壓電平。
5.如權(quán)利要求1所述的讀出電路，其特征在于所述第一電壓電平是邏輯低電壓電平。
6.如權(quán)利要求1所述的讀出電路，其特征在于所述第一電壓電平是邏輯高電壓電平。
7.如權(quán)利要求1所述的讀出電路，其特征在于所述電流源包括至少一個(gè)串聯(lián)在電源電壓和所述讀出線之間的p溝道晶體管。
8.如權(quán)利要求1所述的讀出電路，其特征在于所述電流源包括至少一個(gè)串聯(lián)在電源電壓和所述讀出線之間的n溝道晶體管。
9.如權(quán)利要求7所述的讀出電路，其特征在于所述電源電壓是高于所述第一電壓電平的高電壓電平。
10.如權(quán)利要求8所述的讀出電路，其特征在于所述電源電壓是低于所述第一電壓電平的低電壓電平。
11.如權(quán)利要求1所述的讀出電路，其特征在于所述第二電壓是n溝道晶體管門(mén)限電壓。
12.如權(quán)利要求1所述的讀出電路，其特征在于所述第二電壓是p溝道晶體管門(mén)限電壓。
13.如權(quán)利要求1所述的讀出電路，其特征在于從參考讀出電路產(chǎn)生所述參考信號(hào)。
14.如權(quán)利要求13所述的讀出電路，其特征在于所述參考讀出電路包括偽讀出線；偽電流源，在工作時(shí)連接到所述偽讀出線，所述偽電流源在所述斷開(kāi)狀態(tài)和所述接通狀態(tài)之間切換，從而使偽讀出線電壓從所述第一電壓電平改變到所述第二電壓電平，以及偽放大器，用于檢測(cè)所述第二電壓電平并用于提供所述參考信號(hào)。
15.如權(quán)利要求14所述的讀出電路，其特征在于還包括多個(gè)放電晶體管，所述放電晶體管并聯(lián)在所述偽讀出線和地電壓之間，耦合到所述偽讀出線的各個(gè)所述多個(gè)放電晶體管的柵極連接到地，只除了一個(gè)晶體管的柵極連接到所述高電源電壓VDD。
16.如權(quán)利要求14所述的讀出電路，其特征在于所述偽讀出線通過(guò)偽預(yù)充電電路被預(yù)充電到所述第一電壓電平。
17.如權(quán)利要求14所述的讀出電路，其特征在于所述偽讀出線在所述偽電流源處于所述斷開(kāi)狀態(tài)時(shí)被預(yù)充電到所述第一電壓電平。
18.如權(quán)利要求14所述的讀出電路，其特征在于所述第一電壓電平是低電壓電平。
19.如權(quán)利要求14所述的讀出電路，其特征在于所述第一電壓電平是高電壓電平。
20.如權(quán)利要求14所述的讀出電路，其特征在于所述偽電流源包括至少一個(gè)串聯(lián)在電源電壓和所述偽讀出線之間的p溝道晶體管。
21.如權(quán)利要求14所述的讀出電路，其特征在于所述電流源包括至少一個(gè)串聯(lián)在電源電壓和所述讀出線之間的n溝道晶體管。
22.如權(quán)利要求20所述的讀出電路，其特征在于所述電源電壓是高于所述第一電壓電平的高電壓電平。
23.如權(quán)利要求21所述的讀出電路，其特征在于所述電源電壓是是低于所述第一電壓電平的低電壓電平。
24.如權(quán)利要求14所述的讀出電路，其特征在于所述第二電壓是n溝道晶體管門(mén)限電壓。
25.如權(quán)利要求14所述的讀出電路，其特征在于所述第二電壓是p溝道晶體管門(mén)限電壓。
26.如權(quán)利要求14所述的讀出電路，其特征在于所述參考讀出電路的晶體管的尺寸和排列基本上與所述讀出電路的晶體管相同。
27.如權(quán)利要求1所述的讀出電路，其特征在于所述讀出放大器包括讀出晶體管，所述讀出晶體管耦合在讀出輸出節(jié)點(diǎn)和地之間，并具有門(mén)限電位電平，所述讀出晶體管在所述讀出線電位電平達(dá)到所述第二電壓電平時(shí)被導(dǎo)通。
28.如權(quán)利要求27所述的讀出電路，其特征在于所述讀出晶體管是n溝道晶體管。
29.如權(quán)利要求27所述的讀出電路，其特征在于所述讀出晶體管是p溝道晶體管。
30.如權(quán)利要求1所述的讀出電路，其特征在于所述檢測(cè)電路包括邏輯門(mén)，用于接收所述放大信號(hào)和所述參考信號(hào)，從而提供控制信號(hào)；第一觸發(fā)器電路，用于接收所述放大信號(hào)和所述控制信號(hào)，從而提供第一數(shù)據(jù)信號(hào)；以及第二觸發(fā)器電路，用于接收所述參考信號(hào)和所述控制信號(hào)，從而提供第二數(shù)據(jù)信號(hào)。
31.如權(quán)利要求30所述的讀出電路，其特征在于所述控制信號(hào)允許和禁止所述電流源和所述偽電流源。
32.如權(quán)利要求31所述的讀出電路，其特征在于所述讀出線和所述偽讀出線在所述電流源和偽電流源處于所述斷開(kāi)狀態(tài)時(shí)被預(yù)充電到所述第一電壓電平。
33.如權(quán)利要求30所述的讀出電路，其特征在于所述第一和第二觸發(fā)器電路鎖存所述第一和第二數(shù)據(jù)信號(hào)，以響應(yīng)于所述控制信號(hào)的電壓電平的轉(zhuǎn)換。
34.如權(quán)利要求30所述的讀出電路，其特征在于當(dāng)所述第一數(shù)據(jù)信號(hào)處于高邏輯電平并且所述第二數(shù)據(jù)信號(hào)處于低邏輯電平時(shí)確定無(wú)匹配狀態(tài)。
35.如權(quán)利要求30所述的讀出電路，其特征在于當(dāng)所述第一數(shù)據(jù)信號(hào)處于高邏輯電平并且所述第二數(shù)據(jù)信號(hào)處于高邏輯電平時(shí)確定單匹配狀態(tài)。
36.如權(quán)利要求30所述的讀出電路，其特征在于當(dāng)所述第一數(shù)據(jù)信號(hào)處于低邏輯電平并且所述第二數(shù)據(jù)信號(hào)處于高邏輯電平時(shí)確定多重匹配狀態(tài)。
37.如權(quán)利要求1所述的信號(hào)檢測(cè)電路，其特征在于所述輸出由鎖存電路維持。
38.如權(quán)利要求37所述的信號(hào)檢測(cè)電路，其特征在于所述鎖存電路是半鎖存器。
39.如權(quán)利要求37所述的信號(hào)檢測(cè)電路，其特征在于所述鎖存電路是全鎖存器。
40.如權(quán)利要求13所述的讀出電路，其特征在于所述參考信號(hào)由鎖存電路維持。
41.如權(quán)利要求40所述的讀出電路，其特征在于所述鎖存電路是半鎖存器。
42.如權(quán)利要求40所述的讀出電路，其特征在于所述鎖存電路是全鎖存器。
43.一種檢測(cè)電壓電平的方法，所述方法包括以下步驟向讀出線和偽讀出線提供電流，用于將讀出線和偽讀出線電壓電平從第一電壓電平改變到第二電壓電平；檢測(cè)所述讀出線和偽讀出線從所述第一電壓電平到所述第二電壓電平的轉(zhuǎn)變；當(dāng)所述讀出線或所述偽讀出線中任一讀出線到達(dá)所述第二電壓電平時(shí)，禁止所述讀出線和所述偽讀出線的電流。根據(jù)所述讀出線從所述第一電壓電平改變到所述第二電壓電平以及參考信號(hào)從所述第一電壓電平改變到所述第二電壓電平之間的延遲差提供多比特輸出。
44.一種內(nèi)容可尋址存儲(chǔ)器，它包括按行和列排列的內(nèi)容可尋址存儲(chǔ)器單元陣列；地址譯碼器；數(shù)據(jù)存取電路；以及讀出電路，具有多重匹配線；電流源，在工作時(shí)連接到所述多重匹配線，所述電流源在斷開(kāi)狀態(tài)和接通狀態(tài)之間切換，從而使所述多重匹配線從第一電壓電平改變到第二電壓電平；放大器，用于檢測(cè)所述第二電壓電平，以提供對(duì)應(yīng)于此電平的放大信號(hào)，以及檢測(cè)電路，用于提供對(duì)應(yīng)于所述讀出線從所述第一電壓電平改變到所述第二電壓電平以及參考信號(hào)從所述第一電壓電平改變到所述第二電壓電平之間的延遲的輸出。
45.一種多重匹配檢測(cè)電路，用于檢測(cè)查找并比較操作的無(wú)匹配、單匹配以及多重匹配結(jié)果，所述多重匹配檢測(cè)電路包括多重匹配線，經(jīng)多個(gè)并聯(lián)放電晶體管耦合到第一電壓端子，各晶體管接收各個(gè)的匹配線查找結(jié)果；電流源，用于選擇性地向所述多重匹配線提供電流；參考多重匹配線，經(jīng)多個(gè)并聯(lián)偽放電晶體管耦合到所述第一電壓端子，除了一個(gè)偽晶體管的輸入端連接到第二電壓端子以外，其余各個(gè)所述偽晶體管的輸入端連接到所述第一電壓端子；參考電流源，用于選擇性地向所述參考多重匹配線提供電流；多重匹配線放大模塊，用于讀出所述多重匹配線中從第一電壓電平到第二電壓電平的變化以及將所述變化放大，并提供放大信號(hào)輸出；參考多重匹配線放大模塊，用于讀出所述參考多重匹配線中從第一電壓電平到第二電壓電平的變化并將所述變化放大，并提供放大的參考信號(hào)輸出；檢測(cè)信號(hào)，用于檢測(cè)所述多重匹配線從所述第一電壓電平改變到所述第二電壓電平以及所述參考多重匹配線從所述第一電壓電平改變到所述第二電壓電平之間的延遲差。
全文摘要
公開(kāi)了一種用于在內(nèi)容可尋址存儲(chǔ)器的查找并比較操作期間檢測(cè)單匹配、多于一個(gè)匹配或無(wú)匹配狀態(tài)的多重匹配線讀出電路。該電路將多重匹配線的電壓上升速率與參考多重匹配線的電壓上升速率進(jìn)行比較，從而產(chǎn)生多比特結(jié)果，該結(jié)果表示三種狀態(tài)之一。該電路產(chǎn)生自定時(shí)控制信號(hào)以結(jié)束查找并比較操作，并將電路設(shè)置到預(yù)充電狀態(tài)。
文檔編號(hào)G11C15/04GK1444767SQ01813377
公開(kāi)日2003年9月24日 申請(qǐng)日期2001年5月31日 優(yōu)先權(quán)日2000年5月31日
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