專利名稱：磁隨機(jī)存取存儲器大陣列的寫入電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到數(shù)據(jù)存儲的隨機(jī)存取存儲器。更具體而言，本發(fā)明涉及到一種磁隨機(jī)存取存儲器器件，包括一種存儲器單元陣列和將數(shù)據(jù)寫入到該存儲器單元的電路系統(tǒng)。
磁隨機(jī)存取存儲器(“MRAM”)是非易失性存儲器的一種類型，它正被考慮作長期數(shù)據(jù)存儲之用。從MRAM器件存取數(shù)據(jù)比起從硬盤驅(qū)動器之類的常規(guī)長期存儲器件存取數(shù)據(jù)要快幾個數(shù)量級。另外，MRAM器件與硬盤驅(qū)動器和其它常規(guī)長期存儲器件相比更為小巧，并且耗電更少。
一種典型的MRAM包括一個存儲器單元陣列。字線沿存儲器單元各行延伸，位線沿存儲器單元各列延伸。每個存儲器單元位于一根字線和一根位線的交點(diǎn)處。
每個存儲器單元將信息的一位作為磁化的一種取向存儲起來。每個存儲器單元的磁化取向在任何給定時間內(nèi)可取兩種穩(wěn)定取向之一。這兩種穩(wěn)定的磁化取向，即平行和逆平行，代表“1”和“0”的邏輯值。
對一個選定存儲器單元的寫入操作是將寫入電流提供給與該選定存儲器單元相交的字線和位線而執(zhí)行的。寫入電流感應(yīng)一個外磁場，用以建立在選定存儲器單元中磁化的取向。磁化取向由外磁場的方向決定。而外磁場的方向又由流過字線和位線的寫入電流的方向決定。
典型情況是，數(shù)據(jù)作為n位字被寫入MRAM陣列。例如，將寫入電流提供給與十六個存儲器單元相交的一根字線，并且將分離的寫入電流提供給與十六個存儲器單元相交的十六根位線，16位字即可被寫入到十六個存儲器單元中去。
為MRAM大陣列設(shè)計寫入電路面臨許多挑戰(zhàn)。一個挑戰(zhàn)是要減少峰值寫入電流，又不致降低該MRAM陣列的寫入性能。高峰值電流能使寫入電路的部件過載，并產(chǎn)生不可接受的電流噪聲電平。況且，高峰值電流還能損壞存儲器單元。
另一挑戰(zhàn)是將寫入電流控制到一個指定范圍。為了執(zhí)行可靠的寫入操作，應(yīng)該將寫入電流控制到一個指定范圍。若寫入電流太小，不可能使選定的存儲器單元改變其磁化的取向，而若寫入電流太大，又將干擾未選的存儲器單元。
因?yàn)橐髮懭腚娏饔须p向性，使這種挑戰(zhàn)變得復(fù)雜起來。典型情況是，位線電流在一個方向流動以建立一個平行的磁化取向，在一個相反方向流動以建立一個逆平行的磁化取向。
在存儲器單元之間的電阻性交叉耦合使這種挑戰(zhàn)進(jìn)一步變得復(fù)雜起來。每個存儲器單元可表示成一個電阻性元件，被存儲的數(shù)據(jù)可用一個小的差分電阻表示。在一個MRAM陣列中，每個電阻性元件均與其它電阻性元件發(fā)生耦合。寫入電流因選定存儲器單元與各未選存儲器單元的電阻性交叉耦合而受到影響。
本發(fā)明遇到這些設(shè)計挑戰(zhàn)。按照本發(fā)明的一種情況，MRAM器件包括一個寫入電路，通過將寫入電流提供給與存儲器單元相交的一根字線，并將電流脈沖提供給與存儲器單元相交的各位線，該寫入電路可將一個數(shù)據(jù)字寫入多個存儲器單元。至少，某些電流脈沖以交錯的順序被提供給位線。因此，峰值寫入電流得以減少。
按照本發(fā)明的另一種情況，寫入電路對選定的字線和位線施加寫入電流，并將每根未選線的兩端連接到一個高阻抗。因此，電阻性交叉耦合效應(yīng)例如寄生電流被減小，并且寫入電流被控制到一個指定范圍。
本發(fā)明另外的情況和優(yōu)點(diǎn)，通過結(jié)合附圖以舉例的方法說明本發(fā)明的原理所作的如下詳細(xì)描述而變得十分明顯。


圖1是一種MRAM器件圖，按照本發(fā)明，該MRAM器件包括一個存儲器單元陣列和一個寫入電路；圖2a和2b是一種SDT結(jié)型存儲器單元的磁化取向圖；圖3是一個存儲器單元以及寫入操作時與之相交的字線和位線圖；圖4是一個寫入電路的方框圖和存儲器單元的對應(yīng)方框圖；圖5(a)至5(d)是寫入電路的行和列驅(qū)動器開關(guān)圖；圖6是寫入電路的一個列主/從寫入驅(qū)動器圖；圖7是在列讀/寫驅(qū)動器之間傳播一個寫入啟動信號的電路示意圖8是圖7電路的時序圖；圖9是應(yīng)用寫入電路寫入到存儲器方塊的流程圖；圖10是按照本發(fā)明的一個MRAM芯片的示意圖；以及圖11是包括一個和多個MRAM芯片的裝置的示意圖。
如供說明之用的附圖所示，本發(fā)明在一種MRAM器件中得到實(shí)施，包括一個寫入電路和一個存儲器單元陣列。寫入電路能提供一個可控的雙向?qū)懭腚娏鹘o選定的字線和位線，并且不致超過該存儲器單元的擊穿限。因此，寫入電路改善了該存儲器單元中存儲數(shù)據(jù)的可靠性，并且不致使電路系統(tǒng)過載或使存儲器單元損壞。寫入電路也能減少峰值電流。對于高度的并行模式運(yùn)算(例如64位寬運(yùn)算，128位寬運(yùn)算)，尤其希望降低峰值電流。寫入電路也有一個固有的測試特點(diǎn)，該特點(diǎn)改善了它的列寫入驅(qū)動器的觀察能力。
現(xiàn)在請參照圖1，該圖示出了一個MRAM器件8，它包括存儲器單元12的一個陣列10。存儲器單元12被安排在各行和各列，各行沿x方向延伸，各列沿y方向延伸。為了簡化對本發(fā)明的描述，僅僅示出較少數(shù)目的存儲器單元12。實(shí)際上，陣列10可有任意大小。
作為字線14的走線沿存儲器單元陣列10相對兩側(cè)一個平面內(nèi)的x方向延伸。作為位線16的走線沿存儲器單元陣列10相對兩側(cè)一個平面內(nèi)的y方向延伸。對陣列10的每一行，可以有一根字線14，對陣列10的每一列，可以有一根位線16。每個存儲器單元12位于一根字線14和一根位線16的交點(diǎn)處。
該存儲器單元12不限于任何特定類型的器件。例如，存儲器單元12可以是自旋相關(guān)隧穿(“SDT”)結(jié)型器件。
現(xiàn)在請參照圖2a和2b，一個典型的SDT結(jié)型器件12包括有一磁化的一個釘固層20，該磁化雖在該釘固層的平面內(nèi)被取向，然而卻是被固定的，以致當(dāng)存在感興趣范圍內(nèi)的外磁場時它并不轉(zhuǎn)動。SDT結(jié)型器件12也包括一個“自由”層18，它有一未被釘固的磁化取向。更確切地說，該磁化能在沿位于自由層18平面內(nèi)的一個軸(“容易”軸)的兩個方向之一被取向。若自由層18和釘固層20的磁化位于同一方向，就稱該取向是“平行”的(如圖2a中的箭頭所示)。若自由層18和釘固層20的磁化位于相反方向，就稱該取向是“逆平行”的(如圖2b中的箭頭所示)。
自由層18和釘固層20用一絕緣隧道勢壘22隔開。絕緣隧道勢壘22允許在自由層18和釘固層20之間發(fā)生量子力學(xué)隧穿。這種隧穿現(xiàn)象是與電子自旋相關(guān)的，它使SDT結(jié)型器件12的電阻依賴于自由層18和釘固層20的磁化的相對取向。例如，若自由層18和釘固層20的磁化取向平行時，SDT結(jié)型器件12的電阻有第一值R，若二者磁化的取向逆平行時，則電阻有第二值R＋ΔR。
現(xiàn)在另請參照圖3，該圖示出了在寫入操作時的一個選定存儲器單元12。將寫入電流Ix和Iy施加到與選定存儲器單元12相交的選定字線14和位線16時，在選定存儲器單元12的自由層18內(nèi)的磁化就被取向。將電流Ix施加到字線14，則圍繞字線14形成一個磁場Hy。將電流Iy施加到位線16，則圍繞位線16形成一個磁場Hx。當(dāng)足夠大的電流Ix和Iy流過這些選定的線14和16時，在自由層18附近的組合磁場就使自由層18的磁化從平行取向旋轉(zhuǎn)到逆平行取向，或者從逆平行取向旋轉(zhuǎn)到平行取向。應(yīng)選擇電流值的大小，使得該組合磁場雖超過自由層18的轉(zhuǎn)換磁場，但不超過釘固層20的轉(zhuǎn)換磁場。因此，同時施加兩個磁場Hx和Hy就使自由層18的磁化取向發(fā)生轉(zhuǎn)換。
位線電流Iy的方向?qū)Q定自由層18的磁化取向。例如，一個足夠正的位線電流Iy將使磁化取向平行，而一個足夠負(fù)的位線電流Iy將使磁化取向逆平行。
參照圖1，MRAM器件8進(jìn)一步包括一個寫入電路24，用以對選定存儲器單元12執(zhí)行寫入操作。該寫入電路24包括一個行讀/寫(“R/W”)驅(qū)動器26和一個行只寫(“W/O”)驅(qū)動器28。該寫入電路24進(jìn)一步包括多個的列W/O驅(qū)動器30，多個的列R/W驅(qū)動器32和一個電源34。該電源34將第一列寫入電位VWCOLM供給到每一列W/O驅(qū)動器30，將第二列寫入電位VWCOLP供給到每一列R/W驅(qū)動器32，將一個行寫入電位VWROW供給到行W/O驅(qū)動器28。該電源進(jìn)一步將一個行讀出電位RRP供給到行R/W驅(qū)動器26，并將一個列讀出電位CRP供給到每一列R/W驅(qū)動器32。
當(dāng)對一個選定存儲器單元12執(zhí)行寫入操作時，驅(qū)動器26至32將寫入電流Ix和Iy供給到選定的字線14和位線16。每一對列W/O和R/W驅(qū)動器30和32將一個位線寫入電流供給到存儲器單元的一個方塊(即多個列)。例如，在一個有n＝18個存儲器單元的方塊和十八對列驅(qū)動器30和32的陣列中，在寫入操作時，位線電流將被供給到十八根位線。不同對的列驅(qū)動器30和32將位線電流供給到存儲器單元12的不同方塊。
要寫入到存儲器單元12的數(shù)據(jù)經(jīng)由I/O電極36被提供給MRAM器件8，并被存儲到數(shù)據(jù)寄存器38(對每個I/O電極36而言，盡管圖1僅僅示出一個數(shù)據(jù)寄存器38，但顯然對每個I/O電極36，器件8可以包括多個數(shù)據(jù)寄存器38，由此，數(shù)據(jù)將被串聯(lián)供給到一個I/O電極36，并被分離進(jìn)入不同的數(shù)據(jù)寄存器38)。每對列驅(qū)動器30和32對存儲器單元12的一個方塊執(zhí)行寫入操作。在任何給定的時間，列驅(qū)動器對30和32僅寫入到一個方塊中的一個存儲器單元12。
寫入電路24可同時寫入到所有方塊。然而，該寫入電路24也能以交替的順序?qū)懭氲竭@些方塊。以交替順序?qū)懭氲椒綁K的優(yōu)點(diǎn)是，電流可以展布到整個時間內(nèi)，從而削減了電流峰值?，F(xiàn)考慮第一個例子，其中十六個方塊被同時寫入，再考慮第二個例子，其中十六個方塊在非重疊的時間間隔以交替的順序被寫入(例如在一個時間間隔寫入到一個方塊)，又考慮第三個例子，其中在一個時間間隔寫入兩個方塊。假定1毫安的字線和位線寫入電流足以建立每個存儲器單元的磁化取向。在第一個例子中，同時寫入到全部十六個方塊要產(chǎn)生16毫安的位線寫入電流。然而，在第二個例子中，位線寫入電流的最大值為1毫安，這是選定的存儲器單元以一個時間間隔寫入一個的方式被寫入的緣故。此外，第二個例子的峰值電流比第一個例子的要低。在第三個例子中，位線寫入電流的最大值為2毫安，小于第一個例子中的最大峰值電流，但大于第二個例子中的最大峰值電流。然而，第三個例子的寫入時間卻快于第二個例子的寫入時間。
電流變化和峰值電流上升部分起因于MRAM器件8中的工藝變化。不同的存儲器單元將有不同的電阻，不同的字線和位線將有不同的電阻，加到不同的存儲器單元和線的電壓將產(chǎn)生不同的電流，等等。同時寫入到多個存儲器單元比起在一個時間間隔寫入到一個存儲器單元將產(chǎn)生較高的峰值電流。
在寫入操作時，行驅(qū)動器25和28與每根未選字線的兩端不連接，在寫入操作時，列驅(qū)動器30和32也與每根未選位線的兩端不連接。與未選各線的兩端不連接，阻止了未選各線向基準(zhǔn)電位或?qū)懭腚娫刺峁┎幌Ｍ械穆窂?。若在寫入操作時一根未選的線提供一條不希望有的路徑，寄生電流就流過該陣列。這些寄生電流能夠干擾寫入操作。然而，當(dāng)斷開每根未選線的兩端時(例如將兩端連接一個高阻抗)，寄生電流的相對值減少，就不致干擾寫入操作。
當(dāng)對選定的存儲器單元12執(zhí)行讀出模式的操作時，行R/W驅(qū)動器26將未選各字線連接到一個基準(zhǔn)電位，列R/W驅(qū)動器32將未選各位線連接到該基準(zhǔn)電位REF。在可供選擇的比較方案中，行R/W驅(qū)動器26將選定的字線連接到一個行讀出電位RRP，列R/W驅(qū)動器32將選定的位線連接到一個列讀出電位。不管如何，有一讀出電流流過選定的存儲器單元12。讀出放大器40讀出選定存儲器單元12的電阻狀態(tài)，以決定存儲在選定存儲器單元12內(nèi)的邏輯值。例如，讀出放大器40能夠計量讀出電流，以決定該存儲器單元是有對應(yīng)于第一狀態(tài)的電阻值R，還是有對應(yīng)于第二狀態(tài)的電阻值R＋ΔR。對應(yīng)的數(shù)據(jù)值被存儲在寄存器38內(nèi)。存儲在數(shù)據(jù)寄存器38內(nèi)的數(shù)據(jù)值可通過I/O電極36從MRAM器件8被讀出。
MRAM器件8可采用一種“等電位”法以減少寄生電流的量值，并允許讀出電流被可靠地讀出。列R/W驅(qū)動器32可將與提供給選定位線的相同的電位提供給未選各位線，或者行R/W驅(qū)動器26可將與提供給選定位線的相同的電位提供給未選各字線。等電位法在xx年xx月xx日提交的美國專利系列No。______中作了更為詳盡的描述，此處將其收進(jìn)來以供參考(Attorney Docket No.10990673-1)。
現(xiàn)在請參照圖4，該圖示出了存儲器12的一個方塊的一對列驅(qū)動器30和32。還示出了行驅(qū)動器26和28。行R/W驅(qū)動器26可包括一個行R/W譯碼器112和多個的行R/W開關(guān)114，每個存儲器單元行有一個R/W開關(guān)114。行R/W譯碼器112將一個存儲器單元的地址Ax譯碼并使每個行R/W開關(guān)114將一根字線的第一端連接到行讀出電位，基準(zhǔn)電位，或一個高阻抗。
行R/W驅(qū)動器26的一個示范性行R/W開關(guān)114示于圖5a。該示范性行R/W開關(guān)114在讀出操作和寫入操作時可將一根選定字線的第一端連接到行讀出電位(RRP)，在讀出操作時將一根未選字線的第一端連接到陣列基準(zhǔn)電位(REF)，并且在寫入操作時將一根未選字線的第一端切換到高阻抗?！癢行”表示一個普遍的寫入啟動信號。在寫入操作時，該普遍的寫入啟動信號W行進(jìn)入高狀態(tài)，將或非門114a的輸出驅(qū)動到低狀態(tài)?；蚍情T輸出的低狀態(tài)使一個N溝道上拉晶體管114b關(guān)閉，由此迫使在字線14和基準(zhǔn)電位REF之間接入一個高阻抗。若該行未被選上，一個下拉晶體管114c也關(guān)閉，使行R/W開關(guān)114形成高阻抗?fàn)顟B(tài)。
行W/O驅(qū)動器28可包括一個行W/O譯碼器116和多個的行W/O開關(guān)118，每個存儲器單元行有一個行W/O開關(guān)118。行W/O譯碼器116將存儲器單元的地址Ax譯碼，并且使每個行W/O開關(guān)118將一根字線的第二端連接到行寫入電位VWROW或一個高阻抗。在寫入操作時，一根選定字線的第二端被連接到行寫入電位VWROW，在讀出操作時，它被連接到一個高阻抗。在讀出和寫入操作時，一根未選字線的第二端被連接到一個高阻抗。對于行W/O驅(qū)動器28的一個示范性行W/O開關(guān)118示于圖5b。
列R/W驅(qū)動器32包括一個列R/W譯碼器120，一個脈沖發(fā)生器122，一個列主寫入驅(qū)動器124和多個的列R/W開關(guān)126，每個存儲器單元列有一個列R/W開關(guān)126。列R/W譯碼器120將一個存儲器單元的地址Ay譯碼，并且在讀出和寫入操作時使列R/W開關(guān)126將一根選定位線的第一端連接到讀出放大器40和主寫入驅(qū)動器124，在讀出操作時將未選各位線的第一端連接到列讀出電位(CRP)，在寫入操作時將未選各位線的第一端連接到一個高阻抗。對于列R/W驅(qū)動器32的一個示范性列R/W開關(guān)126示于圖5c。
列W/O驅(qū)動器30可包括一個列W/O譯碼器128，一個列從驅(qū)動器130和多個的列W/O開關(guān)132，每個存儲器單元列有一個列W/O開關(guān)132。列W/O譯碼器128將存儲器單元的地址Ay譯碼，并且在寫入操作時使列W/O開關(guān)132將選定位線的第二端連接到從寫入驅(qū)動器130，以及將來選各位線的第二端連接到一個高阻抗。在讀出操作時，列 W/O譯碼器128使列W/O開關(guān)132將各位線的第二端連接到一個高阻抗。一個示范性的列W/O開關(guān)132示于圖5d。
這些開關(guān)114，118，126和132用來減少寄生電流的相對值，以不致干擾寫入操作。因此，MRAM陣列的所有四個邊用開關(guān)來控制是來自行譯碼器112和116，或是來自列譯碼器120和128。在讀出操作時，對兩個邊可采用簡單開關(guān)以隔離列寫入驅(qū)動器30和32，對其它兩個邊可采用圖騰柱開關(guān)以允許列寫入驅(qū)動器30和32在寫入操作和一個等電位讀出操作之間切換。
在寫入操作時，列主驅(qū)動器124和從驅(qū)動器130控制寫入電流的方向和持續(xù)時間。示范性的主驅(qū)動器124和從驅(qū)動器130示于圖6。列主驅(qū)動器124包括驅(qū)動器邏輯電路134和第一對開關(guān)136和138，該對開關(guān)用來控制被耦合在第二列寫入電位VWCOLP和基準(zhǔn)電位REF之間的電流路徑。列從驅(qū)動器130包括第二對開關(guān)140和142，用來控制被耦合在第一列寫入電位VWCOLM和基準(zhǔn)電位之間的電流路徑。
當(dāng)一個列寫入啟動信號W列進(jìn)入高狀態(tài)時，寫入邏輯電路134使列主驅(qū)動器124和從驅(qū)動器130將一個列寫入電位VWCOLP或VWCOLM施加到一根位線的一端，將一個基準(zhǔn)電位REF施加到一根位線的另一端。主驅(qū)動器124和從驅(qū)動器130的開關(guān)136至142以一種推拉方式工作以確立位線電流的方向。當(dāng)電流在一個方向流動時，列從驅(qū)動器130將選定的位線連接到第一列寫入電位VWCOLM，并且列主驅(qū)動器124將選定的位線連接到基準(zhǔn)電位REF。當(dāng)電流在相反的方向流動時，列從驅(qū)動器130將選定的位線連接到基準(zhǔn)電位REF，并且列主驅(qū)動器124將選定的位線連接到第二列寫入電位VWCOLP。寫入邏輯電路按照在數(shù)據(jù)寄存器38內(nèi)數(shù)據(jù)Din的值選擇電流流動的方向。
在讀出操作時，列寫入啟動信號W列為低狀態(tài)，從而主寫入驅(qū)動器124和從寫入驅(qū)動器130的晶體管關(guān)斷。從寫入驅(qū)動器130藉列W/O開關(guān)132與選定的位線相隔離。主寫入驅(qū)動器124藉主寫入驅(qū)動器開關(guān)136和138的高阻抗?fàn)顟B(tài)與選定的位線相隔離。
主驅(qū)動器124和從驅(qū)動器130的四個開關(guān)136至142產(chǎn)生雙向?qū)懭腚娏鳎湫再|(zhì)是施加到與選定位線相連接的存儲器單元的是最低可能的寫入電壓應(yīng)力。寫入電壓可通過估測寫入驅(qū)動器和開關(guān)，以及字線和位線電阻的尺寸和大小來確定。
列寫入啟動信號W列可以是一個加到每個存儲器單元方塊的普遍的信號(在這樣的情況下R/W驅(qū)動器32的多個脈沖發(fā)生器122可被單個脈沖發(fā)生器替代)。普遍的列寫入啟動信號W列可使寫入脈沖同時供給各選定位線。普遍的列寫入啟動信號的脈沖寬度相當(dāng)長，足以建立在選定存儲器單元中所存儲磁場的方向。
在可供選擇的比較方案中，寫入脈沖可以被交替供給。這些脈沖在一個時間間隔可供給一個，在一個時間間隔可供給兩個，等等，使列寫入電流脈沖展布到一個很寬的時間周期內(nèi)，從而控制峰值寫入電流。每個脈沖發(fā)生器122能夠產(chǎn)生一個分離的列寫入啟動信號W列i(此處，1≤i≤n，n是陣列10的方塊數(shù))。第i個列寫入啟動信號W列i的持續(xù)時間長度僅夠確定寫入列脈沖的寬度，因而僅夠確定在第i個方塊的選定存儲器單元內(nèi)被存儲的磁場。最短的寫入時間可以是1至10納秒的量級。
圖7示出了不同R/W驅(qū)動器32的脈沖發(fā)生器122如何被安排來產(chǎn)生列寫入啟動信號W列i，該W列i使電流脈沖以一個時間間隔內(nèi)供給一個的方式供給到選定的位線。寫入操作系將一個信號W列0供給到第一R/W驅(qū)動器32的脈沖發(fā)生器122而被啟動。該信號W列0使第一R/W驅(qū)動器32的脈沖發(fā)生器122產(chǎn)生第一脈沖W列1。該第一脈沖是提供給第一方塊中列驅(qū)動器30和32的列寫入啟動信號W列1。該第一脈沖W列1也供給到第二R/驅(qū)動器32的脈沖發(fā)生器122。第一個脈沖W列1的下降沿使第二R/W驅(qū)動器32的脈沖發(fā)生器122產(chǎn)生第二脈沖W列2。該第二個脈沖是提供給第二方塊中列驅(qū)動器30和32的列寫入啟動信號W列2。第i脈沖(亦即第i列寫入啟動信號W列i)系由第i方塊的脈沖發(fā)生器122產(chǎn)生，并且供給到第1＋i方塊的脈沖發(fā)生器122。通過這種方式，列寫入啟動信號W列i穿越脈沖發(fā)生器122傳播(如圖8所示)。結(jié)果是，寫入脈沖穿越各位線傳播，所以在任何給定的時間每個方塊只有一個存儲器單元被寫入。
寫入電路22可包括一個供測試列R/W驅(qū)動器32的電路。該測試電路能夠產(chǎn)生一個信號，當(dāng)測試寫入電路時，該信號被供給到最末一個(第n個)數(shù)據(jù)寄存器38。施加到最末一個數(shù)據(jù)寄存器38的信號可以是從列主寫入驅(qū)動器124到列從寫入驅(qū)動器130的下拉信號。從邏輯上說，下拉信號是由第n個列寫入啟動信號W列n選通的數(shù)據(jù)輸入信號，它由最末一個方塊的脈沖發(fā)生器122產(chǎn)生。為觀察寫入操作時列R/W驅(qū)動器32的作用，該測試電路是有用的。在寫入操作時用不著數(shù)據(jù)輸出，而在寫入操作時測試數(shù)據(jù)可被多路傳輸?shù)綌?shù)據(jù)輸出信號上。因?qū)懭霚y試特點(diǎn)而添加的邏輯電路可以是一個全CMOS傳輸門41，它被置于從第n個讀出放大器到第n個數(shù)據(jù)寄存器38的數(shù)據(jù)輸出線內(nèi)(見圖1)。傳輸門41可被已存在于列主寫入驅(qū)動器電路的列寫入啟動信號控制。
圖9示出了在寫入操作時列驅(qū)動器30和32的工作情況。寫入電流由三個寫入電位VWROW，VWCOLP和VWCOLM建立并受它們控制(方框202)。在寫入操作開始前，通過將地址信號Ax和Ay供給到行譯碼器112和116，列譯碼器120和128來選通一行和列的一組(方框204)。存儲在數(shù)據(jù)寄存38內(nèi)的數(shù)據(jù)被加到列R/W驅(qū)動器32(方框206)。普遍的寫入啟動信號W行被確認(rèn)可在一根選定字線內(nèi)建立字線寫入電流，列寫入啟動信號W列0被確認(rèn)使寫入脈沖以一個時間間隔供給一個的方式供給到選定的位線，從第一個方塊的位線開始，到最末一個方塊的位線結(jié)束(方框208)?？捎^察來自最末一個(第n個)R/W驅(qū)動器32的脈沖發(fā)生器122的輸出信號以確定寫入操作在何時完成(方框210)。對于所有的寫入操作，此過程可以重復(fù)進(jìn)行。
現(xiàn)在請參照圖10，該圖示出了一個多層MRAM芯片300。該MRAM芯片300包括堆垛在襯底304上z方向其數(shù)目為N的存儲器單元層302。N≥1，此處，N是一正整數(shù)。存儲器單元層302的各層可被二氧化硅之類的絕緣材料(未示出)隔開。讀出電路和寫入電路可在襯底304上制造。讀出電路和寫入電路可包括附加的多路轉(zhuǎn)換器以選通讀出和寫入電平。
因此，本發(fā)明所公開的是MRAM大陣列的寫入電路。該寫入電路能提供一個可控的雙向?qū)懭腚娏髅}沖以選通字線和位線，但又不致超過存儲器單元的擊穿限。所以，該寫入電路改善了在存儲器單元內(nèi)存儲數(shù)據(jù)的可靠性，又不致使電路系統(tǒng)過載或損傷存儲器單元。該寫入電路能夠使電流脈沖展布在整個時間內(nèi)以減少峰值電流。峰值電流的減少還降低了功耗和熱耗散。對于高度并行的操作模式，減少峰值電流正是人們特別希望的。
該寫入電路和讀出電路系統(tǒng)是兼容的，其兼容性在于在讀出操作時讀出電路系統(tǒng)可將一個相等的電位施加到選定的和未選的各線。該寫入電路有一個固有的測試特點(diǎn)，用以改善對列寫入驅(qū)動器的觀察能力。由于對內(nèi)節(jié)點(diǎn)狀態(tài)有觀察能力，寫入電路的測試覆蓋范圍可得到改善。
按照本發(fā)明的MRAM器件可被用于各類應(yīng)用之中。圖11示出了一個或多個MRAM芯片300的一種示范性的一般應(yīng)用。該一般應(yīng)用可通過一臺裝置400實(shí)施，該裝置包括一個MRAM存儲模塊402，一個接口模塊404和一個處理器406。MRAM存儲模塊402包括一個或多個MRAM芯片300供長期存儲之用。接口模塊404提供一個在處理器406和MRAM存儲模塊402之間的接口。該裝置400也可包括快速易失性存儲器(例如SRAM)供短期存儲之用。
對于筆記本計算機(jī)和個人計算機(jī)之類的裝置400，MRAM存儲模塊402可包括許多MRAM芯片300，接口模塊404可包括一個EIDE或SCSI接口。對于服務(wù)器之類的裝置400，MRAM存儲模塊402可包括大量MRAM芯片300，接口模塊404可包括一根光纖通道或SCSI接口。這種MRAM存儲模塊402能取代或補(bǔ)充如硬盤驅(qū)動器之類的常規(guī)長期存儲器件。
對于數(shù)字照相機(jī)之類的裝置400，MRAM存儲模塊402可包括少量MRAM芯片300，接口模塊404可包括一個照相機(jī)接口。這樣一種MRAM存儲模塊402可容許長期存儲數(shù)字照相機(jī)上的數(shù)字圖像。
按照本發(fā)明的MRAM器件表現(xiàn)出勝過硬盤驅(qū)動器之類的常規(guī)長期數(shù)據(jù)存儲器件的許多優(yōu)點(diǎn)。從MRAM器件存取數(shù)據(jù)比起從硬盤驅(qū)動器之類的常規(guī)長期存儲器件存取數(shù)據(jù)要快幾個數(shù)量級。另外，MRAM比硬盤驅(qū)動器更為小巧。
MRAM器件不限于上述特定的實(shí)施方案。例如，這些存儲器單元不限SDT結(jié)型器件?？墒褂玫钠渌愋推骷ǎ幌抻诰扌痛抛?“GMR”)器件。
結(jié)合沿易磁化軸取向的各個行已描述了MRAM陣列。然而，行和列是可以互換的，在這樣的情形中，各列將沿易磁化軸被取向。
行驅(qū)動器和列驅(qū)動器不限于圖5a至5d的開關(guān)。然而，圖5a至5d所示的開關(guān)可用NMOS晶體管實(shí)現(xiàn)，這種NMOS晶體管支持一種低電壓設(shè)計和一種高密度布局。
電源可用任意多的手段實(shí)現(xiàn)。例如，電源可包括提供不同電位的可變電壓源。在可供選擇的比較方案中，可控電流源可包括高阻抗可控電流源或電流鏡。
脈沖發(fā)生器122可被作成R/W驅(qū)動器32的一部分，如圖4所示。在可供選擇的比較方案中，列寫入啟動信號W列i可在外部產(chǎn)生。
可以采用與多個脈沖發(fā)生器不同的電路產(chǎn)生列寫入啟動信號。例如，列寫入啟動信號可用一個或多個移位寄存器產(chǎn)生(例如，單個移位寄存器可用一個時間間隔內(nèi)一個的方式建立寫入啟動信號；并行操作的兩個移位寄存器可用一個時間間隔內(nèi)兩個的方式建立寫入啟動信號)。
因此，寫入操作可用一個時間間隔內(nèi)一個方塊，一個時間間隔內(nèi)兩個方塊等的方式被執(zhí)行。每個附加的寫入脈沖也將增加峰值位線電流。然而，每個附加的寫入脈沖也將增加寫入速度。因此，設(shè)計人員在增加寫入速度與減少峰值寫入電流到一個可接受的水平方面要面臨折衷選擇。
因此，本發(fā)明不限于上述特定的實(shí)施方案。而是，本發(fā)明可根據(jù)下述權(quán)利要求進(jìn)行解釋。
權(quán)利要求
1.一種MRAM器件(8)，包括存儲器單元(12)組成的陣列(10)；與存儲器單元(12)相交的多個字線(14)；與存儲器單元(12)相交的多個位線(16)；以及一種電路(24)，對于每個存儲器單元方塊，該電路(24)包括一個列驅(qū)動器(32)，每個存儲器單元方塊包括多根位線(16)和多個存儲器單元(12)，在寫入操作時，每個列驅(qū)動器(32)向相應(yīng)方塊內(nèi)的一根選定位線提供一個電流脈沖，在不同的時段，該列驅(qū)動器(32)對至少若干個不同的方塊進(jìn)行寫入。
2.權(quán)利要求1的器件，其特征是，其中為產(chǎn)生供列驅(qū)動器(32)的寫入己動脈沖，電路(24)至少包括一個部件(122)，該寫入啟動脈沖被順次供給到該列驅(qū)動器(32)，每個寫入啟動脈沖使一個列驅(qū)動器(32)產(chǎn)生一個電流脈沖，由此，電流脈沖被順序供給到存儲器單元方塊。
3.權(quán)利要求2的器件，其特征是，其中對于每個方塊，電路(24)包括一個脈沖發(fā)生器(122)，每個脈沖發(fā)生器(122)有一個輸出，用以提供一個寫入啟動信號，每個寫入啟動信號使一個列驅(qū)動器(32)產(chǎn)生電流脈沖，這些脈沖發(fā)生器(122)被連接到這些起始于第一個方塊的脈沖發(fā)生器(122)并終止于最末一個方塊的脈沖發(fā)生器(122)的脈沖寫入啟動脈沖。
4.權(quán)利要求3的器件，其特征是，進(jìn)一步包括一個門(41)，它與最末方塊的一個列驅(qū)動器(32)耦合，用以指示該列驅(qū)動器(32)的可操作性。
5.權(quán)利要求1的器件，其特征是，其中電路(24)包括多個第一開關(guān)(114)、多個第二開關(guān)(118)、多個的第三開關(guān)(126)和多個的第四開關(guān)(132)，在寫入操作時，這些第一開關(guān)(114)將未選各字線的第一端耦合到一個高阻抗；在寫入操作時，這些第二開關(guān)(118)將未選各字線的第二端耦合到一個高阻抗；在寫入操作時，這些第三開關(guān)(126)將未選各位線的第一端耦合到一個高阻抗；以及，在寫入操作時，這些第四開關(guān)(132)將未選各位線的第二端耦合到一個高阻抗。
6.權(quán)利要求5的器件，其特征是，其中在寫入操作時，第一開關(guān)(114)將基準(zhǔn)電位施加到一根選定字線的第一端；其中在寫入操作時，第二開關(guān)(118)將行寫入電位施加到一根選定字線的第二端；其中在寫入操作時，第三開關(guān)(126)將基準(zhǔn)電位和第一列寫入電位之一施加到一根選定位線的第一端；且其中在寫入操作時，第四開關(guān)(132)將基準(zhǔn)電位和第二列寫入電位之一施加到一根選定位線的第二端。
7.權(quán)利要求5的器件，其特征是，進(jìn)一步包括主-從驅(qū)動器(124-130)，用以將這些第一和第二寫入電位施加到這些第三和第四開關(guān)(126，132)。
8.權(quán)利要求5的器件，其特征是，進(jìn)一步包括每個方塊的讀出放大器(40)；其中，在讀出操作時，第一開關(guān)(114)將讀出基準(zhǔn)電位施加到一根選定字線的第二端；且其中，在讀出操作時，每個第三開關(guān)(126)將一根選定位線的第二端耦合到讀出放大器(40)。
全文摘要
一種由磁隨機(jī)存取存儲器(“MRAM”)器件(8)的存儲器單元(12)組成的大陣列(10)的寫入電路(24)。該寫入電路(24)可向選定的各字線和各位線(14和16)提供可控的雙向?qū)懭腚娏?又不致超過該存儲器單元(12)的擊穿限。另外,該寫入電路(24)可使該寫入電流按時間展布以降低峰值電流。
文檔編號G11C11/16GK1329336SQ0111794
公開日2002年1月2日 申請日期2001年5月8日 優(yōu)先權(quán)日2000年5月3日
發(fā)明者F·A·珀納, K·J·埃爾德雷奇, L·T·特蘭 申請人:惠普公司