復(fù)用總線的cpu和fpga組合電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種嵌入式硬件組合結(jié)構(gòu)，尤其涉及一種可編程邏輯器件組合的電路形式。
【背景技術(shù)】
[0002]嵌入式CPU和FPGA的配合使用是當(dāng)今信號系統(tǒng)采集及處理的主要方式。如果根據(jù)FPGA配置階段分類，可將FPGA配置分為上電配置、在線配置和JTAG配置。通常情況下的電路設(shè)計(jì)使得FPGA支持上電配置或者支持在線配置。
[0003]上電配置方式用于FPGA需要先于或同時于CPU啟動的場合，在線配置應(yīng)用于FPGA需要根據(jù)CPU啟動后應(yīng)用程序的變化來配置不同邏輯的場合。上電即配置FPGA可縮短系統(tǒng)整體的啟動時間，但是后期更換程序往往需要JTAG來加載，不便于升級和多套邏輯復(fù)用。在線配置可提高系統(tǒng)靈活度，但需要在CPU啟動后才能配置FPGA。隨著當(dāng)前系統(tǒng)應(yīng)用復(fù)雜度的提高，現(xiàn)有的CPU和FPGA組合硬件結(jié)構(gòu)因受到各種局限無法同時提供所有上述配置模式，因此不能很好地滿足實(shí)際需要。
【實(shí)用新型內(nèi)容】
[0004]為了克服現(xiàn)有技術(shù)下的上述缺陷，本實(shí)用新型的目的在于提供一種復(fù)用總線的CPU和FPGA組合電路，該組合電路以簡單的硬件組成兼顧了 FPGA的通訊和在線配置需要，并同時保留了上電配置和JTAG配置方式。
[0005]本實(shí)用新型的技術(shù)方案是:
[0006]一種復(fù)用總線的CPU和FPGA組合電路，包括CPU、FPGA和FPGA邏輯存儲芯片，CPU與FPGA之間連接有用于通訊和配置的SPI總線，F(xiàn)PGA與FPGA邏輯存儲芯片之間通過SPI總線連接。
[0007]CPU的SPI總線接口和FPGA的SPI總線接口的主機(jī)輸出從機(jī)輸入線(M0SI)、主機(jī)輸入從機(jī)輸出線(MIS0)、時鐘信號線(CLK)和片選線(CS)對應(yīng)連接，F(xiàn)PGA的SPI總線接口和FPGA邏輯存儲芯片的SPI總線接口的主機(jī)輸出從機(jī)輸入線(M0SI)、主機(jī)輸入從機(jī)輸出線(MISO)、時鐘信號線(CLK)和片選線(CS)對應(yīng)連接。
[0008]CPU 的 CFG_PR0GRAM_B_0UT 引腳與 FPGA 的 CFG_PR0GRAM_B 引腳連接，CPU 的 CFG_D0NE_IN引腳與FPGA的CFG_D0NE引腳連接。
[0009]FPGA 的 M [2:0]管腳配置為 b ’ 001。
[0010]FPGA 設(shè)有 JTAG 接口。
[0011 ] FPGA邏輯存儲芯片優(yōu)選采用SP1-FLASH。
[0012]所述FPGA邏輯存儲芯片可以為一個或多個，當(dāng)為多個時，F(xiàn)PGA與每個FPGA邏輯存儲芯片分別連接，或者，F(xiàn)PGA的時鐘信號線和片選線與每個PGA邏輯存儲芯片的時鐘信號線和片選線對應(yīng)連接，各FPGA邏輯存儲芯片在數(shù)據(jù)傳輸上相串聯(lián)后連接在FPGA的主機(jī)輸出從機(jī)輸入線和主機(jī)輸入從機(jī)輸出線之間。
[0013]所述CPU、FPGA和FPGA邏輯存儲芯片可集成在一塊電路板上，所述電路板設(shè)有安裝孔，所述安裝孔在電路板兩面上的孔口的周邊區(qū)域各固定覆蓋有一絕緣彈性層。
[0014]所述絕緣彈性層可以為橡膠層。
[0015]本實(shí)用新型的有益效果為:
[0016]CPU通訊總線與FPGA加載總線都使用SPI總線，兼顧了 FPGA的通訊和在線配置，同時保留了上電配置和JTAG配置方式，讓FPGA配置方式變動靈活多樣。在系統(tǒng)調(diào)試和正常工作階段都能夠得心應(yīng)手，提高開發(fā)效率和工作效率。
[0017]通過同一套SPI總線實(shí)現(xiàn)CPU與FPGA的通訊和CPU對FPGA配置程序的燒寫，并且在CPU啟動過程中不會因?yàn)楣苣_的不定態(tài)影響FPGA主SPI模式的自啟動。
[0018]在FPGA能夠靈活在線配置的前提下，實(shí)現(xiàn)FPGA的上電配置。并且只使用一套SPI總線實(shí)現(xiàn)了 FPGA的通訊和配置功能，由此節(jié)省了 CPU和FPGA的資源。
[0019]由于在CPU、FPGA和FPGA邏輯存儲芯片所在的電路板上下兩面的安裝孔周圍設(shè)置彈性層，當(dāng)用螺釘固定電路板時，螺釘與電路板之間以及電路板與電路板安裝面之間彈性接觸，能較好地起到減震作用，由此可以使本實(shí)用新型的組合電路能適應(yīng)更多應(yīng)用場合。
【附圖說明】
[0020]圖1是本實(shí)用新型的原理框圖；
[0021]圖2是FPGA通過控制寄存器實(shí)現(xiàn)SPI的內(nèi)部寄存器訪問控制的原理框圖。
【具體實(shí)施方式】
[0022]本實(shí)用新型提供了一種復(fù)用總線的CPU和FPGA組合電路，參見圖1，CPU和FPGA的通訊和配置總線選用SPI總線。FPGA的邏輯存儲芯片選用SP1-FLASH。CPU可通過SPI總線訪問FPGA，也可以利用FPGA橋接讀寫SP1-FLASH。
[0023]通過將M[2:0]管腳配置為b’ 001可使FPGA上電后工作在主SPI配置模式。
[0024]在系統(tǒng)上電后，F(xiàn)PGA作為主設(shè)備訪問SP1-FLASH，讀取FPGA的配置文件。配置文件讀取后FPGA正常啟動并控制CFG_D0NE信號由低電平變?yōu)楦唠娖?，表示配置完成。此過程不受CPU影響，配置成功后通過用戶的邏輯實(shí)現(xiàn)與CPU連接的SPI接口，也可實(shí)現(xiàn)CPU與SP1-FLASH 的 SPI 接口直連。
[0025]等待CPU啟動完成后，CPU即可通過SPI接口訪問FPGA。FPGA需要通過控制寄存器實(shí)現(xiàn)SPI的內(nèi)部寄存器訪問控制，和SPI總線橋接的功能，相關(guān)原理可參見圖2。
[0026]CPU如果需要控制重新配置FPGA為新的邏輯功能，則需要先通過SPI總線操作控制寄存器實(shí)現(xiàn)SPI總線的橋接，然后CPU就能夠直接將新的邏輯代碼寫入SPI_FLASH 了。代碼更新完成后。CPU通過1管腳控制CFG_ PR0GRAM_B信號輸出一個低電平脈沖(低電平脈沖寬度應(yīng)大于250nS)，然后FPGA將進(jìn)入主SPI配置狀態(tài)，F(xiàn)PGA會自動讀取SPI_FLASH中的配置邏輯代碼，實(shí)現(xiàn)重新啟動。
[0027]由于新的邏輯通過CPU寫入了 SPI_FLASH，因此，在系統(tǒng)掉電重啟后，F(xiàn)PGA將加載新的配置邏輯，以此實(shí)現(xiàn)FPGA的在線配置，和重新上電后的自動配置。
[0028]FPGA在上電復(fù)位階段SPI配置總線工作在主模式，讀取配置代碼。在CPU寫SP1-FLASH階段，F(xiàn)PGA與FLASH的SPI接口被邏輯配置為橋接給CPU的SPI接口。
[0029]CPU可通過1管腳控制FPGA的PR0GRAM_B信號，控制FPGA的重新配置。并通過DONE信號判斷配置是否成功。
[0030]CPU也可通過SPI接口與FPGA實(shí)現(xiàn)應(yīng)用通訊。
[0031]所述CPU、FPGA和FPGA邏輯存儲芯片可集成在一塊電路板上，所述電路板設(shè)有安裝孔，所述安裝孔在電路板兩面上的孔口的周邊區(qū)域各固定覆蓋有一絕緣彈性層。所述絕緣彈性層可以為橡膠層。利用該絕緣彈性層可以起到一定的減震作用。
[0032]所述電路板的頂面和/或底面優(yōu)選設(shè)置導(dǎo)熱銅片，所述導(dǎo)熱銅片可位于所述CPU、FPGA和FPGA邏輯存儲芯片的周邊，并通過硅酮膠粘劑粘結(jié)在電路板上，通過銅線或熱通孔等連接到所述CPU、FPGA和FPGA邏輯存儲芯片等高功耗器件，形成散熱通路，提高熱性能，從而提高其所在設(shè)備的可靠性。
【主權(quán)項(xiàng)】
1.一種復(fù)用總線的CPU和FPGA組合電路，其特征在于包括CPU、FPGA和FPGA邏輯存儲芯片，CPU與FPGA之間連接有用于通訊和配置的SPI總線，F(xiàn)PGA與FPGA邏輯存儲芯片之間通過SPI總線連接。2.如權(quán)利要求1所述的復(fù)用總線的CPU和FPGA組合電路，其特征在于CPU的SPI總線接口和FPGA的SPI總線接口的主機(jī)輸出從機(jī)輸入線、主機(jī)輸入從機(jī)輸出線、時鐘信號線和片選線對應(yīng)連接，F(xiàn)PGA的SPI總線接口和FPGA邏輯存儲芯片的SPI總線接口的主機(jī)輸出從機(jī)輸入線、主機(jī)輸入從機(jī)輸出線、時鐘信號線和片選線對應(yīng)連接。3.如權(quán)利要求2所述的復(fù)用總線的CPU和FPGA組合電路，其特征在于CPU的CFG_PROGRAM_B_OUT 引腳與 FPGA 的 CFG_PROGRAM_B 引腳連接，CPU 的 CFG_DONE_IN 引腳與 FPGA的CFG_DONE引腳連接。4.如權(quán)利要求3所述的復(fù)用總線的CPU和FPGA組合電路，其特征在于FPGA的M[2:0]管腳配置為b’ 001。5.如權(quán)利要求4所述的復(fù)用總線的CPU和FPGA組合電路，其特征在于FPGA設(shè)有JTAG接口。6.如權(quán)利要求1、2、3、4或5所述的復(fù)用總線的CPU和FPGA組合電路，其特征在于FPGA邏輯存儲芯片采用SP1-FLASH。7.如權(quán)利要求6所述的復(fù)用總線的CPU和FPGA組合電路，其特征在于所述FPGA邏輯存儲芯片為一個或多個，當(dāng)為多個時，F(xiàn)PGA與每個FPGA邏輯存儲芯片分別連接，或者，F(xiàn)PGA的時鐘信號線和片選線與每個PGA邏輯存儲芯片的時鐘信號線和片選線對應(yīng)連接，各FPGA邏輯存儲芯片相串聯(lián)后連接在FPGA的主機(jī)輸出從機(jī)輸入線和主機(jī)輸入從機(jī)輸出線之間。8.如權(quán)利要求7所述的復(fù)用總線的CPU和FPGA組合電路，其特征在于所述CPU、FPGA和FPGA邏輯存儲芯片集成在一塊電路板上，所述電路板設(shè)有安裝孔，所述安裝孔在電路板兩面上的孔口的周邊區(qū)域各固定覆蓋有一絕緣彈性層。9.如權(quán)利要求8所述的復(fù)用總線的CPU和FPGA組合電路，其特征在于所述絕緣彈性層為橡膠層。10.如權(quán)利要求9所述的復(fù)用總線的CPU和FPGA組合電路，其特征在于所述電路板的頂面和/或底面設(shè)置導(dǎo)熱銅片，所述導(dǎo)熱銅片通過硅酮膠粘劑粘結(jié)在電路板上，通過銅線或熱通孔連接到高功耗器件。
【專利摘要】本實(shí)用新型涉及一種復(fù)用總線的CPU和FPGA組合電路，包括CPU、FPGA和FPGA邏輯存儲芯片，CPU與FPGA之間連接有用于通訊和配置的SPI總線，F(xiàn)PGA與FPGA邏輯存儲芯片之間通過SPI總線連接，CPU的SPI總線接口和FPGA的SPI總線接口的主機(jī)輸出從機(jī)輸入線、主機(jī)輸入從機(jī)輸出線、時鐘信號線和片選線對應(yīng)連接，F(xiàn)PGA的SPI總線接口和FPGA邏輯存儲芯片的SPI總線接口的主機(jī)輸出從機(jī)輸入線、主機(jī)輸入從機(jī)輸出線、時鐘信號線和片選線對應(yīng)連接。本實(shí)用新型兼顧FPGA通訊和在線配置需要，同時保留上電配置和JTAG配置方式，讓FPGA配置方式變動靈活多樣，節(jié)省了CPU和FPGA硬件資源。
【IPC分類】G06F13/40
【公開號】CN204790996
【申請?zhí)枴緾N201520170644
【發(fā)明人】賴兆紅
【申請人】北京卓越訊通科技有限公司
【公開日】2015年11月18日
【申請日】2015年3月25日