基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置的制造方法
【專利摘要】本發(fā)明公開了一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，包括：SoC芯片、AXI總線、PCIe控制器、全固態(tài)半導(dǎo)體存儲器陣列控制器、SRIO控制器和主控計算機(PC)；PC獲取控制指令和雷達回波；PCIe控制器接收控制指令并進行解析；SoC芯片接收并執(zhí)行解析后的控制指令，然后給PC反饋工作狀態(tài)；全固態(tài)半導(dǎo)體存儲器陣列控制器獲得編碼后的雷達回波，并對編碼后的雷達回波進行解碼，得到雷達回波；全固態(tài)半導(dǎo)體存儲器陣列控制器獲取自身和所述陣列控制器各自工作狀態(tài)，并使SoC芯片給PC反饋所述存儲器和所述存儲器陣列控制器各自工作狀態(tài)；SRIO控制器獲取控制指令和編碼后的雷達回波，并使SoC芯片進行解析與執(zhí)行，然后給PCIe控制器反饋當前SRIO控制器工作狀態(tài)。
【專利說明】
基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于全固態(tài)存儲器技術(shù)領(lǐng)域，特別涉及一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，適用于全固態(tài)存儲器中數(shù)字信號的播放、導(dǎo)入或?qū)С觥?br>【背景技術(shù)】
[0002]高速數(shù)據(jù)記錄和可控播放技術(shù)是國內(nèi)外眾多領(lǐng)域里的關(guān)鍵技術(shù)之一，用于探測、偵查、監(jiān)視、裝備測試、外場調(diào)試等。工程中，通常需要將高速原始數(shù)字信號數(shù)據(jù)流記錄下來以便后期進行故障診斷、場景復(fù)查和數(shù)據(jù)存檔等工作;而實際工程應(yīng)用環(huán)境往往具有大溫差、多粉塵、強震蕩等惡劣條件。因此，強實時、大容量、高密度、高可靠的數(shù)字化采集播放設(shè)備成為研發(fā)熱點。
[0003]目前的商用高速存儲設(shè)備主要有自動磁帶柜和硬盤陣列(RedundantArrays ofIndependent Disks，RAID)，如目前最先進的歐洲核子研究中心計算機中心為大型強子對撞機(LHC)采用已經(jīng)完全自動化處理的磁帶柜存儲，當把磁帶柜存儲在拱頂中時，機器人的機械臂會使磁帶在存儲器層和磁帶驅(qū)動器之間移動;磁帶柜存儲具有極高的容量價格比，并具有超高速、大容量和低價等眾多優(yōu)勢，是固定基地高速大容量存儲的理想選擇；當然缺點也非常明顯，磁帶柜存儲的架構(gòu)復(fù)雜、結(jié)構(gòu)松散、溫度適用范圍窄、抗震性差、不耐粉塵且占地面積大。
[0004]相比于此，固態(tài)存儲器具有結(jié)構(gòu)緊湊、環(huán)境適應(yīng)能力強的優(yōu)點，目前市面商用的固態(tài)硬盤(SSD)屬于固態(tài)存儲器產(chǎn)品；但是目前的商用固態(tài)硬盤(SSD)產(chǎn)品容量小、速度低、集成性差，不能滿足高速實時信號處理器的存儲和播放需求，而開發(fā)基于半導(dǎo)體固態(tài)存儲的專用存儲器具有五個技術(shù)難點:(一)設(shè)計高密度大容量的半導(dǎo)體存儲器陣列控制器；(二)為了延長存儲器的無故障時間，對基于半導(dǎo)體固態(tài)存儲的專用存儲器上所有存儲半導(dǎo)體的負載均衡控制是至關(guān)重要和困難的；(三)在基于半導(dǎo)體固態(tài)存儲的專用存儲器中，對數(shù)據(jù)的存儲和讀取速度，以及數(shù)據(jù)準確性的要求尤為重要，因此需要通過多項技術(shù)保證無差錯地高速操作；(四)與基于半導(dǎo)體固態(tài)存儲的專用存儲器主機之間的PCIe控制和高速數(shù)據(jù)通信；(五)與機箱內(nèi)的其他設(shè)備板卡(如AD采集板卡，信號處理板卡，這些設(shè)備板卡通過VPX總線背板形成電氣連接)之間的高速數(shù)據(jù)接口作為數(shù)據(jù)入口和數(shù)據(jù)出口。

【發(fā)明內(nèi)容】

[0005]針對以上現(xiàn)有技術(shù)存在的不足，本發(fā)明的目的在于提出一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，該種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置能夠克服現(xiàn)有存儲技術(shù)存在的高帶寬記錄與播放、高密度存儲、嵌入VPX加固設(shè)備和特殊環(huán)境中進行使用的難題，同時也是一種基于全固態(tài)半導(dǎo)體存儲的、高可靠、高密度、高速度的專用存儲播放一體化裝置。
[0006]為達到上述技術(shù)目的，本發(fā)明采用如下技術(shù)方案予以實現(xiàn)。
[0007]—種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，包括:高密度全固態(tài)半導(dǎo)體存儲器陣列存儲板和主控計算機;所述高密度全固態(tài)半導(dǎo)體存儲器陣列存儲板包括FPGA和全固態(tài)半導(dǎo)體存儲器陣列;所述FPGA包括:嵌入式軟核處理器、AXI總線、PCIe控制器、全固態(tài)半導(dǎo)體存儲器陣列控制器和SR1控制器;所述主控計算機包含一個雙向端口，所述嵌入式軟核處理器包含一個雙向端口，所述AXI總線包含四個雙向端口，所述PCIe控制器包含兩個雙向端口，所述全固態(tài)半導(dǎo)體存儲器陣列控制器包含四個雙向端口，所述SR1控制器包含兩個雙向端口，所述全固態(tài)半導(dǎo)體存儲器陣列包含一個雙向端口；
[0008]主控計算機通過PCIe總線雙向電連接PCIe控制器的一個雙向端口，AXI總線的四個雙向端口分別電連接嵌入式軟核處理器的雙向端口、PCIe控制器的另一個雙向端口、全固態(tài)半導(dǎo)體存儲器陣列控制器的一個雙向端口、SR1控制器的一個雙向端口；全固態(tài)半導(dǎo)體存儲器陣列控制器的另外三個雙向端口分別電連接PCIe控制器的剩余一個雙向端口、全固態(tài)半導(dǎo)體存儲器陣列的雙向端口、SR1控制器的另一個雙向端口；
[0009]所述主控計算機用于獲取控制指令和雷達回波，并通過PCIe總線將所述控制指令和雷達回波發(fā)送至PCIe控制器;所述控制指令包括存儲指令、讀取指令、擦除指令、初始化指令和功能配置操作指令；
[0010]所述PCIe控制器用于接收控制指令和雷達回波，并對接收到的控制指令進行解析，然后通過AXI總線將解析后的控制指令發(fā)送至嵌入式軟核處理器;嵌入式軟核處理器用于接收并執(zhí)行解析后的控制指令，然后通過PCIe控制器給主控計算機反饋工作狀態(tài);將解析后的控制指令發(fā)送至全固態(tài)半導(dǎo)體存儲器陣列控制器；同時所述PCIe控制器將雷達回波進行打包，并按照PCIe協(xié)議與主控計算機進行通信;所述工作狀態(tài)為解析后的控制指令開始執(zhí)行、正在執(zhí)行或執(zhí)行完畢；
[0011]所述全固態(tài)半導(dǎo)體存儲器陣列控制器用于獲取解析后的控制指令和雷達回波，并對雷達回波進行編碼，獲得編碼后的雷達回波，并通過Nand 1接口將編碼后的雷達回波發(fā)送至全固態(tài)半導(dǎo)體存儲器陣列進行存儲;全固態(tài)半導(dǎo)體存儲器陣列將存儲的編碼后的雷達回波發(fā)送至全固態(tài)半導(dǎo)體存儲器陣列控制器進行解碼，得到雷達回波，并將雷達回波發(fā)送至主控計算機;全固態(tài)半導(dǎo)體存儲器陣列控制器根據(jù)解析后的控制指令獲取全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)，并將全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)發(fā)送至嵌入式軟核處理器，嵌入式軟核處理器用于接收并打包全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)，然后通過PCIe控制器給主控計算機反饋全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)；同時將編碼后的雷達回波發(fā)送至SR1控制器；
[0012]所述SR1控制器用于獲取控制指令和編碼后的雷達回波，并將獲得的控制指令發(fā)送至嵌入式軟核處理器進行解析與執(zhí)行，然后通過AXI總線給PCIe控制器反饋當前SR1控制器的工作狀態(tài)；同時將編碼后的雷達回波通過SR1鏈路發(fā)送至外接設(shè)備進行半實物仿真或雷達信號處理。
[0013]本發(fā)明的有益效果:本發(fā)明米用現(xiàn)場可編程門陣列(Field Programmable GateArray，F(xiàn)PGA)作為本發(fā)明的主要實現(xiàn)平臺，采用PCIe總線控制器與主控計算機通信，采用SR1高速數(shù)據(jù)鏈路與外圍設(shè)備通信，實現(xiàn)了在系統(tǒng)管理控制下，對大容量高密度的固態(tài)存儲器陣列進行高速記錄、可控播放、數(shù)據(jù)管理和維護管理功能。
【附圖說明】
[0014]下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細說明。
[0015]圖1為本發(fā)明裝置的結(jié)構(gòu)示意圖；
[0016]圖2為全固態(tài)半導(dǎo)體存儲器陣列控制器的模塊結(jié)構(gòu)圖；
[0017]圖3為PCIe總線控制器的結(jié)構(gòu)示意圖；
[0018]圖4為SR1控制器模塊的結(jié)構(gòu)示意圖；
[0019]圖5為存儲板上位機界面圖；
[0020]圖6為存儲板記錄子界面圖；
[0021]圖7為存儲板回放子界面圖；
[0022]圖8為存儲板導(dǎo)出子界面圖；
[0023]圖9為存儲板導(dǎo)入子界面圖。
【具體實施方式】
[0024]參照圖1，為本發(fā)明裝置的結(jié)構(gòu)示意圖；本發(fā)明的一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置中包含的全部功能分別在主控計算機和FPGA中實現(xiàn)，所述基于全固態(tài)半導(dǎo)體存儲器陣列的數(shù)字信號專用裝置，包括:高密度全固態(tài)半導(dǎo)體存儲器陣列存儲板和主控計算機;所述高密度全固態(tài)半導(dǎo)體存儲器陣列存儲板包括FPGA和全固態(tài)半導(dǎo)體存儲器陣列;所述FPGA包括:嵌入式軟核處理器、AXI總線、PCIe控制器、全固態(tài)半導(dǎo)體存儲器陣列控制器和SR1控制器;所述主控計算機包含一個雙向端口，所述嵌入式軟核處理器包含一個雙向端口，所述AXI總線包含四個雙向端口，所述PCIe控制器包含兩個雙向端口，所述全固態(tài)半導(dǎo)體存儲器陣列控制器包含四個雙向端口，所述SR1控制器包含兩個雙向端口，所述全固態(tài)半導(dǎo)體存儲器陣列包含一個雙向端口。
[0025]主控計算機通過主控計算機PCIe總線雙向電連接PCIe控制器的一個雙向端口，AXI總線的四個雙向端口分別電連接嵌入式軟核處理器的雙向端口、PCI e控制器的另一個雙向端口、全固態(tài)半導(dǎo)體存儲器陣列控制器的一個雙向端口、SR1控制器的一個雙向端口 ；全固態(tài)半導(dǎo)體存儲器陣列控制器的另外三個雙向端口分別電連接PCIe控制器的剩余一個雙向端口、全固態(tài)半導(dǎo)體存儲器陣列的雙向端口、SR1控制器的另一個雙向端口。
[0026]所述主控計算機用于獲取控制指令和雷達回波，并通過PCIe總線將所述控制指令和雷達回波發(fā)送至PCIe控制器;所述控制指令包括存儲指令、讀取指令、擦除指令、初始化指令和功能配置操作指令。
[0027]所述PCIe控制器用于接收控制指令和雷達回波，并對接收到的控制指令進行解析，然后通過AXI總線將解析后的控制指令發(fā)送至嵌入式軟核處理器;嵌入式軟核處理器用于接收并執(zhí)行解析后的控制指令，然后通過PCIe控制器給主控計算機反饋工作狀態(tài);將解析后的控制指令發(fā)送至全固態(tài)半導(dǎo)體存儲器陣列控制器；同時所述PCIe控制器將雷達回波進行打包，并按照PCIe協(xié)議與主控計算機進行通信;所述工作狀態(tài)為解析后的控制指令開始執(zhí)行、正在執(zhí)行或執(zhí)行完畢。
[0028]所述全固態(tài)半導(dǎo)體存儲器陣列控制器用于獲取解析后的控制指令和雷達回波，并對雷達回波進行編碼，獲得編碼后的雷達回波，并通過半導(dǎo)體存儲器訪問接口(Nand 1接口)將編碼后的雷達回波發(fā)送至全固態(tài)半導(dǎo)體存儲器陣列進行存儲;全固態(tài)半導(dǎo)體存儲器陣列將存儲的編碼后的雷達回波發(fā)送至全固態(tài)半導(dǎo)體存儲器陣列控制器進行解碼，得到雷達回波，并將雷達回波發(fā)送至主控計算機;全固態(tài)半導(dǎo)體存儲器陣列控制器根據(jù)解析后的控制指令獲取全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)，并將全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)發(fā)送至嵌入式軟核處理器，嵌入式軟核處理器用于接收并打包全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)，然后通過PCIe控制器給主控計算機反饋全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)；同時將編碼后的雷達回波發(fā)送至SR1控制器;其中，全固態(tài)半導(dǎo)體存儲器陣列包含96個Flash芯片。
[0029]所述SR1控制器用于獲取控制指令和編碼后的雷達回波，并將獲得的控制指令發(fā)送至嵌入式軟核處理器進行解析與執(zhí)行，然后通過AXI總線給PCIe控制器反饋當前SR1控制器的工作狀態(tài)；同時將編碼后的雷達回波通過SR1鏈路發(fā)送至外接設(shè)備進行半實物仿真或雷達信號處理。
[0030]具體地，本發(fā)明裝置重點為實現(xiàn)高密度全固態(tài)半導(dǎo)體存儲器陣列存儲板陣列控制、嵌入式軟核處理器互聯(lián)控制和嵌入式軟核處理器集成，其中嵌入式軟核處理器是本發(fā)明的控制核心，負責整個裝置的狀態(tài)維護和操作分配，其組織結(jié)構(gòu)如圖1中的FPGA內(nèi)部框圖所示，下面詳細闡述每個子功能模塊的用途:
[0031](— )參照圖2，為全固態(tài)半導(dǎo)體存儲器陣列控制器的模塊結(jié)構(gòu)圖；全固態(tài)半導(dǎo)體存儲器陣列控制器的模塊結(jié)構(gòu)包括全固態(tài)半導(dǎo)體存儲器陣列存儲器、用戶邏輯、基礎(chǔ)設(shè)施和狀態(tài)采集單元:所述全固態(tài)半導(dǎo)體存儲器陣列存儲器包括:存儲控制器、用戶邏輯層、基礎(chǔ)設(shè)施、狀態(tài)采集單元;所述存儲控制器包括:物理層、介質(zhì)接口層、存儲器命令層、存儲鏈路層、存儲器維護和配置單元;所述物理層與所述介質(zhì)接口層連接，所述介質(zhì)接口層與所述存儲器命令層連接，所述存儲器命令層與所述存儲鏈路層連接，所述存儲鏈路層與所述用戶應(yīng)用邏輯層連接;所述用戶邏輯包含四個端口，分別連接所述用戶應(yīng)用邏輯層、所述存儲器維護和配置單元、所述基礎(chǔ)設(shè)施和所述狀態(tài)采集單元。
[0032]所述物理層用于接收解析后的控制指令和雷達回波，所述解析后的控制指令包括存儲指令、讀取指令、擦除指令、初始化指令和功能配置操作指令，并獲取符合Nand Flash技術(shù)手冊定義的雙倍速率同步時序接口模型物理層數(shù)據(jù)流、單倍速率異步時序接口模型物理層數(shù)據(jù)流或解析后的重組數(shù)據(jù)流，并對雷達回波經(jīng)過數(shù)據(jù)邊沿同步、延遲調(diào)整、時序調(diào)整或扇出，得到符合Nand Flash技術(shù)手冊定義的操作時序，然后發(fā)送至全固態(tài)半導(dǎo)體存儲器陣列中；同時物理層還用于從Nand Flash存儲器陣列接收符合Nand Flash技術(shù)手冊定義的時序數(shù)據(jù)流，然后依次經(jīng)過緩存同步、時序調(diào)整、延遲調(diào)整、時鐘重建、數(shù)據(jù)重采樣或數(shù)據(jù)對齊操作，得到符合Nand Flash技術(shù)手冊定義的雙倍速率同步時序接口模型物理層數(shù)據(jù)流或單倍速率異步時序接口模型物理層數(shù)據(jù)流，并發(fā)送至介質(zhì)接口層。
[0033]所述用于通過本地時序接口(NIF)接收物理層發(fā)送過來的符合NandFlash技術(shù)手冊定義的雙倍速率同步時序接口模型物理層數(shù)據(jù)流或單倍速率異步時序接口模型物理層數(shù)據(jù)流，以及存儲命令層發(fā)送過來的分解后的Nand Flash操作數(shù)據(jù)流，并按照Nand Flash技術(shù)手冊定義的雙倍速率同步時序接口模型物理層數(shù)據(jù)流或單倍速率異步時序接口模型依次進行解析操作和重組數(shù)據(jù)流，得到解析后的重組數(shù)據(jù)流，然后將所述解析后的重組數(shù)據(jù)流通過物理鏈路接口(PIF)發(fā)送至物理層；同時介質(zhì)接口層用于通過PIF接口接收物理層發(fā)送過來的符合Nand Flash技術(shù)手冊定義的雙倍速率同步時序接口模型物理層數(shù)據(jù)流、單倍速率異步時序接口模型物理層數(shù)據(jù)流或解析后的重組數(shù)據(jù)流，并依次進行解析和重構(gòu)，得到Nand Flash操作數(shù)據(jù)流，然后通過本地時序接口(NIF)接口將所述Nand Flash操作數(shù)據(jù)流發(fā)送至存儲器命令層。
[0034]所述存儲器命令層用于接收所述NandFlash操作數(shù)據(jù)流，并分別通過命令控制接口(CIF)從存儲鏈路層獲取Nand Flash操作數(shù)據(jù)流的對應(yīng)操作指令，以及通過命令控制接口(CIF)從存儲鏈路層獲取符合命令接口時序的數(shù)據(jù)幀，然后依次進行解析和分解，得到分解后的Nand Flash操作數(shù)據(jù)流，再通過本地時序接口(NIF)將所述分解后的Nand Flash操作數(shù)據(jù)流發(fā)送至介質(zhì)接口層；同時存儲器命令層通過NIF接口接收介質(zhì)接口層發(fā)送過來的分解后的Nand Flash操作數(shù)據(jù)流，經(jīng)過打包后得到命令接口時序，并通過命令控制接口(CIF)發(fā)送至存儲鏈路層。
[0035]所述存儲鏈路層用于接收所述命令接口時序，并通過存儲器控制接口(MIF)獲取用戶應(yīng)用邏輯層發(fā)送過來的操作命令和對應(yīng)操作數(shù)據(jù)，并依次經(jīng)過組織幀格式、添加差錯控制編碼、數(shù)據(jù)流量控制后，得到符合命令接口時序的數(shù)據(jù)幀，然后按照存命令控制接口(CIF)時序要求將所述符合命令接口時序的數(shù)據(jù)幀發(fā)送至存儲器命令層；同時存儲鏈路層對所述命令接口時序依次經(jīng)過解析幀格式、解碼提取后，得到解碼后的命令接口時序，并通過存儲器控制接口(MIF)將所述解碼后的命令接口時序發(fā)送至用戶應(yīng)用邏輯層。
[0036]所述用戶邏輯分別用于獲取寄存器配置命令、用戶邏輯工作時所需系統(tǒng)時鐘和用戶邏輯全局復(fù)位信號、操作指令數(shù)據(jù)流、用戶邏輯所需數(shù)據(jù)格式的操作命令，以及當前時刻物理層、介質(zhì)接口層、存儲器命令層、存儲鏈路層、存儲器維護和配置單元、基礎(chǔ)設(shè)施以及用戶應(yīng)用邏輯層各自工作狀態(tài);所述操作指令數(shù)據(jù)流包含存儲指令、讀取指令、擦除指令、初始化指令和功能配置操作指令各自對應(yīng)數(shù)據(jù)流。
[0037]所述存儲器維護和配置單元在存儲器控制器中屬于獨立的功能單元，用于通過輔助接口獲取用戶邏輯發(fā)送過來的寄存器配置命令，然后解析所述寄存器配置命令，得到解析后的寄存器配置命令，并將解析后的寄存器配置命令分別發(fā)送至物理層、介質(zhì)接口層、存儲器命令層和存儲鏈路層；同時存儲器維護和配置單元用于分別讀取物理層、介質(zhì)接口層、存儲器命令層和存儲鏈路層各自對應(yīng)的寄存器配置命令，并通過輔助接口發(fā)送至用戶邏輯。
[0038]所述基礎(chǔ)設(shè)施通過系統(tǒng)接口獲取用戶邏輯工作時所需系統(tǒng)時鐘和用戶邏輯全局復(fù)位信號，然后對所述用戶邏輯工作時所需系統(tǒng)時鐘和用戶邏輯全局復(fù)位信號依次進行鎖相環(huán)、時鐘扇出以及復(fù)位同步操作，獲得多個工作時鐘和與多個工作時鐘分別同步的工作復(fù)位信號，并將多個工作時鐘和與多個工作時鐘分別同步的工作復(fù)位信號分別發(fā)送至物理層、介質(zhì)接口層、存儲器命令層、存儲鏈路層、存儲器維護和配置單元；同時，將多個工作時鐘和與多個工作時鐘分別同步的工作復(fù)位信號輸出至用戶邏輯。
[0039]所述狀態(tài)采集單元用于獲取當前時刻物理層、介質(zhì)接口層、存儲器命令層、存儲鏈路層、存儲器維護和配置單元、基礎(chǔ)設(shè)施以及用戶應(yīng)用邏輯層各自工作狀態(tài)，并通過狀態(tài)接口將當前時刻物理層、介質(zhì)接口層、存儲器命令層、存儲鏈路層、存儲器維護和配置單元、基礎(chǔ)設(shè)施以及用戶應(yīng)用邏輯層各自工作狀態(tài)發(fā)送至用戶邏輯。
[0040]所述用戶應(yīng)用邏輯層是用戶邏輯自定義功能的分層，用于通過用戶接口獲取用戶邏輯發(fā)送過來的操作指令數(shù)據(jù)流和用戶邏輯所需數(shù)據(jù)格式的操作命令，并組織成存儲器控制接口(MIF)所需數(shù)據(jù)格式和操作格式，然后通過存儲器控制接口(MIF)發(fā)送至存儲鏈路層；同時所述存儲鏈路層從用戶邏輯獲取Nand Flash存儲器陣列所能識別的操作命令，所述Nand Flash存儲器陣列所能識別的操作命令包括存儲、讀取、功能配置操作、直接存儲訪問(Direct Menory Access，DMA)寫入、DMA讀取、可編程輸入輸出(Program Input Output，P10)寫入、P1讀取、批量擦除、簡單擦除或初始化操作命令，并對所述Nand Flash存儲器陣列所能識別的操作命令依次進行解析和重構(gòu)，得到用戶邏輯所需數(shù)據(jù)格式的操作命令，再通過狀態(tài)接口將所述用戶邏輯所需數(shù)據(jù)格式的操作命令發(fā)送至用戶邏輯。
[0041](二)參照圖3，為PCIe總線控制器的結(jié)構(gòu)示意圖；PCIe控制器包含物理層、鏈路層和傳輸層，所述傳輸層包含寄存器文件、直接內(nèi)存訪問(Direct Memory Access，DMA)控制器、電源管理;物理層和鏈路層分別通過Xi I inx提供的IP完成各自功能;傳輸層提供兩個雙向端口，分別為用戶寄存器端口(User Register Port)和直接內(nèi)存訪問(Direct MemoryAccess，DMA)端口，其中程序輸出/輸入傳輸時，用戶通過用戶寄存器端口訪問寄存器文件時，分別對應(yīng)這個端口的上行箭頭和下行箭頭)，寄存器文件通過PCIe協(xié)議透明映射到主控計算機中的存儲區(qū)域進行讀取，所述訪問包括讀和寫;DMA端口通過DMA控制器完成大批量數(shù)據(jù)收發(fā)工作;用戶數(shù)據(jù)由DMA端口進入PCIe總線控制器，依次經(jīng)過DMA控制器、鏈路層和物理層按照PCIe協(xié)議進行封裝，得到通信數(shù)據(jù)，并經(jīng)過PCIe總線發(fā)送至主控計算機；同時主控計算機經(jīng)過PCIe總線下發(fā)通信數(shù)據(jù)，經(jīng)過物理層、鏈路層和傳輸層依次進行解封裝，得到用戶數(shù)據(jù)，并將用戶數(shù)據(jù)通過DMA端口送出；所述電源管理為電源管理模塊，用于為PCIe總線控制器供電。
[0042](三)SR1控制器采用全網(wǎng)狀互聯(lián)結(jié)構(gòu)，能夠?qū)崿F(xiàn)任意節(jié)點的高速互聯(lián)，即實現(xiàn)板間高速通行，如圖4所示，SR1控制器包含用戶邏輯、直接內(nèi)存訪問(Direct MemoryAccessDMA)控制器、傳輸層、鏈路層、物理層、基礎(chǔ)設(shè)施；用戶邏輯將數(shù)據(jù)發(fā)送到DMA控制器，經(jīng)過DMA控制器封裝之后再按SR1協(xié)議依次經(jīng)過傳輸層、鏈路層和物理層進行封裝，得到最終封裝完成的數(shù)據(jù)，并將最終封裝完成的數(shù)據(jù)按照SR1協(xié)議通過SR1鏈路發(fā)送；同時接收SR1鏈路上的數(shù)據(jù)，并依次經(jīng)過物理層、鏈路層和傳輸層解封裝后輸出給用戶邏輯。
[0043](四)嵌入式軟核處理器是本發(fā)明的控制核心，負責整個系統(tǒng)的狀態(tài)維護和操作分配，主要功能是接收并解析來自主控計算機的操作指令并檢測片內(nèi)控制器狀態(tài)并通過PCIe總線向上位機上報，指令解釋功能負責將上位機的操作指令解釋為存儲器陣列控制器、SR1控制器的寄存器指令，負責配置功能寄存器和填寫狀態(tài)寄存器。
[0044]上述四大功能模塊以嵌入式軟核處理器為核心，通過AXI總線連接，嵌入式軟核處理器通過AXI總線分別對PCIe控制器、SR1控制器和全固態(tài)半導(dǎo)體存儲器陣列控制器完成功能設(shè)置和狀態(tài)讀，如圖1的FPGA內(nèi)部框圖所示;其次，PCIe控制器、SR1控制器和全固態(tài)半導(dǎo)體存儲器陣列控制器之間分別有專用的高速數(shù)據(jù)接口，符合AXI_Stream標準，能夠通過嵌入式軟核處理器控制進行高速的數(shù)據(jù)傳輸。
[0045]其中，上述嵌入式軟核處理器、PCIe總線控制器、全固態(tài)半導(dǎo)體存儲器陣列控制器和SR1控制器均在板載FPGA內(nèi)部實現(xiàn)，通過Nand Flash的10接口總線控制板載全固態(tài)半導(dǎo)體存儲器陣列實現(xiàn)高速大容量數(shù)據(jù)存儲;在本發(fā)明裝置中，高密度全固態(tài)半導(dǎo)體存儲器陣列存儲板通過PCIe總線與主控計算機進行連接，完成命令控制和數(shù)據(jù)傳輸(包絡(luò)導(dǎo)入和導(dǎo)出)，通過SR1控制器分別完成和其他設(shè)備之間的數(shù)據(jù)連接，以及完成數(shù)據(jù)的記錄和回放；所述其他設(shè)備如AD采集板卡、信號處理板卡，并通過VPX總線背板連接。
[0046]圖1顯示的本發(fā)明全局結(jié)構(gòu)中，主控計算機作為上位機起到中心控制、數(shù)據(jù)存儲和回存功能。圖5為存儲板控制界面圖；在圖5中，標號I所指部分為文件信息列表，用于顯示并記錄存儲設(shè)備的類文件信息，包括文件名、文件類型、記錄時間、文件大小、起始地址、結(jié)束地址和數(shù)據(jù)來源，所述類文件信息由XML文件存儲在主控計算機中，主控計算機通過定義于PCIe總線上的主機接口協(xié)議完成和存儲板之間的通信，實現(xiàn)狀態(tài)自檢、記錄、回放、導(dǎo)入、導(dǎo)出、刪除、格式化和強制停止功能，下面詳細闡述每一項功能的作用。
[0047]圖5中標號2所指部分為自檢，即向存儲板發(fā)送主機接口命令中的自檢命令，依次完成存儲板工作狀態(tài)的檢測并回饋檢測結(jié)果，其中所述檢測包括全固態(tài)半導(dǎo)體存儲器陣列控制器工作狀態(tài)、全固態(tài)半導(dǎo)體存儲器陣列的工作模式和當前狀態(tài)、PCIe控制器工作狀態(tài)、SR1控制器的鏈路聯(lián)通狀態(tài)和嵌入式軟核處理器運行狀態(tài)。
[0048]圖5中標號3所指部分為記錄，即向存儲板發(fā)送主機接口命令中的記錄命令，所述記錄命令包括記錄起始地址和記錄長度，圖6顯示記錄工作子界面，在該界面中，用戶可配置記錄參數(shù)，所述記錄參數(shù)為記錄文件名、記錄時間、記錄起始地址、記錄長度;存儲板收到命令后，嵌入式軟核處理器進行解析命令，獲得記錄長度和記錄起始地址，向全固態(tài)半導(dǎo)體存儲器陣列控制器發(fā)送批量寫入操作，并向SR1控制器發(fā)送接收操作，并控制SR1控制器將記錄長度和記錄起始地址送入全固態(tài)半導(dǎo)體存儲器陣列控制器，完成記錄長度和記錄起始地址接收并記錄到全固態(tài)半導(dǎo)體存儲器陣列中。
[0049]圖5中標號4所指部分為回放，即向存儲板發(fā)送主機接口命令中的回放命令，所述回放命令包括回放起始地址、回放長度和流量控制選項，圖7顯示回放工作子界面，在該界面中，用戶可配置回放參數(shù)，所述回放參數(shù)為回放文件名、回放時間、回放起始地址、回放長度、回放流量控制使能、回放流量控制字等；存儲板收到命令后，嵌入式軟核處理器調(diào)度SR1控制器和全固態(tài)半導(dǎo)體存儲器陣列控制器從全固態(tài)半導(dǎo)體存儲器陣列中讀取數(shù)據(jù)并通過SR1接口發(fā)送往其他設(shè)備，所述其他設(shè)備為AD采集板卡、信號處理板卡，并通過VPX總線背板連接;其中，所述流量控制選項屬于源端流量控制，用于控制發(fā)送數(shù)據(jù)速度。
[0050]圖5中標號5所指部分為導(dǎo)出，即向存儲板發(fā)送主機接口命令中的導(dǎo)出命令，所述導(dǎo)出命令包括導(dǎo)出起始地址和導(dǎo)出長度，圖8顯示導(dǎo)出工作子界面，在該界面中，用戶可配置導(dǎo)出參數(shù)，所述導(dǎo)出參數(shù)為導(dǎo)出文件名、導(dǎo)出時間、導(dǎo)出起始地址、導(dǎo)出長度等;存儲板收到命令后，嵌入式軟核處理器解析命令，獲得導(dǎo)出起始地址和導(dǎo)出長度，通過AXI總線控制全固態(tài)半導(dǎo)體存儲器陣列控制器進行讀取操作，同時通過AXI總線向PCIe控制器發(fā)送直接內(nèi)存訪問命令，PCIe控制器接收直接內(nèi)存訪問命令并發(fā)送至主控計算機，主控計算機接收直接內(nèi)存訪問命令后配置PCIe控制器中的DMA控制器;其中，所述配置包括DMA控制器的包長度、DMA控制器的包個數(shù)和DMA控制器的地址;最后，全固態(tài)半導(dǎo)體存儲器陣列控制器讀取的導(dǎo)出起始地址和導(dǎo)出長度將通過PCIe控制器的DMA控制器以DMA方式向主控計算機發(fā)送。
[0051]圖5中標號6所指部分為導(dǎo)入，即向存儲板發(fā)送主機接口命令中的導(dǎo)入命令，所述導(dǎo)入命令包括導(dǎo)入起始地址和導(dǎo)入長度，圖9顯示導(dǎo)入工作子界面，在該界面中，用戶可配置導(dǎo)入?yún)?shù)，所述導(dǎo)入?yún)?shù)為導(dǎo)入文件名、導(dǎo)入時間、導(dǎo)入起始地址、導(dǎo)入長度等。板卡收到導(dǎo)入命令后通過AXI總線發(fā)送至嵌入式軟核處理器，嵌入式軟核處理器接收導(dǎo)入命令并進行解析，獲得導(dǎo)入起始地址和導(dǎo)入長度，然后配置PCIe控制器中的DMA控制器并通知主控計算機，主控計算機收到導(dǎo)入命令響應(yīng)后配置PCIe控制器中的DMA控制器，然后從主控計算機接收導(dǎo)入起始地址和導(dǎo)入長度并寫入全固態(tài)半導(dǎo)體存儲器陣列中；其中，所述配置包括DMA控制器的包長度、DMA控制器的包個數(shù)和DMA控制器的地址。
[0052]圖5中標號7所指部分為刪除，即向存儲板發(fā)送主機接口命令中的刪除命令，所述刪除命令包括刪除起始地址和刪除長度，同時主控計算機清除文件信息列表中的對應(yīng)文件記錄，存儲板收到刪除命令后，嵌入式軟核處理器調(diào)度全固態(tài)半導(dǎo)體存儲器陣列控制器并啟動擦除操作，對所述對應(yīng)文件記錄進行物理擦除操作。
[0053]圖5中標號8所指部分為格式化，即向存儲板發(fā)送主機接口命令中的格式化命令，同時主控計算機清空文件信息列表中的所有文件記錄，板卡收到格式化命令后，嵌入式軟核處理器調(diào)度全固態(tài)半導(dǎo)體存儲器陣列控制器并啟動全陣列擦除操作，進而對全固態(tài)半導(dǎo)體存儲器陣列進行物理擦除操作。
[0054]圖5中標號9所指部分為強制停止，即用于向存儲板發(fā)送主機接口命令中的強制停止命令，同時主控計算機等待存儲板之間的狀態(tài)回饋;板卡收到強制停止命令后，嵌入式軟核處理器根據(jù)當前工作狀態(tài)，向SR1控制器、PCIe控制器和全固態(tài)半導(dǎo)體存儲器陣列控制器分別發(fā)送對應(yīng)的緊急停止控制，然后存儲板進入自檢模式，檢測存儲板當前狀態(tài)并反饋給主控計算機。
[0055]另外，本發(fā)明專用裝置具備如下功能:
[0056](— )全固態(tài)半導(dǎo)體陣列加固存儲設(shè)備:在外場實驗和實際系統(tǒng)運行的條件下，收集高速的原始數(shù)據(jù)流有助于現(xiàn)象的分析、技術(shù)調(diào)整和系統(tǒng)狀態(tài)監(jiān)視，在多數(shù)條件下，需要加固的專用設(shè)備才能應(yīng)對實際系統(tǒng)運行的惡劣條件、包括高溫差、高濕度、強震動、多粉塵等氣象氣候條件。本發(fā)明采用全固態(tài)半導(dǎo)體存儲，屬于加固類嵌入式設(shè)備，具備工業(yè)級環(huán)境條件指標，其固有的機械穩(wěn)定性從設(shè)計上保證了本設(shè)備在惡劣條件下的穩(wěn)定可靠運行。
[0057](二)高速實時數(shù)字信號的記錄和播放:在高速的嵌入式實時信號處理系統(tǒng)中，原始數(shù)據(jù)的高帶寬對采集、存儲和播放都提出了極高的要求;而原始數(shù)據(jù)的采集和回放對于系統(tǒng)性能評估、系統(tǒng)運行狀態(tài)監(jiān)測將是不可或缺的，本發(fā)明通過多項技術(shù)手段實現(xiàn)了在嵌入式系統(tǒng)中實現(xiàn)高速原始數(shù)字信號的采集和回放。
[0058](三)用于半實物仿真的任意波形信號數(shù)字信號播放源:大型系統(tǒng)的聯(lián)調(diào)工作往往涉及多家單位共同聯(lián)調(diào)，在研發(fā)前期的分系統(tǒng)調(diào)試、使用過程中的分機檢驗、算法的性能評估都需要數(shù)字信號播放設(shè)備給信號處理分系統(tǒng)提供穩(wěn)定的、可控的、模擬真實前端的數(shù)字信號，本發(fā)明為此類半實物仿真需求提供了完備的解決方案。原始數(shù)據(jù)、仿真構(gòu)造的特定波形數(shù)據(jù)或者其他任何滿足特定需求的數(shù)據(jù)都可以預(yù)先通過主控計算機導(dǎo)入本設(shè)備，并在嵌入式系統(tǒng)中播放該數(shù)據(jù)，實現(xiàn)了半實物仿真驗證測試的功能。
[0059]本發(fā)明通過以下技術(shù)手段實現(xiàn)了一體化專用高密度高速存儲和播放:
[0060](— )采用定制的高密度大容量半導(dǎo)體存儲器陣列控制器解決存儲器控制問題:本發(fā)明采用獨立半導(dǎo)體存儲顆粒作為基本存儲介質(zhì);對于大規(guī)模的存儲陣列尚沒有專用的控制器IP提供使用，因此，本發(fā)明采用定制開發(fā)的存儲器陣列控制器，完成對高密度陣列的高速無差錯的讀寫訪問控制。
[0061](二)采用PCIe總線實現(xiàn)了和主控計算機的控制和數(shù)據(jù)交換:本發(fā)明作為計算機外圍設(shè)備通過PCIe總線接入計算機系統(tǒng)，掛載在計算機內(nèi)部的PCIe總線上，通過主控計算機實現(xiàn)對本發(fā)明的命令控制和數(shù)據(jù)存取操作，具有較大的控制靈活性和數(shù)據(jù)接口帶寬。[〇〇62](三)采用SR10數(shù)據(jù)總線實現(xiàn)了高速原始數(shù)據(jù)流的采集和播放:在嵌入式設(shè)備中， 本發(fā)明與其他嵌入式板卡采用SR10控制器實現(xiàn)互聯(lián)，并進行高速原始數(shù)據(jù)流的采集和播放，屬于異構(gòu)全網(wǎng)狀互聯(lián)架構(gòu)，提供了高速可控的系統(tǒng)互聯(lián)。[〇〇63](四)采用源端流量控制技術(shù)和存儲專用幀設(shè)計實現(xiàn)了可控速度播放:本發(fā)明采用了專用的存儲專用幀結(jié)構(gòu)對存儲的原始數(shù)據(jù)進行封裝，提高了存儲可靠性，并配合本發(fā)明的源端流量控制技術(shù)，能夠?qū)崿F(xiàn)可控可變的輸出有效數(shù)據(jù)率，滿足了后端接收系統(tǒng)對不同數(shù)據(jù)率的要求，提高了系統(tǒng)適配性能。[〇〇64](五)采用嵌入式軟核處理器作為主控制器實現(xiàn)了系統(tǒng)遠程升級和需求變更:本發(fā)明采用片上系統(tǒng)作為板載主控制器，嵌入式軟核處理器與板載外設(shè)之間采用AXI總線連接， 保證了連接的高帶寬、控制的靈活性和便捷的拓展性，嵌入式軟核處理器豐富的外部接口和軟件可編程的特性為本發(fā)明提供了遠程系統(tǒng)升級的特性。
[0065]顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍；這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【主權(quán)項】
1.一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，其特征在于，包括:高密度全固態(tài)半導(dǎo)體存儲器陣列存儲板和主控計算機;所述高密度全固態(tài)半導(dǎo)體存儲器陣列存儲板包括FPGA和全固態(tài)半導(dǎo)體存儲器陣列;所述FPGA包括:嵌入式軟核處理器、AXI總線、PCIe控制器、全固態(tài)半導(dǎo)體存儲器陣列控制器和SR1控制器;所述主控計算機包含一個雙向端口，所述嵌入式軟核處理器包含一個雙向端口，所述AXI總線包含四個雙向端口，所述PCIe控制器包含兩個雙向端口，所述全固態(tài)半導(dǎo)體存儲器陣列控制器包含四個雙向端口，所述SR1控制器包含兩個雙向端口，所述全固態(tài)半導(dǎo)體存儲器陣列包含一個雙向端口； 主控計算機通過PCI e總線雙向電連接PCI e控制器的一個雙向端口，AXI總線的四個雙向端口分別電連接嵌入式軟核處理器的雙向端口、PCI e控制器的另一個雙向端口、全固態(tài)半導(dǎo)體存儲器陣列控制器的一個雙向端口、SR1控制器的一個雙向端口 ；全固態(tài)半導(dǎo)體存儲器陣列控制器的另外三個雙向端口分別電連接PCIe控制器的剩余一個雙向端口、全固態(tài)半導(dǎo)體存儲器陣列的雙向端口、SR1控制器的另一個雙向端口； 所述主控計算機用于獲取控制指令和雷達回波，并通過PCIe總線將所述控制指令和雷達回波發(fā)送至PCIe控制器;所述控制指令包括存儲指令、讀取指令、擦除指令、初始化指令和功能配置操作指令； 所述PCIe控制器用于接收控制指令和雷達回波，并對接收到的控制指令進行解析，然后通過AXI總線將解析后的控制指令發(fā)送至嵌入式軟核處理器;嵌入式軟核處理器用于接收并執(zhí)行解析后的控制指令，然后通過PCIe控制器給主控計算機反饋工作狀態(tài);將解析后的控制指令發(fā)送至全固態(tài)半導(dǎo)體存儲器陣列控制器；同時所述PCIe控制器將雷達回波進行打包，并按照PCIe協(xié)議與主控計算機進行通信;所述工作狀態(tài)為解析后的控制指令開始執(zhí)行、正在執(zhí)行或執(zhí)行完畢； 所述全固態(tài)半導(dǎo)體存儲器陣列控制器用于獲取解析后的控制指令和雷達回波，并對雷達回波進行編碼，獲得編碼后的雷達回波，并將編碼后的雷達回波發(fā)送至全固態(tài)半導(dǎo)體存儲器陣列進行存儲;全固態(tài)半導(dǎo)體存儲器陣列將存儲的編碼后的雷達回波發(fā)送至全固態(tài)半導(dǎo)體存儲器陣列控制器進行解碼，得到雷達回波，并將雷達回波發(fā)送至主控計算機;全固態(tài)半導(dǎo)體存儲器陣列控制器根據(jù)解析后的控制指令獲取全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)，并將全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)發(fā)送至嵌入式軟核處理器，嵌入式軟核處理器用于接收并打包全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)，然后通過PCIe控制器給主控計算機反饋全固態(tài)半導(dǎo)體存儲器陣列和全固態(tài)半導(dǎo)體存儲器陣列控制器各自工作狀態(tài)；同時將編碼后的雷達回波發(fā)送至SR1控制器； 所述SR1控制器用于獲取控制指令和編碼后的雷達回波，并將獲得的控制指令發(fā)送至嵌入式軟核處理器進行解析與執(zhí)行，然后通過AXI總線給PCIe控制器反饋當前SR1控制器的工作狀態(tài)；同時將編碼后的雷達回波通過SR1鏈路發(fā)送至外接設(shè)備進行半實物仿真或雷達信號處理。2.如權(quán)利要求1所述的一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，其特征在于，所述全固態(tài)半導(dǎo)體存儲器陣列控制器的模塊結(jié)構(gòu)包括全固態(tài)半導(dǎo)體存儲器陣列存儲器、用戶邏輯、基礎(chǔ)設(shè)施和狀態(tài)采集單元:所述全固態(tài)半導(dǎo)體存儲器陣列存儲器包括:存儲控制器、用戶邏輯層、基礎(chǔ)設(shè)施、狀態(tài)采集單元;所述存儲控制器包括:物理層、介質(zhì)接口層、存儲器命令層、存儲鏈路層、存儲器維護和配置單元;所述物理層與所述介質(zhì)接口層連接，所述介質(zhì)接口層與所述存儲器命令層連接，所述存儲器命令層與所述存儲鏈路層連接，所述存儲鏈路層與所述用戶應(yīng)用邏輯層連接;所述用戶邏輯包含四個端口，分別連接所述用戶應(yīng)用邏輯層、所述存儲器維護和配置單元、所述基礎(chǔ)設(shè)施和所述狀態(tài)采集單元。3.如權(quán)利要求2所述的一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，其特征在于，所述物理層用于接收解析后的控制指令和雷達回波，所述解析后的控制指令包括存儲指令、讀取指令、擦除指令、初始化指令和功能配置操作指令，并獲取雙倍速率同步時序接口模型物理層數(shù)據(jù)流、單倍速率異步時序接口模型物理層數(shù)據(jù)流或解析后的重組數(shù)據(jù)流，并對雷達回波進行數(shù)據(jù)邊沿同步、延遲調(diào)整、時序調(diào)整或扇出，得到操作時序，然后發(fā)送至Nand Flash存儲器陣列中；同時物理層還用于從Nand Flash存儲器陣列接收時序數(shù)據(jù)流，然后依次經(jīng)過緩存同步、時序調(diào)整、延遲調(diào)整、時鐘重建、數(shù)據(jù)重采樣或數(shù)據(jù)對齊操作，得到雙倍速率同步時序接口模型物理層數(shù)據(jù)流或單倍速率異步時序接口模型物理層數(shù)據(jù)流，并發(fā)送至介質(zhì)接口層； 所述介質(zhì)接口層用于接收物理層發(fā)送過來的雙倍速率同步時序接口模型物理層數(shù)據(jù)流或單倍速率異步時序接口模型物理層數(shù)據(jù)流，以及獲取存儲命令層發(fā)送過來的分解后的Nand Flash操作數(shù)據(jù)流，并按照雙倍速率同步時序接口模型物理層數(shù)據(jù)流或單倍速率異步時序接口模型依次進行解析操作和重組數(shù)據(jù)流，得到解析后的重組數(shù)據(jù)流，然后將所述解析后的重組數(shù)據(jù)流發(fā)送至物理層；同時介質(zhì)接口層用于接收物理層發(fā)送過來的雙倍速率同步時序接口模型物理層數(shù)據(jù)流、單倍速率異步時序接口模型物理層數(shù)據(jù)流或解析后的重組數(shù)據(jù)流，并依次進行解析和重構(gòu)，得到Nand Flash操作數(shù)據(jù)流，然后將所述Nand Flash操作數(shù)據(jù)流發(fā)送至存儲器命令層。4.如權(quán)利要求2所述的一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，其特征在于，所述存儲器命令層用于接收所述Nand Flash操作數(shù)據(jù)流，并分別從存儲鏈路層獲取Nand Flash操作數(shù)據(jù)流的對應(yīng)指令，以及從存儲鏈路層獲取符合命令接口時序的數(shù)據(jù)幀，然后依次進行解析和分解，得到分解后的Nand Flash操作數(shù)據(jù)流，再將所述分解后的Nand Flash操作數(shù)據(jù)流發(fā)送至介質(zhì)接口層；同時存儲器命令層用于接收介質(zhì)接口層發(fā)送過來的分解后的Nand Flash操作數(shù)據(jù)流，經(jīng)過打包后得到命令接口時序，并將所述命令接口時序發(fā)送至存儲鏈路層； 所述存儲鏈路層用于接收所述命令接口時序，并獲取用戶應(yīng)用邏輯層發(fā)送過來的操作命令和對應(yīng)操作數(shù)據(jù)，并依次經(jīng)過組織幀格式、添加差錯控制編碼、數(shù)據(jù)流量控制后，得到符合命令接口時序的數(shù)據(jù)幀，然后按照存命令接口時序要求將所述符合命令接口時序的數(shù)據(jù)幀發(fā)送至存儲器命令層；同時存儲鏈路層對所述命令接口時序依次經(jīng)過解析幀格式、解碼提取后，得到解碼后的命令接口時序，并將所述解碼后的命令接口時序發(fā)送至用戶應(yīng)用邏輯層。5.如權(quán)利要求2所述的一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，其特征在于，所述用戶邏輯分別用于獲取寄存器配置命令、用戶邏輯工作時所需系統(tǒng)時鐘和用戶邏輯全局復(fù)位信號、操作指令和數(shù)據(jù)流、用戶邏輯所需數(shù)據(jù)格式的操作命令，以及當前時刻物理層、介質(zhì)接口層、存儲器命令層、存儲鏈路層、存儲器維護和配置單元、基礎(chǔ)設(shè)施以及用戶應(yīng)用邏輯層各自工作狀態(tài);所述操作指令包含存儲指令、讀取指令、擦除指令、初始化指令和功能配置操作指令； 所述存儲器維護和配置單元用于獲取用戶邏輯發(fā)送過來的寄存器配置命令，然后解析所述寄存器配置命令，得到解析后的寄存器配置命令，并將解析后的寄存器配置命令分別發(fā)送至物理層、介質(zhì)接口層、存儲器命令層和存儲鏈路層；同時存儲器維護和配置單元用于分別讀取物理層、介質(zhì)接口層、存儲器命令層和存儲鏈路層各自對應(yīng)的寄存器配置命令，并發(fā)送至用戶邏輯； 所述基礎(chǔ)設(shè)施獲取用戶邏輯工作時所需系統(tǒng)時鐘和用戶邏輯全局復(fù)位信號，然后對所述用戶邏輯工作時所需系統(tǒng)時鐘和用戶邏輯全局復(fù)位信號依次進行鎖相環(huán)、時鐘扇出以及復(fù)位同步操作，獲得多個工作時鐘和與多個工作時鐘分別同步的工作復(fù)位信號，并將多個工作時鐘和與多個工作時鐘分別同步的工作復(fù)位信號分別發(fā)送至物理層、介質(zhì)接口層、存儲器命令層、存儲鏈路層、存儲器維護和配置單元；同時，將多個工作時鐘和與多個工作時鐘分別同步的工作復(fù)位信號輸出至用戶邏輯。6.如權(quán)利要求2所述的一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，其特征在于，所述狀態(tài)采集單元用于獲取當前時刻物理層、介質(zhì)接口層、存儲器命令層、存儲鏈路層、存儲器維護和配置單元、基礎(chǔ)設(shè)施以及用戶應(yīng)用邏輯層各自工作狀態(tài)，并通過狀態(tài)接口將當前時刻物理層、介質(zhì)接口層、存儲器命令層、存儲鏈路層、存儲器維護和配置單元、基礎(chǔ)設(shè)施以及用戶應(yīng)用邏輯層各自工作狀態(tài)發(fā)送至用戶邏輯； 所述用戶應(yīng)用邏輯層用于獲取用戶邏輯發(fā)送過來的操作指令和數(shù)據(jù)流，并組織成存儲器控制接口所需數(shù)據(jù)格式和操作格式，然后發(fā)送至存儲鏈路層；同時所述存儲鏈路層從用戶邏輯獲取Nand Flash存儲器陣列所能識別的操作命令，所述Nand Flash存儲器陣列所能識別的操作命令包括存儲、讀取、功能配置操作、直接存儲訪問寫入、直接存儲訪問讀取、可編程輸入輸出寫入、可編程輸入輸出讀取、批量擦除、簡單擦除或初始化操作命令，并對所述Nand Flash存儲器陣列所能識別的操作命令依次進行解析和重構(gòu)，得到用戶邏輯所需數(shù)據(jù)格式的操作命令，再將所述用戶邏輯所需數(shù)據(jù)格式的操作命令發(fā)送至用戶邏輯。7.如權(quán)利要求1所述的一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，其特征在于，所述PCIe控制器包含物理層、鏈路層和傳輸層，所述傳輸層包含寄存器文件、直接內(nèi)存訪問控制器、電源管理;物理層和鏈路層分別通過Xilinx提供的IP完成各自功能；傳輸層提供兩個雙向端口，分別為用戶寄存器端口和直接內(nèi)存訪問端口，其中程序輸出/輸入傳輸時，用戶通過用戶寄存器端口訪問寄存器文件時，寄存器文件通過PCIe協(xié)議透明映射到主控計算機中的存儲區(qū)域進行讀取;直接內(nèi)存訪問端口通過DMA控制器完成大批量數(shù)據(jù)收發(fā)工作；用戶數(shù)據(jù)由直接內(nèi)存訪問端口進入PCIe總線控制器，依次經(jīng)過DMA控制器、鏈路層和物理層按照PCIe協(xié)議進行封裝，得到通信數(shù)據(jù)，并經(jīng)過PCIe總線發(fā)送至主控計算機；同時主控計算機經(jīng)過PCIe總線下發(fā)通信數(shù)據(jù)，經(jīng)過物理層、鏈路層和傳輸層依次進行解封裝，得到用戶數(shù)據(jù)，并將用戶數(shù)據(jù)通過直接內(nèi)存訪問端口送出;所述電源管理為電源管理模塊，用于為PCIe總線控制器供電。8.如權(quán)利要求1所述的一種基于全固態(tài)半導(dǎo)體存儲器陣列的雷達數(shù)字信號處理裝置，其特征在于，所述SR1控制器包含用戶邏輯、直接內(nèi)存訪問控制器、傳輸層、鏈路層、物理層、基礎(chǔ)設(shè)施；用戶邏輯將數(shù)據(jù)發(fā)送到DMA控制器，經(jīng)過直接內(nèi)存訪問控制器封裝之后再按SR1協(xié)議依次經(jīng)過傳輸層、鏈路層和物理層進行封裝，得到最終封裝完成的數(shù)據(jù)，并將最終封裝完成的數(shù)據(jù)按照SR1協(xié)議通過SR1鏈路發(fā)送；同時接收SR1鏈路上的數(shù)據(jù)，并依次經(jīng)過物理層、鏈路層和傳輸層解封裝后輸出給用戶邏輯。
【文檔編號】G06F13/38GK105955899SQ201610256793
【公開日】2016年9月21日
【申請日】2016年4月22日
【發(fā)明人】蘇濤, 徐杰, 仲鳴, 張輝
【申請人】西安電子科技大學