存儲(chǔ)器控制的數(shù)據(jù)移動(dòng)及時(shí)序的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一般來說涉及半導(dǎo)體存儲(chǔ)器及方法，且更特定來說涉及用于存儲(chǔ)器控制的數(shù)據(jù)移動(dòng)及時(shí)序的設(shè)備、電子裝置可讀媒體及方法。
【背景技術(shù)】
[0002]存儲(chǔ)器裝置通常被提供作為計(jì)算裝置或其它電子裝置中的內(nèi)部半導(dǎo)體集成電路。存在包含易失性及非易失性存儲(chǔ)器的許多不同類型的存儲(chǔ)器。易失性存儲(chǔ)器可需要電力來維持其數(shù)據(jù)(例如，用戶數(shù)據(jù)、錯(cuò)誤數(shù)據(jù)等)，且包含隨機(jī)存取存儲(chǔ)器(RAM)、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)及同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)以及其它存儲(chǔ)器。非易失性存儲(chǔ)器可通過在不被供電時(shí)存留所存儲(chǔ)數(shù)據(jù)而提供持久數(shù)據(jù)，且可包含NAND快閃存儲(chǔ)器、N0R快閃存儲(chǔ)器、只讀存儲(chǔ)器(ROM)、電可擦除可編程ROM (EEPR0M)、可擦除可編程ROM (EPROM)及電阻可變存儲(chǔ)器，例如相變隨機(jī)存取存儲(chǔ)器(PCRAM)、電阻式隨機(jī)存取存儲(chǔ)器(RRAM)及磁阻式隨機(jī)存取存儲(chǔ)器(MRAM)以及其它。
[0003]計(jì)算裝置通常包含耦合到主存儲(chǔ)器(例如，DRAM)及輔助存儲(chǔ)器(例如，存儲(chǔ)裝置，例如硬盤驅(qū)動(dòng)器或固態(tài)驅(qū)動(dòng)器)的若干個(gè)處理器。主存儲(chǔ)器接口通常緊緊地耦合到或從屬于處理器。在DRAM中，這是通過處理器的存儲(chǔ)器控制器管理明確定時(shí)的接口(例如，經(jīng)由行地址選通(RAS)/列地址選通(CAS)協(xié)議)來完成。存儲(chǔ)器通常已針對(duì)密度優(yōu)化且處理器通常已針對(duì)速度優(yōu)化，從而在兩者之間造成稱為存儲(chǔ)器墻或馮.諾伊曼(von Neumann)瓶頸的差異。此差異通常使得處理器與存儲(chǔ)器之間的帶寬成為比處理器的速度或存儲(chǔ)器的密度更具限制性的資源。
【附圖說明】
[0004]圖1圖解說明根據(jù)本發(fā)明的若干個(gè)實(shí)施例呈計(jì)算裝置的形式的設(shè)備的框圖，所述計(jì)算裝置包含若干個(gè)處理器、若干個(gè)主存儲(chǔ)器裝置及其之間的接口。
[0005]圖2圖解說明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的處理器與主存儲(chǔ)器之間的數(shù)據(jù)移動(dòng)操作。
[0006]圖3包含根據(jù)本發(fā)明的若干個(gè)實(shí)施例耦合于存儲(chǔ)器裝置與請(qǐng)求裝置之間的邏輯裝置的較詳細(xì)視圖的圖解說明。
[0007]圖4圖解說明根據(jù)本發(fā)明的若干個(gè)實(shí)施例的若干個(gè)基于地址及偏移的請(qǐng)求及響應(yīng)的框圖。
【具體實(shí)施方式】
[0008]處理器與主存儲(chǔ)器之間的抽象存儲(chǔ)器接口可提供與處理器的顯式控制解耦的定時(shí)(及在一些實(shí)例中，解耦的命名)。具有抽象接口的主存儲(chǔ)器的實(shí)例是混合存儲(chǔ)器立方體(HMC)o在HMC中，此功能是通過與硬件邏輯(例如，邏輯層存儲(chǔ)器控制件)耦合的經(jīng)包化網(wǎng)絡(luò)協(xié)議而實(shí)現(xiàn)。此些接口可允許簡化的處理器側(cè)存儲(chǔ)器控制器接口、主存儲(chǔ)器請(qǐng)求的無序返回、主存儲(chǔ)器的局部RAS及/或CAS管理、多處理器設(shè)備(同構(gòu)及異構(gòu)兩者)中的高級(jí)存儲(chǔ)器拓?fù)浼肮蚕聿呗?、局部管理的同步功能及元?shù)據(jù)存儲(chǔ)以及復(fù)原力(例如，其中可(例如)由存儲(chǔ)器中的邏輯層重新映射存儲(chǔ)器的有故障部分(例如字或塊))。
[0009]例如高性能計(jì)算、基于圖表的分析、數(shù)據(jù)挖掘、國家安全、數(shù)據(jù)庫技術(shù)及其它商業(yè)驅(qū)動(dòng)器等應(yīng)用展現(xiàn)出不適合于許多處理器的基于高速緩沖存儲(chǔ)器的架構(gòu)的稀疏存儲(chǔ)器存取模式，其中數(shù)據(jù)通常展現(xiàn)不良空間局部性及/或時(shí)間局部性。主存儲(chǔ)器的一般化數(shù)據(jù)移動(dòng)功能可提供較好地利用存儲(chǔ)器帶寬及基于高速緩沖存儲(chǔ)器的架構(gòu)的機(jī)會(huì)。
[0010]本發(fā)明包含用于存儲(chǔ)器控制的數(shù)據(jù)移動(dòng)及時(shí)序的設(shè)備、電子裝置(例如，計(jì)算裝置)可讀媒體及方法。若干個(gè)電子裝置可讀媒體存儲(chǔ)可由電子裝置執(zhí)行以提供對(duì)存儲(chǔ)器(例如，主存儲(chǔ)器)內(nèi)的數(shù)據(jù)移動(dòng)操作的可編程控制的指令。主存儲(chǔ)器可獨(dú)立于任何相關(guān)聯(lián)處理器而針對(duì)存儲(chǔ)器與相關(guān)聯(lián)處理器之間的交互提供時(shí)序控制。如所屬領(lǐng)域的技術(shù)人員將了解，“主存儲(chǔ)器”是描述存儲(chǔ)可由處理器直接存取及操縱的數(shù)據(jù)的存儲(chǔ)器的技術(shù)術(shù)語。主存儲(chǔ)器的實(shí)例是DRAM。主存儲(chǔ)器提供數(shù)據(jù)的初級(jí)存儲(chǔ)且可為易失性存儲(chǔ)器或非易失性存儲(chǔ)器(例如，在非易失性RAM經(jīng)管理作為主存儲(chǔ)器的情況中，例如非易失性雙列直插式存儲(chǔ)器模塊(DIMM))。次級(jí)存儲(chǔ)可用以提供數(shù)據(jù)的次級(jí)存儲(chǔ)且可不被處理器直接存取。然而，如本文中所使用，“主存儲(chǔ)器”未必一定是易失性存儲(chǔ)器，且在一些實(shí)施例中可為非易失性存儲(chǔ)器。
[0011]在本發(fā)明的以下詳細(xì)說明中，參考形成其一部分且其中以圖解說明方式展示可如何實(shí)踐本發(fā)明的一或多個(gè)實(shí)施例的附圖。足夠詳細(xì)地描述這些實(shí)施例旨在使得所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明的實(shí)施例，且應(yīng)理解，可在不背離本發(fā)明的范圍的情況下利用其它實(shí)施例并可做出過程、電及/或結(jié)構(gòu)改變。如本文中所使用，尤其是相對(duì)于圖式中的參考編號(hào)的標(biāo)示符“B”、“L”、“M”、“N”及“P”指示可包含若干個(gè)如此標(biāo)示的特定特征。如本文中所使用，“若干個(gè)”特定事物可指代此些事物中的一或多者(例如，若干個(gè)存儲(chǔ)器裝置可指代一或多個(gè)存儲(chǔ)器裝置)。
[0012]本文中的各圖遵循其中第一個(gè)數(shù)字或前幾個(gè)數(shù)字對(duì)應(yīng)于圖式圖編號(hào)且其余數(shù)字識(shí)別圖式中的元件或組件的編號(hào)慣例。不同圖之間的類似元件或組件可通過使用類似數(shù)字來識(shí)別。舉例來說，在圖1中，106可指代元件“06”，且在圖2中類似元件可指代為206。如將了解，可添加、交換及/或消除本文中的各種實(shí)施例中所展示的元件以便提供本發(fā)明的若干個(gè)額外實(shí)施例。另外，如將了解，各圖中所提供的元件的比例及相對(duì)標(biāo)度打算圖解說明本發(fā)明的某些實(shí)施例且不應(yīng)視為具有限制性意義。
[0013]圖1圖解說明根據(jù)本發(fā)明的若干個(gè)實(shí)施例呈計(jì)算裝置100的形式的設(shè)備的框圖，計(jì)算裝置100包含若干個(gè)處理器102-1、…、102-P、若干個(gè)主存儲(chǔ)器裝置104-1、…、104-M及其之間的接口 106。如本文中所使用，計(jì)算裝置100、處理器102、存儲(chǔ)器裝置104或接口106也可單獨(dú)地視為“設(shè)備”。計(jì)算裝置100可為包含處理器及存儲(chǔ)由所述處理器存取的數(shù)據(jù)的主存儲(chǔ)器的任何電子裝置。計(jì)算裝置100的實(shí)例包含超級(jí)計(jì)算機(jī)、個(gè)人計(jì)算機(jī)、視頻卡、聲卡及移動(dòng)電子裝置，例如膝上型計(jì)算機(jī)、平板計(jì)算機(jī)、智能電話等等。
[0014]處理器102-1、…、102-P可為任何類型的通用處理器。舉例來說，處理器102-1、…、102-P可為基于高速緩沖存儲(chǔ)器的處理器、向量處理器(例如，單指令多數(shù)據(jù)(SH?))、標(biāo)量處理器(例如，單指令單數(shù)據(jù)(SISD)、多指令單數(shù)據(jù)(MISD)、多指令多數(shù)據(jù)(Μπω)處理器)等。在一些實(shí)施例中，處理器102-1、…、102-P不提供對(duì)主存儲(chǔ)器裝置104-1、…、104-M的時(shí)序控制。處理器102-1、…、102-P可經(jīng)配置以在不知曉與請(qǐng)求相關(guān)聯(lián)的讀取時(shí)間(例如，處理器102-1、…、102-P可不控制及/或不知曉何時(shí)將由處理器102-1、…、102-P接收所請(qǐng)求數(shù)據(jù))的情況下經(jīng)由接口 106將所述請(qǐng)求發(fā)送到主存儲(chǔ)器裝置104-1、…、104-M。來自處理器102-1、…、102-P的請(qǐng)求可不具有與其相關(guān)聯(lián)的時(shí)序，從而將何時(shí)對(duì)請(qǐng)求做出響應(yīng)的確定留給主存儲(chǔ)器裝置104-1、…、104-M。
[0015]主存儲(chǔ)器裝置104-1、…、104-M可存儲(chǔ)由處理器102-1、…、102-P操作的數(shù)據(jù)。主存儲(chǔ)器裝置的實(shí)例包含DRAM及HMC以及其它。然而，根據(jù)本發(fā)明的若干個(gè)實(shí)施例，主存儲(chǔ)器裝置104-1、…、104-M可獨(dú)立于處理器102-1、…、102-P而針對(duì)主存儲(chǔ)器裝置104-1、…、104-M與處理器102-1、…、102-P之間的交互而控制其時(shí)序。舉例來說，主存儲(chǔ)器裝置104-1、…、104-M可提供其自身對(duì)行地址選通(RAS)及/或列地址選通(CAS)的時(shí)序控制，以存取主存儲(chǔ)器裝置104-1、…、104-M。此時(shí)序控制的實(shí)例包含隨機(jī)讀取或?qū)懭胙h(huán)時(shí)間、存取時(shí)間等。
[0016]在一些實(shí)施例中，可(例如，通過由程序員所提供的可執(zhí)行指令)提供對(duì)主存儲(chǔ)器裝置104-1、…、104-M內(nèi)的數(shù)據(jù)移動(dòng)操作的可編程控制。此些操作的實(shí)例包含收集/分散操作、基于地址的操作、基于偏移的操作、跨步操作、基于指針的操作等。增強(qiáng)的數(shù)據(jù)移動(dòng)語義可對(duì)程序員揭露(根據(jù)一些先前方法，程序員不具備控制主存儲(chǔ)器204中的數(shù)據(jù)移動(dòng)操作的能力)。此些實(shí)施例可有益于允許編寫通過在將數(shù)據(jù)跨越接口 106傳送到處理器以供進(jìn)一步操作之前在主存儲(chǔ)器裝置104-1、…、104-M內(nèi)移動(dòng)所述數(shù)據(jù)而減少對(duì)接口 106的帶寬的使用的指令。益處可包含減少計(jì)算或此些操作的序列的總等待時(shí)間。本文中描述主存儲(chǔ)器裝置104-1、…、104-M內(nèi)的此些移動(dòng)操作的更特定實(shí)例。舉例來說，主存儲(chǔ)器裝置104-1、…、104-M可存儲(chǔ)數(shù)據(jù)結(jié)構(gòu)且獨(dú)立于來自處理器102-1、…、102-P的指令流而遍歷所述數(shù)據(jù)結(jié)構(gòu)。盡管