一種用于數(shù)據(jù)收發(fā)的自對(duì)準(zhǔn)接口電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種用于數(shù)據(jù)收發(fā)的自對(duì)準(zhǔn)接口電路。
【背景技術(shù)】
[0002]采用延遲鏈及邏輯調(diào)整電路來(lái)調(diào)整數(shù)據(jù)傳輸路徑上時(shí)序的做法，在高速數(shù)據(jù)傳輸接口電路上的應(yīng)用十分普遍，但必須在協(xié)議層及以上各層提供傳輸協(xié)議。而通過(guò)傳感器采集大量數(shù)據(jù)并直接進(jìn)行流處理的應(yīng)用中，往往缺乏傳輸協(xié)議。在這種情況下，傳統(tǒng)調(diào)整電路得不到傳輸協(xié)議的控制，要穩(wěn)定鎖定正確的數(shù)據(jù)傳輸變得非常困難。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是提供一種用于數(shù)據(jù)收發(fā)的自對(duì)準(zhǔn)接口電路，可主動(dòng)或被動(dòng)調(diào)整收發(fā)數(shù)據(jù)窗口和時(shí)鐘沿的相對(duì)位置，使本接口電路在不同工作情況下達(dá)到穩(wěn)定的收發(fā)狀態(tài)。
[0004]為解決上述技術(shù)問(wèn)題，本發(fā)明提供一種用于數(shù)據(jù)收發(fā)的自對(duì)準(zhǔn)接口電路，包括接收調(diào)整電路和發(fā)送調(diào)整電路。其中，接收調(diào)整電路包括第一可配置延遲單元，用于調(diào)整輸入數(shù)據(jù)的時(shí)序的第一數(shù)據(jù)窗口整理模塊，以及用于將不同到達(dá)時(shí)間的同一拍數(shù)據(jù)整理到同樣的時(shí)鐘沿的數(shù)據(jù)周期整理模塊；發(fā)送調(diào)整電路包括第二可配置延遲單元，以及用于調(diào)整輸出數(shù)據(jù)周期保持一致的第二數(shù)據(jù)窗口整理模塊。
[0005]進(jìn)一步地，第一可配置延遲單元包括第一可配置延遲鏈，以及與第二可配置延遲鏈連接的第一配置器；第一數(shù)據(jù)窗口整理模塊包括第一固定延遲鏈，與第一固定延遲鏈連接的第一單周期比較邏輯器，與第一單周期比較邏輯器連接第一與門邏輯控制器，以及分別與第一配置器、第一單周期比較邏輯器和第一與門邏輯控制器連接的第一多周期比較邏輯器；數(shù)據(jù)周期整理模塊包括一存儲(chǔ)器，以及與存儲(chǔ)器連接的第二配置器。
[0006]進(jìn)一步地，第二可配置延遲單元包括第二可配置延遲鏈，以及與第二可配置延遲鏈連接的第三配置器；第二數(shù)據(jù)窗口整理模塊包括依次連接的第二固定延遲鏈、第二單周期比較邏輯器、數(shù)據(jù)顯示器和第二與門邏輯控制器；第二單周期比較邏輯器的輸出端連接有一第二多周期比較邏輯器，第二多周期比較邏輯器的輸出端分別與一第四配置器、第三配置器和第二與門邏輯控制器連接。
[0007]進(jìn)一步地，存儲(chǔ)器為FIFO存儲(chǔ)器。
[0008]本發(fā)明的有益效果為:本發(fā)明采用數(shù)據(jù)和時(shí)鐘沿的相位自動(dòng)對(duì)準(zhǔn)，逐步鎖定的方式，為缺乏傳輸協(xié)議的數(shù)據(jù)直接傳輸通道提供了穩(wěn)定的傳輸保證，并在傳輸狀態(tài)失穩(wěn)后具備再穩(wěn)能力。彌補(bǔ)了普通延遲鏈和傳統(tǒng)調(diào)整電路在這種應(yīng)用中的不足。此外，在具備傳輸協(xié)議的數(shù)據(jù)傳輸中，本發(fā)明也可作為傳統(tǒng)調(diào)整電路的補(bǔ)充模塊，確保數(shù)據(jù)與收發(fā)時(shí)鐘相位匹配，進(jìn)一步提高數(shù)據(jù)傳輸?shù)姆€(wěn)定性。
【附圖說(shuō)明】
[0009]圖1為本發(fā)明最佳實(shí)施例的接收調(diào)整電路的結(jié)構(gòu)示意圖； 圖2為本發(fā)明最佳實(shí)施例的發(fā)送調(diào)整電路的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0010]下面對(duì)本發(fā)明的【具體實(shí)施方式】進(jìn)行描述，以便于本技術(shù)領(lǐng)域的技術(shù)人員理解本發(fā)明，但應(yīng)該清楚，本發(fā)明不限于【具體實(shí)施方式】的范圍，對(duì)本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)講，只要各種變化在所附的權(quán)利要求限定和確定的本發(fā)明的精神和范圍內(nèi)，這些變化是顯而易見(jiàn)的，一切利用本發(fā)明構(gòu)思的發(fā)明創(chuàng)造均在保護(hù)之列。
[0011]—種用于數(shù)據(jù)收發(fā)的自對(duì)準(zhǔn)接口電路，包括接收調(diào)整電路(如圖1)和發(fā)送調(diào)整電路(如圖2)。其中，接收調(diào)整電路包括第一可配置延遲單元，用于調(diào)整輸入數(shù)據(jù)的時(shí)序的第一數(shù)據(jù)窗口整理模塊，以及用于將不同到達(dá)時(shí)間的同一拍數(shù)據(jù)整理到同樣的時(shí)鐘沿的數(shù)據(jù)周期整理模塊；發(fā)送調(diào)整電路包括第二可配置延遲單元，以及用于調(diào)整輸出數(shù)據(jù)周期保持一致的第二數(shù)據(jù)窗口整理模塊。
[0012]根據(jù)本申請(qǐng)的一個(gè)實(shí)施例，上述第一可配置延遲單元包括第一可配置延遲鏈，以及與第二可配置延遲鏈連接的第一配置器；第一數(shù)據(jù)窗口整理模塊包括第一固定延遲鏈，與第一固定延遲鏈連接的第一單周期比較邏輯器，與第一單周期比較邏輯器連接第一與門邏輯控制器，以及分別與第一配置器、第一單周期比較邏輯器和第一與門邏輯控制器連接的第一多周期比較邏輯器；數(shù)據(jù)周期整理模塊包括一存儲(chǔ)器，以及與存儲(chǔ)器連接的第二配置器。
[0013]當(dāng)外部數(shù)據(jù)date_in首先通過(guò)第一可配置延遲鏈進(jìn)入到第一數(shù)據(jù)窗口整理模塊，第一數(shù)據(jù)窗口整理模塊中的第一固定延遲鏈將數(shù)據(jù)進(jìn)行步進(jìn)式延遲，所有的延遲結(jié)果都輸出到第一單周期比較邏輯器進(jìn)行單周期橫向比較，當(dāng)全部結(jié)果相同，輸出有效信號(hào)位到第一多周期比較邏輯器進(jìn)行多周期縱向比較，當(dāng)全部結(jié)果相同，輸出鎖定信號(hào)lock，鎖定第一可配置延遲單元的延遲配置，同時(shí)使能第一數(shù)據(jù)窗口整理模塊的信號(hào)輸出。第一數(shù)據(jù)窗口整理模塊的輸出數(shù)據(jù)(來(lái)自第一單周期比較邏輯器的中點(diǎn)結(jié)果)即為已經(jīng)穩(wěn)定采取的原始數(shù)據(jù) data_in。
[0014]如果輸入的是多路有相關(guān)性的高速數(shù)據(jù)，封裝和板級(jí)走線還會(huì)造成各數(shù)據(jù)沿之間的差異(skew)。當(dāng)差異大小超過(guò)一個(gè)周期，單純依靠數(shù)據(jù)中點(diǎn)鎖定就不能確保最終進(jìn)入內(nèi)部算法的數(shù)據(jù)的正確性。因此我們引入數(shù)據(jù)周期整理模塊。
[0015]FIFO存儲(chǔ)器將正確接收的數(shù)據(jù)逐個(gè)進(jìn)行緩存，形成先進(jìn)先出隊(duì)列，然后再由外部或者后續(xù)算法模塊的反饋值進(jìn)行配置，將不同到達(dá)時(shí)間的同一拍數(shù)據(jù)整理到同樣的時(shí)鐘沿，發(fā)送給內(nèi)部算法模塊。數(shù)據(jù)周期整理模塊的性能在很大程度上取決于配置能力，隊(duì)列的深度則決定可以匹配的周期。
[0016]根據(jù)本申請(qǐng)的一個(gè)實(shí)施例，上述第二可配置延遲單元包括第二可配置延遲鏈，以及與第二可配置延遲鏈連接的第三配置器；第二數(shù)據(jù)窗口整理模塊包括依次連接的第二固定延遲鏈、第二單周期比較邏輯器、數(shù)據(jù)顯示器和第二與門邏輯控制器；第二單周期比較邏輯器的輸出端連接有一第二多周期比較邏輯器，第二多周期比較邏輯器的輸出端分別與一第四配置器、第三配置器和第二與門邏輯控制器連接。
[0017]內(nèi)部數(shù)據(jù)data_out通過(guò)第二可配置延遲鏈進(jìn)入到第二數(shù)據(jù)窗口整理模塊。第二數(shù)據(jù)窗口整理模塊中第二固定延遲鏈將數(shù)據(jù)進(jìn)行步進(jìn)式延遲，所有的延遲結(jié)果都輸出到進(jìn)行單周期橫向比較，當(dāng)全部結(jié)果相同，輸出有效信號(hào)到比較邏輯第二多周期比較邏輯器，同時(shí)將所有的延遲結(jié)果輸出至后續(xù)多路選擇器；第二多周期比較邏輯器進(jìn)行多周期縱向比較，當(dāng)全部結(jié)果相同，輸出鎖定信號(hào)lock，鎖定第二可配置延遲單元的延遲配置和后級(jí)多路選擇器的配置，同時(shí)使能第二數(shù)據(jù)窗口整理模塊的信號(hào)輸出。data_out’即為已經(jīng)穩(wěn)定至輸出時(shí)鐘固定相位點(diǎn)的同步數(shù)據(jù)數(shù)據(jù)。該路數(shù)據(jù)相對(duì)輸出時(shí)鐘的固定相位點(diǎn)由第四配置器決定。
[0018]通過(guò)采用本發(fā)明的調(diào)整電路結(jié)構(gòu)，能夠主動(dòng)或被動(dòng)調(diào)整收發(fā)數(shù)據(jù)窗口和時(shí)鐘沿的相對(duì)位置，使時(shí)鐘沿一直處于數(shù)據(jù)窗口的特定位置，則數(shù)據(jù)到達(dá)寄存器時(shí)一定能被寄存器采集到。一經(jīng)鎖定，在不同工作情況下都能夠達(dá)到穩(wěn)定的收發(fā)狀態(tài)。當(dāng)因?yàn)闇囟然蛘唠妷旱韧饨绛h(huán)境因子發(fā)生變化而導(dǎo)致數(shù)據(jù)窗口移動(dòng)，傳輸失穩(wěn)時(shí)，本調(diào)整電路可以檢測(cè)到失穩(wěn)的狀態(tài)，進(jìn)入自動(dòng)對(duì)準(zhǔn)的程序，再次調(diào)整收發(fā)數(shù)據(jù)窗口和時(shí)鐘沿的相對(duì)位置，直到時(shí)鐘沿達(dá)到數(shù)據(jù)窗口的指定位置，再次鎖定。
[0019]此外，在具備傳輸協(xié)議的數(shù)據(jù)傳輸中，本發(fā)明也可作為傳統(tǒng)調(diào)整電路的補(bǔ)充模塊，確保數(shù)據(jù)與收發(fā)時(shí)鐘相位匹配，進(jìn)一步提高數(shù)據(jù)傳輸穩(wěn)定性。
【主權(quán)項(xiàng)】
1.一種用于數(shù)據(jù)收發(fā)的自對(duì)準(zhǔn)接口電路，包括接收調(diào)整電路和發(fā)送調(diào)整電路，其特征在于， 所述接收調(diào)整電路包括第一可配置延遲單元，用于調(diào)整輸入數(shù)據(jù)的時(shí)序的第一數(shù)據(jù)窗口整理模塊，以及用于將不同到達(dá)時(shí)間的同一拍數(shù)據(jù)整理到同樣的時(shí)鐘沿的數(shù)據(jù)周期整理豐吳塊； 所述發(fā)送調(diào)整電路包括第二可配置延遲單元，以及用于調(diào)整輸出數(shù)據(jù)周期保持一致的第二數(shù)據(jù)窗口整理模塊。2.根據(jù)權(quán)利要求1所述的用于數(shù)據(jù)收發(fā)的自對(duì)準(zhǔn)接口電路，其特征在于，所述第一可配置延遲單元包括第一可配置延遲鏈，以及與所述第二可配置延遲鏈連接的第一配置器；所述第一數(shù)據(jù)窗口整理模塊包括第一固定延遲鏈，與所述第一固定延遲鏈連接的第一單周期比較邏輯器，與所述第一單周期比較邏輯器連接第一與門邏輯控制器，以及分別與所述第一配置器、第一單周期比較邏輯器和第一與門邏輯控制器連接的第一多周期比較邏輯器；所述數(shù)據(jù)周期整理模塊包括一存儲(chǔ)器，以及與所述存儲(chǔ)器連接的第二配置器。3.根據(jù)權(quán)利要求2所述的用于數(shù)據(jù)收發(fā)的自對(duì)準(zhǔn)接口電路，其特征在于，所述第二可配置延遲單元包括第二可配置延遲鏈，以及與所述第二可配置延遲鏈連接的第三配置器；所述第二數(shù)據(jù)窗口整理模塊包括依次連接的第二固定延遲鏈、第二單周期比較邏輯器、數(shù)據(jù)顯示器和第二與門邏輯控制器；所述第二單周期比較邏輯器的輸出端連接有一第二多周期比較邏輯器，所述第二多周期比較邏輯器的輸出端分別與一第四配置器、所述第三配置器和第二與門邏輯控制器連接。4.根據(jù)權(quán)利要求2所述的用于數(shù)據(jù)收發(fā)的自對(duì)準(zhǔn)接口電路，其特征在于，所述存儲(chǔ)器為FIFO存儲(chǔ)器。
【專利摘要】本發(fā)明公開(kāi)了一種用于數(shù)據(jù)收發(fā)的自對(duì)準(zhǔn)接口電路，包括接收調(diào)整電路和發(fā)送調(diào)整電路。其中，接收調(diào)整電路包括第一可配置延遲單元，用于調(diào)整輸入數(shù)據(jù)的時(shí)序的第一數(shù)據(jù)窗口整理模塊，以及用于將不同到達(dá)時(shí)間的同一拍數(shù)據(jù)整理到同樣的時(shí)鐘沿的數(shù)據(jù)周期整理模塊；發(fā)送調(diào)整電路包括第二可配置延遲單元，以及用于調(diào)整輸出數(shù)據(jù)周期保持一致的第二數(shù)據(jù)窗口整理模塊。本發(fā)明采用數(shù)據(jù)和時(shí)鐘沿的相位自動(dòng)對(duì)準(zhǔn)，逐步鎖定的方式，為缺乏傳輸協(xié)議的數(shù)據(jù)直接傳輸通道提供了穩(wěn)定的傳輸保證，并在傳輸狀態(tài)失穩(wěn)后具備再穩(wěn)能力。彌補(bǔ)了普通延遲鏈和傳統(tǒng)調(diào)整電路在這種應(yīng)用中的不足。
【IPC分類】G06F13/40
【公開(kāi)號(hào)】CN105335321
【申請(qǐng)?zhí)枴緾N201510542666
【發(fā)明人】何澤新, 陳俊宇, 王傳根, 房銳
【申請(qǐng)人】成都嘉納海威科技有限責(zé)任公司
【公開(kāi)日】2016年2月17日
【申請(qǐng)日】2015年8月31日