針對(duì)ddr的pcb信號(hào)完整性設(shè)計(jì)方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)及信號(hào)處理領(lǐng)域，具體是一種針對(duì)DDR的PCB信號(hào)完整性設(shè)計(jì)方法。
【背景技術(shù)】
[0002] 目前，比較普遍使用中的孤R2的速度已經(jīng)高達(dá)800Mbps,甚至更高的速度，如 1066Mbps,而孤R3的速度已經(jīng)高達(dá)1600Mbps。對(duì)于如此高的速度，從PCB的設(shè)計(jì)角度來(lái) 講，要做到嚴(yán)格的時(shí)序匹配，W滿足波形的完整性，運(yùn)里有很多的因素需要考慮，所有的運(yùn) 些因素都是會(huì)互相影響的。圖1為DDR2和DDR3所具有的共有技術(shù)要求，表1列出了DDR2 和DDR3所具有的專有技術(shù)要求，從中可W看出，它們之間還是存在一些個(gè)性的，可W被分 類為PCB疊層、阻抗、互聯(lián)拓?fù)?、時(shí)延匹配等。本發(fā)明正是從PCB的疊層和阻抗、互聯(lián)通路拓 撲、時(shí)延的匹配運(yùn)幾個(gè)方面對(duì)DDR的PCB信號(hào)完整性進(jìn)行優(yōu)化設(shè)計(jì)。
[0003] 表1孤R2和孤R3的技術(shù)要求


【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的在于提供一種針對(duì)孤R的PCB信號(hào)完整性設(shè)計(jì)方法，通過(guò)PCB疊層、 阻抗、互聯(lián)拓?fù)?、時(shí)延匹配等方面對(duì)DDR的信號(hào)質(zhì)量影響因素進(jìn)行深入剖析，經(jīng)過(guò)優(yōu)化設(shè) 計(jì)，提高了信號(hào)的余量，增強(qiáng)了其抗干擾能力。
[0005] 為實(shí)現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案： 針對(duì)DDR的PCB信號(hào)完整性設(shè)計(jì)方法，所述孤R包括DDR2和DDR3,從W下幾個(gè)方面對(duì)DDR2和DDR3的PCB信號(hào)完整性進(jìn)行優(yōu)化設(shè)計(jì)： (OPCB的疊層和阻抗 對(duì)于四層基板來(lái)說(shuō)，其所有的信號(hào)線只能走在頂層和地層，中間的兩層，其中一層為地 平面層，而另一層為VDD平面層，Vtt和化ef在VDD平面層布線；對(duì)于六層基板來(lái)說(shuō)，設(shè)計(jì) 拓?fù)浣Y(jié)構(gòu)即可提高PI; 對(duì)于DDR2,阻抗必須是恒定連續(xù)的，單端走線的阻抗匹配電阻50Ohms必須被用到所 有的單端信號(hào)上，且做到阻抗匹配，而對(duì)于差分信號(hào)，100Ohms的終端阻抗匹配電阻必須被 用到所有的差分信號(hào)終端，另外，所有的匹配電阻必須上拉到VTT，且保持50Ohms, 0DT的 設(shè)置也必須保持在50Ohms;對(duì)于孤R3,單端信號(hào)的終端匹配電阻在40Ohms和60Ohms之 間，上拉到VTT的終端匹配電阻在30-70Ohms之間，而差分信號(hào)的阻抗匹配電阻始終在100 Ohms； (2) 互聯(lián)通路拓?fù)?對(duì)于孤R2和孤R3,其中信號(hào)DQ、DM和DQS都是點(diǎn)對(duì)點(diǎn)的互聯(lián)方式，而不需要任何的拓 撲結(jié)構(gòu)，對(duì)于multi-rankDIMMs，通過(guò)0DT的阻抗設(shè)置來(lái)做到阻抗匹配，從而實(shí)現(xiàn)其波形完 整性，而對(duì)于地址線/控制線/命令線和時(shí)鐘信號(hào)，則需要多點(diǎn)互聯(lián)的樹(shù)形拓?fù)浣Y(jié)構(gòu)、菊花 鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)或者Fly-By拓?fù)浣Y(jié)構(gòu)； (3) 時(shí)延的匹配 在做到時(shí)延的匹配時(shí)，采用蛇形走線、帶過(guò)孔的走線或者直走線進(jìn)行布線；在中屯、線長(zhǎng) 度對(duì)等的情況下，蛇形走線的時(shí)延小于比直走線的實(shí)際延時(shí)，而對(duì)于帶有過(guò)孔的走線，其時(shí) 延比直走線的實(shí)際延時(shí)大，因此，需通過(guò)W下兩種方法來(lái)解決：（1)用邸A工具進(jìn)行精確的 時(shí)延匹配計(jì)算，然后控制走線的長(zhǎng)度；（2)在可接受的范圍內(nèi)，減少不匹配度。
[0006] 作為本發(fā)明進(jìn)一步的方案：所述步驟（2)中，對(duì)于四層基板來(lái)說(shuō)，采用帶有最少短 線的菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)。
[0007] 作為本發(fā)明進(jìn)一步的方案：所述步驟（2)中，對(duì)于六層基板來(lái)說(shuō)，采用Fly-By拓?fù)?結(jié)構(gòu)。
[0008] 作為本發(fā)明進(jìn)一步的方案：所述步驟（3)中，對(duì)于蛇形走線來(lái)說(shuō)，時(shí)延的不對(duì)等能 通過(guò)增大并行走線的長(zhǎng)度而降低。
[0009] 作為本發(fā)明進(jìn)一步的方案：所述步驟（3)中，對(duì)于蛇形走線來(lái)說(shuō)，時(shí)延的不對(duì)等還 能采用銀齒線來(lái)取代蛇形走線而降低。
[0010] 作為本發(fā)明進(jìn)一步的方案：所述步驟（3)中，對(duì)于微帶線來(lái)說(shuō)，并行走線大于7倍 的走線到地的距離。
[0011] 作為本發(fā)明進(jìn)一步的方案：所述步驟（3)中，對(duì)于帶有過(guò)孔的走線來(lái)說(shuō)，時(shí)延的不 對(duì)等能通過(guò)增加信號(hào)過(guò)孔的周圍的地過(guò)孔的密度而降低。
[0012] 作為本發(fā)明進(jìn)一步的方案：所述步驟（3)中，對(duì)于帶有過(guò)孔的走線來(lái)說(shuō)，時(shí)延的不 對(duì)等能通過(guò)控制信號(hào)的返回路徑之間的禪合程度而降低。
[0013] 作為本發(fā)明進(jìn)一步的方案：所述步驟（3)中，對(duì)于DDR2和DDR3,在布線時(shí)優(yōu)先考慮 布時(shí)鐘線和數(shù)據(jù)選取線。
[0014] 與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是： 本發(fā)明通過(guò)PCB疊層、阻抗、互聯(lián)拓?fù)?、時(shí)延匹配等方面對(duì)孤R的信號(hào)質(zhì)量影響因素進(jìn) 行深入剖析，經(jīng)過(guò)優(yōu)化設(shè)計(jì)，提高了信號(hào)的余量，增強(qiáng)了其抗干擾能力。
【附圖說(shuō)明】
[0015] 圖1是孤R2和孤R3所具有的共有技術(shù)要求； 圖2是四層PCB的疊層示意圖； 圖3是六層PCB的疊層不意圖； 圖4是帶有2片SDRAM的地址/控制/命令線拓?fù)浣Y(jié)構(gòu)圖； 圖5是帶有4片SDRAM的地址/控制/命令線拓?fù)浣Y(jié)構(gòu)圖； 圖6是蛇形線和過(guò)孔與直走線的對(duì)比示意圖； 圖7是蛇形走線的仿真電路圖； 圖8是蛇形走線的仿真波形圖； 圖9是帶有過(guò)孔互聯(lián)通道的S-參數(shù)示意圖； 圖10是帶有過(guò)孔互聯(lián)通道的S-參數(shù)的發(fā)送和接收波形； 圖11是只有在TOP和BOTTOM層走線的DDR2的仿真波形(地址線和時(shí)鐘線網(wǎng)絡(luò)）； 圖12是只有在TOP和BOTTOM層走線的DDR2的仿真波形(數(shù)據(jù)線和數(shù)據(jù)選取線網(wǎng)絡(luò)）； 圖13是800MbpsDDR2的數(shù)據(jù)信號(hào)仿真眼圖（粗線）和實(shí)測(cè)眼圖（擴(kuò)散線）。
【具體實(shí)施方式】
[0016] 下面將結(jié)合本發(fā)明實(shí)施例，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述， 顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的 實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都 屬于本發(fā)明保護(hù)的范圍。
[0017] 實(shí)施例1 本發(fā)明實(shí)施例中，針對(duì)DDR的PCB信號(hào)完整性設(shè)計(jì)方法，從W下方面對(duì)DDR2-800和DDR3的PCB信號(hào)完整性進(jìn)行優(yōu)化：PCB的疊層和阻抗；互聯(lián)通路拓?fù)?；時(shí)延的匹配。 陽(yáng)〇1引 （OPCB的疊層和阻抗 請(qǐng)參閱圖2、圖3和表2,對(duì)于一塊受PCB層數(shù)約束的基板巧日4層板）來(lái)說(shuō)，其所有的 信號(hào)線只能走在頂層和地層，中間的兩層，其中一層為地平面層，而另一層為VDD平面層， Vtt和化ef在VDD平面層布線。而當(dāng)使用6層來(lái)走線時(shí)，設(shè)id種專用拓?fù)浣Y(jié)構(gòu)變得更加 容易，同時(shí)由于化wer層和地層的間距變小了，從而提高了PI。
[0019] 互聯(lián)通道的另一參數(shù)阻抗，在DDR2的設(shè)計(jì)時(shí)必須是恒定連續(xù)的，單端走線的阻抗 匹配電阻50Ohms必須被用到所有的單端信號(hào)上，且做到阻抗匹配，而對(duì)于差分信號(hào)，100 Ohms的終端阻抗匹配電阻必須被用到所有的差分信號(hào)終端，比如CLOCK和DQS信號(hào)。另外， 所有的匹配電阻必須上拉到VTT，且保持50Ohms, 0DT的設(shè)置也必須保持在50Ohms。
[0020] 在孤R3的設(shè)計(jì)時(shí)，單端信號(hào)的終端匹配電阻在40Ohms和60Ohms之間可選擇 的被設(shè)計(jì)到地址線/控制線/命令線的信號(hào)線上，運(yùn)已經(jīng)被證明有很多的優(yōu)點(diǎn)。而且，上拉 到VTT的終端匹配電阻根據(jù)SI仿真的結(jié)果的走線阻抗，電阻值可能需要做出不同的選擇， 通常其電阻值在30-70Ohms之間。而差分信號(hào)的阻抗匹配電阻始終在100Ohms。
[0021] (2)互聯(lián)通路拓?fù)?請(qǐng)參閱圖4,對(duì)于孤R2和孤R3,其中信號(hào)DQ、DM和DQS都是點(diǎn)對(duì)點(diǎn)的互聯(lián)方式，所W不 需要任何的拓?fù)浣Y(jié)構(gòu)，然而例外的是，在multi-rankDIMMs的設(shè)計(jì)中并不是運(yùn)樣的。
[0022] 表2四層和六層PCB的疊層方式
在點(diǎn)對(duì)點(diǎn)的方式時(shí)，可W很容易的通過(guò)ODT的阻抗設(shè)置來(lái)做到阻抗匹配，從而實(shí)現(xiàn)其 波形完整性。而對(duì)于地址線/控制線/命令線和一些時(shí)鐘信號(hào)，它們都是需要多點(diǎn)互聯(lián)的， 所W需要選擇一個(gè)合適的拓?fù)浣Y(jié)構(gòu)，圖4列出了一些相關(guān)的拓?fù)浣Y(jié)構(gòu)，其中Fly-By拓?fù)浣Y(jié) 構(gòu)是一種特殊的菊花鏈，它不需要很長(zhǎng)的連線，甚至有時(shí)不需要短線。
[0023] 對(duì)于DDR3,運(yùn)些所有的拓?fù)浣Y(jié)構(gòu)都是適用的，然而前提條件是走線要盡可能的短。 Fly-By拓?fù)浣Y(jié)構(gòu)在處理噪聲方面，具有很好的波形完整性，然而在一個(gè)4層板上很難實(shí) 現(xiàn)，需要6層板W上，而菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)在一個(gè)4層板上是容易實(shí)現(xiàn)的。另外，樹(shù)形拓?fù)?結(jié)構(gòu)要求AB的長(zhǎng)度和AC的長(zhǎng)度非常接近設(shè)日?qǐng)D4)?？紤]到波形的完整性，W及盡可能的提 高分支的走線長(zhǎng)度，同時(shí)又要滿足板層的約束要求，在基于4層板的DDR3設(shè)計(jì)中，最合理的 拓?fù)浣Y(jié)構(gòu)就是帶有最少短線的菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)。
[0024]對(duì)于DDR2-800,運(yùn)所有的拓?fù)浣Y(jié)構(gòu)都適用，只是有少許的差別。然而，菊花鏈?zhǔn)酵?撲結(jié)構(gòu)被證明在SI方面是具有優(yōu)勢(shì)的。
[00巧]請(qǐng)參閱圖5,對(duì)于超過(guò)兩片的SDRAM，通常，是根據(jù)器件的擺放方式不同而選擇相 應(yīng)的拓?fù)浣Y(jié)構(gòu)。圖中顯示了不同擺放方式而特殊設(shè)計(jì)的拓?fù)浣Y(jié)構(gòu)，在運(yùn)些拓?fù)浣Y(jié)構(gòu)中，只有 A和D是最適合4層板的PCB設(shè)計(jì)。然而，對(duì)于孤R2-800,所列的運(yùn)些拓?fù)浣Y(jié)構(gòu)都能滿足其 波形的完整性，而在DDR3的設(shè)計(jì)中，特別是在1600Mbps時(shí)，則只有D是滿足設(shè)計(jì)的。 陽(yáng)0%] (3)時(shí)延的匹配 請(qǐng)參閱圖6,在做到時(shí)延的匹配時(shí)，往往會(huì)在布線時(shí)采用蛇形走線，另外，在布線時(shí)難免 會(huì)有切換板