一種基于fpga+多核dsp的pd雷達信號處理系統(tǒng)及其并行實現(xiàn)方法
【技術領域】
[0001] 本發(fā)明為一種基于FPGA+多核DSP的ro雷達信號處理系統(tǒng)及其并行實現(xiàn)方法，它 是基于FPGA+多核DSP的硬件平臺，實現(xiàn)多核DSP的雷達信號處理，屬于數(shù)字信號處理領 域。
【背景技術】
[0002] 多普勒雷達是指利用多普勒效應對目標的信息進行提取和處理的雷達。如果雷達 發(fā)射的是脈沖調制的射頻信號，即稱之為脈沖多普勒雷達，簡稱ro雷達。為了得到大時寬 帶寬積信號，提高雷達速度和距離的分辨率，雷達通常發(fā)射線性調頻信號，基于線性調頻的 ro雷達結合脈沖多普勒和脈沖壓縮的特點。在信號處理時還采用了相參積累提高檢測的信 噪比，工程實現(xiàn)時常用對同一個距離門的數(shù)據(jù)進行FFT的方法實現(xiàn)多普勒濾波器組濾波的 方法，輸出信號經(jīng)過求模后到恒虛警率檢測（CFAR)系統(tǒng)中，根據(jù)檢測單元是否超過門限來 判斷距離門內是否存在目標。雷達通過提高目標的信噪比、信雜比來對目標進行檢測。
[0003] 在對雷達信號進行檢測處理的過程中，主要分為脈沖壓縮、相參積累、恒虛警率 (CFAR)檢測等模塊，雖然對提高目標信號檢測有顯著幫助，但是也同時增加了處理的運算 量，如計算大數(shù)點的FFT等，對處理器的實時計算要求大大提升。此外，新雷達技術的提出 和應用使雷達的功能越來越強大，但同時對雷達信號處理器提出了更高要求。
[0004] 隨著半導體技術和存儲技術的快速發(fā)展，超高速集成電路（VHSIC)和超大規(guī)模集 成電路（VLSI)技術得到了大幅度提高，TI公司推出了多核DSP芯片，提出了新型的處理器 架構，運算性能大幅度提升，這使得快速實現(xiàn)各種算法成為可能。
[0005] 針對上面提到的處理器性能提升的需求，本發(fā)明人設計了一種基于FPGA+多核 DSP的雷達信號處理系統(tǒng)，該系統(tǒng)采用FPGA+多核DSP架構，外圍除了 FPGA，DSP工作所 需的最小系統(tǒng)電路外，還有兩個網(wǎng)口芯片，雷達信號處理在FPGA和多核DSP中編程實現(xiàn)，能 夠滿足復雜雷達信號處理的實時性需求。

【發(fā)明內容】

[0006] 1、目的：本發(fā)明的目的在于提供一種基于FPGA+多核DSP的雷達信號處理系統(tǒng) 及其并行實現(xiàn)方法，其目的在于通過硬件語言、C語言編程和多核DSP程序設計實現(xiàn)ro雷 達信號處理系統(tǒng)。
[0007] 2、技術方案：本發(fā)明的目的通過以下技術方案來實現(xiàn)。
[0008] (1)本發(fā)明一種基于FPGA+多核DSP的ro雷達信號處理系統(tǒng)，它包括FPGA核心芯 片及其外圍最小系統(tǒng)電路、DSP芯片及其外圍最小系統(tǒng)電路、千兆網(wǎng)絡接口芯片、電源芯片 和電平轉換芯片。其系統(tǒng)結構如圖1所示，它們之間的位置連接關系及信號走向是：FPGA核 心芯片接收數(shù)據(jù)采集芯片采集到的雷達直波和回波信號，進行下變頻處理后存在內存中， 接收完一幀的數(shù)據(jù)之后通過FPGA核心芯片與DSP芯片之間的SRIO接口將數(shù)據(jù)傳輸?shù)紻SP 芯片中的DDR3,然后DSP芯片進行脈沖壓縮、相參積累和恒虛警率（CFAR)檢測，得到目標點 的信息，最后通過網(wǎng)口將目標信息上傳到上位機。
[0009] 該FPGA核心芯片選擇XC6VSX315T，屬于Xilinx公司的Virtex-6系列，采用第三 代Xilinx ASMBL架構的40nm制造工藝，具有高效雙寄存器6輸入LUT (查找表）邏輯，具 有豐富的IO資源，大量的片內存儲器資源，支持DDR3。與前一代產(chǎn)品相比功耗降低50%， 成本降低20%。此外，該芯片具有強大的信號處理能力并具有基于低功耗GTX6. 5Gbps收發(fā) 器的串行連接能力，保證FPGA核心芯片與DSP芯片之間的高速串行傳輸。FPGA核心芯片在 接收到數(shù)據(jù)采集芯片采樣得到的數(shù)據(jù)之后，經(jīng)過數(shù)字下變頻后將數(shù)據(jù)存在內存中，得到一 幀的數(shù)據(jù)之后通過SRIO傳輸?shù)紻SP芯片中。
[0010] 該FPGA核心芯片外圍最小系統(tǒng)電路，包括時鐘源和程序加載FLASH，它們負責輔 助FPGA核心芯片完成處理功能。時鐘源為FPGA核心芯片提供時鐘信號；由于FPGA核心芯 片中程序斷電自動被清除，所以必須將程序代碼固化到一個程序加載FLASH中，每次上電 后，F(xiàn)LASH中的程序自動加載到FPGA核心芯片中以使其正常工作。時鐘源提供FPGA核心 芯片工作的系統(tǒng)時鐘，晶體振蕩器產(chǎn)生所需要的頻率直接傳送給FPGA核心芯片。
[0011] 該DSP芯片采用TI推出的TMS320C6678多核處理芯片。該芯片采用一種改進的哈 佛總線結構：一套256位的程序總線，兩套64位數(shù)據(jù)總線和一套32位DMA專用總線。處 理單元采用高性能、先進的超長指令字結構，每時鐘周期可并行執(zhí)行8條32bit的指令。采 用8個運算速度高達I. 25GHz的DSP內核構建，在單個芯片上實現(xiàn)了 320GMAC與160GFL0P 定點及浮點性能。單核除了可配置為CACHE的32KB的LlP和L1D，還包括512KB可配置為 RAM或者CACHE的的LL2SRAM，另外還有4MB的多核共享內存，可以當做共享的L2SRAM或者 共享L3SRAM使用，內置DDR3控制器，可尋址33bit地址及8GB存儲空間。TMS320C6678芯 片提供了豐富的外圍接口，其中根據(jù)任務需求，信號處理組合主要用到串行RapidI0、PCIE、 Hyperlink、DDR3等接口。在本發(fā)明中利用SRIO接收到FPGA核心芯片傳輸?shù)降囊粠走_ 脈沖串信號，進行多核任務的設計和分配，編排脈沖壓縮、相參積累和CFAR檢測的多核并 行實現(xiàn)過程，最后得到目標點的信息，通過網(wǎng)口上傳到上位機，實現(xiàn)計算過程的性能提升。
[0012] 該DSP芯片最小系統(tǒng)外圍電路，包括時鐘源，程序加載FLASH，外部DDR3存儲器，它 們負責輔助DSP芯片完成處理功能。由于DSP芯片程序斷電后自動被清除，所以必須將程 序代碼固化到一個程序加載FLASH中，每次上電后，F(xiàn)LASH中的程序自動加載到DSP芯片中 以使其正常工作。由于DSP芯片需要暫存和處理大量數(shù)據(jù)，所以必須在其外部擴展存儲空 間。DSP芯片外掛四片DDR3存儲器，將原始數(shù)據(jù)和中間處理的緩沖結果等數(shù)據(jù)存儲其中。 時鐘源提供DSP芯片工作的系統(tǒng)時鐘，晶體振蕩器產(chǎn)生所需要的頻率直接傳送給DSP芯片。
[0013] 該千兆網(wǎng)絡接口芯片選擇Marvell公司的88E1111以太網(wǎng)物理層芯片，在DSP芯 片的EMC模塊的控制下，與上位機以千兆以太網(wǎng)絡形式傳輸原始信息數(shù)據(jù)。
[0014] 該電源芯片提供整個系統(tǒng)工作所需的電壓。外界給系統(tǒng)輸入+5V的隔離電壓， 通過電源芯片將 +5V 電壓轉成 +3. 3V、+2. 5V、+1. 8V、+1. 5V、+1. 2V、+1. 0V、+0· 75V、CMGT_ AVTT、CMGT_AVCC，來分別提供給 FPGA 核心芯片（+3. 3V、+2. 5V、+1. 8V、+1. 0V)、程序加載 FLASH(+3. 3V、+1. 8V)、DSP 芯片（+3. 3V、+1. 8V、+1. 0V)、DDR3 模塊（+1. 5V、+0· 75V)、千兆 網(wǎng)絡接口芯片（+3. 3V、+1. 2V)、時鐘提供源（+3. 3V)，其中CMGT_AVTT和CMGT_AVCC分別為 FPGA核心芯片高速接口提供+1. 2V和+1. OV電壓。
[0015] 該電平轉換芯片是采用的是TI公司推出的SN74ALVC164245芯片。該芯片支持 +2. 5V到+3. 3V、+3. 3V到+5V的電平轉換。
[0016] (2)本發(fā)明是一種基于FPGA+多核DSP的雷達信號處理系統(tǒng)及其并行實現(xiàn)方 法，其構建過程概述如下：在FPGA核心芯片中接收數(shù)據(jù)采集得到的中頻數(shù)據(jù)，進行數(shù)字下 變頻后得到基帶信號數(shù)據(jù)，并將數(shù)據(jù)送入片內RAM進行緩存；當?shù)玫揭粠}沖串數(shù)據(jù)之后， 通過FPGA和DSP的高速串口 SRIO進行數(shù)據(jù)的傳輸；DSP芯片得到一幀下變頻后的基帶信 號，存放在DDR3中，設計多核并行實現(xiàn)一幀數(shù)據(jù)的脈沖壓縮算法處理；將脈沖壓縮后的數(shù) 據(jù)存放在DDR3的緩存中，然后設計多核實現(xiàn)并行的相參積累算法處理和CFAR檢測處理，得 到目標點的信息；最后通過網(wǎng)口將目標點信息傳送到上位機。
[0017] 綜上所述，本發(fā)明一種基于FPGA+多核DSP的雷達信號處理系統(tǒng)及其并行實現(xiàn) 方法，該方法具體步驟如下：
[0018] 步驟一：在FPGA核心芯片中對中頻信號進行數(shù)字下變頻
[0019] 該步驟由FPGA核心芯片中數(shù)字下變頻模塊完成，數(shù)字下變頻模塊由數(shù)據(jù)采集、模 二抽取邏輯、延時校正濾波器、雙口 RAM模塊組成。數(shù)字下變頻模塊采用多相濾波結構，經(jīng) 過二倍奇偶抽取，延時校正后將中頻采樣數(shù)據(jù)下變頻得到基帶復數(shù)據(jù)。數(shù)據(jù)采集模塊將數(shù) 據(jù)采集芯片采樣后得到的數(shù)據(jù)作為單端輸入。模二抽取邏輯將輸入數(shù)據(jù)抽取成I、Q兩路數(shù) 據(jù)，在每個時鐘的上升沿將標志位取反，當標志位為1時將數(shù)據(jù)取負。延時校正濾波由12階 FIR濾波器實現(xiàn)，系數(shù)由Matlab生成；濾波后取I、Q兩路高16位拼接成32位基帶數(shù)據(jù)。
[0020] 步驟二：在FPGA核心芯片中緩存數(shù)據(jù)，并配置SRIO準備傳輸數(shù)據(jù)
[0021] FPGA核心芯片與DSP芯片之間采用x4的SRIO互連，單通道速率為5Gbps，考慮到 8b/10b編碼，有效帶寬高達2Gbps。其結構圖如圖3所示，本發(fā)明利用了 Xilinx提供的串 行Rapid IO IP核，并設計了本地端和遠端。包括本地數(shù)據(jù)處理、遠端數(shù)據(jù)處理和IP核。本 地數(shù)據(jù)處理負責發(fā)送本地的數(shù)據(jù)請求包并接收遠端發(fā)出的對本地數(shù)據(jù)響應包。遠端數(shù)據(jù)處 理負責接收來自遠端的數(shù)據(jù)包。IP核的主要功能是打包和解包，初始化以及協(xié)議實現(xiàn)。
[0022] 當本地發(fā)送數(shù)據(jù)給遠端時，把數(shù)據(jù)寫入發(fā)送緩存，并在寫完后給發(fā)送控制器啟動 信號。本地數(shù)據(jù)處理端根據(jù)設置好的SRIO包頭信息，包括包類型、包大小、包數(shù)目、發(fā)送地 址、對方ID等來控制產(chǎn)生請求模塊從發(fā)送緩存中產(chǎn)生包。這些包經(jīng)過IP核的處理傳輸給 遠端。當遠端獲取數(shù)據(jù)包并發(fā)送響應包給本地時，IP核將接收到的串行比特流解出SRIO包 并傳遞給本地數(shù)據(jù)響應處理模塊。遠端數(shù)據(jù)處理控制遠端數(shù)據(jù)請求處理模塊將包內的數(shù)據(jù) 寫入接收緩存，并在寫完后發(fā)送完成信號給需要數(shù)據(jù)的模塊，需要數(shù)據(jù)的模塊可以從接收 緩存讀出數(shù)據(jù)。
[0023] 步驟三：在DSP芯片中配置SRIO寄存器接收數(shù)據(jù)并存放在DDR3中
[0024] DSP芯片端的SRIO模塊圖如圖4所示，SRIO模塊中本地器件為DSP芯片，遠端器件 指的是FPGA核心芯片。DSP芯片中的SRIO模塊主要由載入/載出模塊和物理層組成。載 入/載出模塊在CPU/EDMA的控制下向DDR3存儲器發(fā)送VBUSM請求、接受VBUSM響應。在 載入/載出模塊內，MMR命令寄存器控制發(fā)送緩存和接收緩存，并與物理層的FIFO相連。
[0025] 在DSP芯片中，通常調用CSL (片上支持庫）函數(shù)實現(xiàn)SRIO的配置，包括使能、初 始化、打開和建立通信等函數(shù)。SRIO的實現(xiàn)可分為4步：地址映射；配置ID、SRIO端口、中 斷向量；配置寄存器，包括傳輸模式和速率的配置；等待鏈接。在鏈接之后，DSP芯片能夠接 收和發(fā)送SRIO包。DSP芯片和FPGA核心芯片之間需要知道對方的目的ID和起始地址才能 正確傳輸數(shù)據(jù)。在數(shù)據(jù)傳輸時選擇DirectIO方式，只需要TX和RX雙方的地址映射關系就 可實現(xiàn)傳輸。
[0026] 步驟四：在DSP芯片中實現(xiàn)多核處理脈沖壓縮算法
[0027] 該步驟在DSP芯片中完成，需要設計一套多核任務并行實現(xiàn)算法來進行脈沖壓縮 算法的數(shù)據(jù)處理。雷達信號處理的流程如圖5所示，脈沖壓縮是以脈沖為單位進行計算，而 相參積累和CFAR檢測是根據(jù)脈沖串的距離切片位單位進行計算的，只有脈沖串全部完成 脈沖壓縮之后，才能進行相參積累和CFAR檢測，所以總體上將流程分成兩次任務，一次完 成所有脈沖的脈沖壓縮計算，一次是相參積累和CFAR檢測。由于脈沖壓縮計算時脈沖之間 數(shù)據(jù)關聯(lián)小，相參積累和CFAR檢測計算之間的數(shù)據(jù)關聯(lián)小，所以多核實現(xiàn)采用主從模式實 現(xiàn)，一核負責任務的調