主板的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種主板，尤指一種具有信號切換電路的主板。
【背景技術(shù)】
[0002] 為了方便調(diào)試代碼，各半導(dǎo)體廠商在設(shè)計的時候一般都會加一個被稱之為JTAG 的接口。Intel處理器早期并沒有支持JTAG，比如286,386,486EX等，從Pentium開始， Intel處理器也開始加入JTAG的支持，這個JTAG接口被命名為ITP(InTargetProbe)，是 一個25針雙列直插的接口，后來由于PCB布局空間的限制，又分別定義了比較節(jié)省空間的 ITP700FleX接口，信號定義都一樣但是用了更小的連接器封裝。從IntelCoreCPU開始， 隨著調(diào)試復(fù)雜度的增強，在ITP的基礎(chǔ)上，Intel定義了一個新的調(diào)試接口叫XDP(extend DebugPort)，標(biāo)準(zhǔn)封裝模式為60引腳。為了更方便調(diào)試人員調(diào)試代碼，主板上通常有兩個 XDP連接器，分別連接至CPU及芯片組，然而，XDP連接器引腳多，尺寸較大，如果主板上裝設(shè) 兩個XDP連接器，既浪費空間，又不利于節(jié)省成本。

【發(fā)明內(nèi)容】

[0003] 鑒于以上內(nèi)容，有必要提供一種主板，該主板的CPU及芯片組能通過信號切換電 路共用一個連接器。
[0004] -種主板，包括一CPU、一芯片組、一連接器及一信號切換電路，所述信號切換電路 包括一控制信號輸出模組、一與所述CPU相連的第一開關(guān)模組及一與所述芯片組相連的第 二開關(guān)模組，所述連接器包括與所述第一開關(guān)模組及第二開關(guān)模組相連的引腳，所述控制 信號輸出模組輸出信號控制所述第一開關(guān)模組或第二開關(guān)模組的導(dǎo)通或斷開狀態(tài)，所述第 一開關(guān)模組導(dǎo)通時，所述第二開關(guān)模組斷開，所述連接器的引腳通過所述第一開關(guān)模組連 接至所述CPU;所述第二開關(guān)模組導(dǎo)通時，所述第一開關(guān)模組斷開，所述連接器的引腳通過 所述第二開關(guān)模組連接至所述芯片組。
[0005] 在一實施方式中，所述控制信號輸出模組包括一第一芯片，所述第一芯片包括一 輸入端、一與所述第一開關(guān)模組相連的第一輸出端及一與所述芯片組相連的第二輸出端， 所述輸入端的信號為第一信號時，所述第一輸出端輸出信號使所述第一開關(guān)模組斷開，所 述第二輸出端輸出信號使所述第二開關(guān)模組導(dǎo)通；所述輸入端的信號為第二信號時，所述 第一輸出端輸出信號使所述第一開關(guān)模組導(dǎo)通，所述第二輸出端輸出信號使所述第二開關(guān) 模組斷開。
[0006] 在一實施方式中，所述第一信號及第二信號的電平高低相反，所述第一芯片的輸 入端接有一跳帽，所述跳帽用于切換所述第一信號及第二信號。
[0007] 在一實施方式中，所述第一芯片的輸入端與一南橋芯片的GPI0接口相連，所述 GPI0接口輸出所述第一信號或第二信號至所述第一芯片的輸入端。
[0008] 在一實施方式中，所述第一芯片集成有兩個場效應(yīng)管并包括第一引腳、第二引腳、 第三引腳、第四引腳、第五引腳及第六引腳，該兩場效應(yīng)管其中之一的源極、柵極及漏極分 別與所述第一引腳、第二引腳及第六引腳相連；該兩場效應(yīng)管其中之另一的漏極、源極及柵 極分別與所述第三引腳、第四引腳及第五引腳相連。
[0009] 在一實施方式中，所述第五引腳與所述第一芯片的輸入端相連，所述第三引腳與 所述第一芯片的第一輸出端相連，所述第六引腳與所述第一芯片的第二輸出端相連；所述 第一輸出端及第二輸出端輸出的信號電平高低相反。
[0010] 在一實施方式中，所述第一開關(guān)模組包括一第二芯片，所述第二芯片集成有兩個 場效應(yīng)管并包括第一引腳、第二引腳、第三引腳、第四引腳、第五引腳及第六引腳，該兩場效 應(yīng)管其中之一的源極、柵極及漏極分別與所述第一引腳、第二引腳及第六引腳相連；該兩場 效應(yīng)管其中之另一的漏極、源極及柵極分別與所述第三引腳、第四引腳及第五引腳相連；所 述第三引腳與所述CPU相連，所述第六引腳與所述連接器相連，所述第五引腳與所述第一 芯片的第一輸出端相連。
[0011] 在一實施方式中，所述第二開關(guān)模組包括一第三芯片，所述第三芯片集成有兩個 場效應(yīng)管并包括第一引腳、第二引腳、第三引腳、第四引腳、第五引腳及第六引腳，該兩場效 應(yīng)管其中之一的源極、柵極及漏極分別與所述第一引腳、第二引腳及第六引腳相連；該兩場 效應(yīng)管其中之另一的漏極、源極及柵極分別與所述第三引腳、第四引腳及第五引腳相連；所 述第三引腳與所述芯片組相連，所述第六引腳與所述連接器相連，所述第五引腳與所述第 一芯片的第二輸出端相連。
[0012] 在一實施方式中，所述連接器為一XDP連接器，所述XDP連接器包括與所述CPU及 芯片組直接相連的引腳及通過所述信號切換電路與所述CPU或芯片組相連的引腳。
[0013] 與現(xiàn)有技術(shù)相比，上述主板利用其信號切換電路，使主板上的CPU及芯片組能共 用一個連接器，連接器的數(shù)量減少，節(jié)省連接器占用的空間及成本。
【附圖說明】
[0014] 圖1是本發(fā)明主板一實施方式的組成模塊圖。
[0015] 圖2是圖1中信號切換電路的控制信號輸出模組一實施方式的電路圖。
[0016] 圖3是圖1中信號切換電路的第一開關(guān)模組的電路圖。
[0017] 圖4是圖1中信號切換電路的第二開關(guān)模組的電路圖。
[0018] 圖5是圖1中信號切換電路的控制信號輸出模組另一實施方式的電路圖。
[0019] 圖6是圖1中信號切換電路的第三開關(guān)模組的電路圖。
[0020] 圖7是圖1中信號切換電路的第四開關(guān)模組的電路圖。
[0021] 主要元件符號說明

如下【具體實施方式】將結(jié)合上述附圖進一步說明本發(fā)明。
【具體實施方式】
[0022] 請參閱圖1，在一實施方式中，一主板包括一CPU10、一XDP連接器20、一芯片組 30及一信號切換電路40。所述XDP連接器20包括多個引腳(如60個引腳)，其中一些引 腳能直接連接至所述CPU10及芯片組30,這些引腳的信號能共用至所述CPU10及芯片組 30 ;XDP連接器20的另一些引腳通過所述信號切換電路40連接至所述CPU10及芯片組30， 為CPU10或芯片組30提供不能共用的信號。所述信號切換電路40包括一控制信號輸出 模組50、一第一開關(guān)模組60及一第二開關(guān)模組70。
[0023] 請參閱圖2,所述控制信號輸出模組50包括一第一芯片QV32,所述第一芯片QV32 集成有兩個NM0S管并包括第一引腳、第二引腳、第三引腳、第四引腳、第五引腳及第六引 腳，該兩場效應(yīng)管其中之一的源極、柵極及漏極分別與所述第一引腳、第二引腳及第六引腳 相連；該兩場效應(yīng)管其中之另一的漏極、源極及柵極分別與所述第三引腳、第四引腳及第五 引腳相連。第一芯片QV32的第一及第四引腳接地，第一芯片QV32的第二引腳與第三引腳 相連，第一芯片QV32的第三引腳通過電阻R1連接至一 +12V的直流電源，第一芯片QV32的 第五引腳通過電阻R4連接至一節(jié)點A，一電阻R3的一端接有+5V的直流電源，電阻R3的另 一端與所述節(jié)點A相連。第一芯片QV32的第六引腳通過電阻R2連接至+12V的直流電源。
[0024] 在一實施方式中，所述節(jié)點A連接至一跳帽J1 (見圖2)，所述跳帽J1包括兩個引 腳，其中一個引腳與所述節(jié)點A相連，另一節(jié)點接地。當(dāng)跳帽J1的兩個引腳斷開時，節(jié)點A 輸入高電平的信號至第一芯片QV32的第五引腳；當(dāng)跳帽J1的兩個引腳短接時，節(jié)點A輸出 低電平的信號至第一芯片QV32的第五引腳。
[0025] 請參閱圖5,在另一實施方式中，所述節(jié)點A連接至一南橋芯片US1D的GPI032引 腳，南橋芯片US1D的GPI032引腳能按軟件的設(shè)置自動輸出高或低電平的信號至第一芯片 QV32的第五引腳。
[0026] 請參閱圖3,所述第一開關(guān)模組60包括一第二芯片QV35,所述第二芯片QV35集成 有兩個NM0S管并包括第一引腳、第二引腳、第三引腳、第四引腳、第五引腳及第六引腳，該 兩場效應(yīng)管其中之一的源極、柵極及漏極分別與所述第一引腳、第二引腳及第六引腳相連； 該兩場效應(yīng)管其中之另一的漏極、源極及柵極分別與所述第三引腳、第四引腳及第五引腳 相連。第二芯片QV35的第一及第四引腳相連，第二芯片QV35的第二引腳與第五引腳共同連 接至所述第一芯片QV32的第三引腳，第一芯片QV32的第三引腳能輸出第一輸出信號（P9_ INV)至所述第一開關(guān)模組60 ;第二芯片QV35的第三引腳連接至CPU10的引腳CFG[0];第 二芯片QV35的第六引腳連接至XDP連接器20的引腳0BSDATA_A0。
[0027] 請參閱圖4,所述第二開關(guān)模組70包括一第三芯片QV38,所述第三芯片Q