功率預(yù)算的動(dòng)態(tài)分配。
[0061] 仍參考圖6,第一處理器570還包括存儲(chǔ)器控制器中樞（MCH) 572和點(diǎn)對(duì)點(diǎn)（P-P) 接口 576和578。類似地，第二處理器580包括MCH 582和P-P接口 586和588。如圖6所 示，MCH 572和582將處理器耦合到相應(yīng)的存儲(chǔ)器，即，存儲(chǔ)器532和存儲(chǔ)器534,它們可以 是本地連接到相應(yīng)的處理器的系統(tǒng)存儲(chǔ)器（例如，DRAM)的一部分。第一處理器570和第二 處理器580可分別經(jīng)由P-P互連552和554耦合至芯片組590。如圖6中所示，芯片組590 包括P-P接口 594和598。
[0062] 此外，芯片組590包括用于通過(guò)P-P互連539將芯片組590與高性能圖形引擎538 進(jìn)行耦合的接口 592。芯片集590又可以通過(guò)接口 596耦合到第一總線516。如圖6所示， 各種輸入/輸出（I/O)設(shè)備514以及總線橋接器518可以耦合到第一總線516,總線橋接 器518將第一總線516親合到第二總線520。在一個(gè)實(shí)施例中，各種設(shè)備可親合到第二總 線520,包括例如鍵盤/鼠標(biāo)522、通信設(shè)備526以及數(shù)據(jù)存儲(chǔ)單元528,如可包括代碼530 的盤驅(qū)動(dòng)程序或其他大容量存儲(chǔ)設(shè)備。進(jìn)一步地，音頻I/O 524可以耦合到第二總線520。 各實(shí)施例可以被合并到其他類型的系統(tǒng)中，包括諸如智能蜂窩電話、Ultrabook?、平板計(jì)算 機(jī)、上網(wǎng)本等等之類的移動(dòng)設(shè)備。
[0063] 實(shí)施例可以代碼的形式實(shí)現(xiàn)，而且可存儲(chǔ)在其上存儲(chǔ)有可用于對(duì)系統(tǒng)編程以執(zhí)行 這些指令的非臨時(shí)存儲(chǔ)介質(zhì)上。存儲(chǔ)介質(zhì)可包括但不限于：包括軟盤、光盤、固態(tài)驅(qū)動(dòng)程序 (SSD)、壓縮盤只讀存儲(chǔ)器（⑶-ROM)、可重寫壓縮盤（⑶-RW)以及磁光盤的任何類型的磁 盤；諸如只讀存儲(chǔ)器（ROM)、諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM)、靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM) 之類的隨機(jī)存取存儲(chǔ)器（RAM)、可擦寫可編程只讀存儲(chǔ)器（EPROM)、閃存、電可擦寫可編程 只讀存儲(chǔ)器（EEPR0M)之類的半導(dǎo)體器件；磁卡或光卡，或適合于存儲(chǔ)電子指令的任何其他 類型的介質(zhì)。
[0064] 盡管是參考數(shù)量有限的實(shí)施例來(lái)描述本發(fā)明的，但是，那些精通本技術(shù)的人將從 其中理解很多修改和變體。所附權(quán)利要求旨在覆蓋落入本發(fā)明的真實(shí)精神和范圍中的所有 這些修改和變化。
【主權(quán)項(xiàng)】
1. 一種處理器，包括： 具有第一計(jì)算引擎的第一域； 具有第二計(jì)算引擎的第二域，所述第一和第二計(jì)算引擎是不對(duì)稱的，所述第一和第二 域中的每一個(gè)都在獨(dú)立電壓和頻率下操作； 第一裝置，用于至少部分地基于所述第二域的繁忙度，更新用于控制所述第一和第二 域之間的功率的動(dòng)態(tài)分配的功率偏置值；W及 第二裝置，用于至少部分地基于所述功率偏置值，動(dòng)態(tài)地在所述第一和第二域之間分 配所述多域處理器的功率預(yù)算的至少一部分。
2. 如權(quán)利要求1所述的處理器，其特征在于，所述第二域是消費(fèi)者域，而所述第一域是 生產(chǎn)者域，所述第一計(jì)算引擎是核，而所述第二計(jì)算引擎是圖形引擎。
3. 如權(quán)利要求1所述的處理器，其特征在于，所述第一裝置包括第一域計(jì)數(shù)器和第二 域計(jì)數(shù)器，其中所述第一裝置將基于所述第一域的頻率是否基本上在所述第一域的目標(biāo)頻 率的周圍，更新所述第一和第二域計(jì)數(shù)器中的一個(gè)。
4. 如權(quán)利要求3所述的處理器，其特征在于，所述第一裝置用于基于所述第二域的繁 忙度，確定所述目標(biāo)頻率。
5. 如權(quán)利要求4所述的處理器，其特征在于，所述第一裝置用于進(jìn)一步基于禪合所述 第一和第二域的互連域的繁忙度，確定所述目標(biāo)頻率。
6. 如權(quán)利要求3所述的處理器，其特征在于，當(dāng)所述第一域的所述頻率在所述目標(biāo)頻 率的闊值內(nèi)時(shí)，所述第一裝置用于更新所述第二域計(jì)數(shù)器，當(dāng)所述第一域頻率不在所述目 標(biāo)頻率的所述闊值內(nèi)時(shí)，用于更新所述第一域計(jì)數(shù)器。
7. 如權(quán)利要求6所述的處理器，其特征在于，如果自從對(duì)所述功率偏置值的最后一次 更新W來(lái)過(guò)去了闊值時(shí)間段，所述第一裝置用于將所述第二域計(jì)數(shù)器與第二闊值進(jìn)行比 較。
8. 如權(quán)利要求7所述的處理器，其特征在于，當(dāng)所述第二域計(jì)數(shù)器大于所述第二闊值 時(shí)，所述第一裝置用于調(diào)整所述功率偏置值，W有利于所述第二域。
9. 一種系統(tǒng)，包括： 多核處理器，所述多核處理器具有包括多個(gè)核的第一域、包括至少一個(gè)圖形引擎的第 二域、W及包括系統(tǒng)代理電路的第=域，所述第=域在固定功率預(yù)算下操作，并包括控制功 率向所述第一和第二域的遞送的功率控制器，W及用于動(dòng)態(tài)地確定功率偏置值W指出在所 述第一和第二域之間的所述功率輸送的偏置并將所述功率偏置值傳遞到所述功率控制器 的功率偏置裝置；W及 禪合到所述多核處理器的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器值RAM)。
10. 如權(quán)利要求9所述的系統(tǒng)，其特征在于，所述功率偏置裝置用于響應(yīng)于所述第二域 的繁忙度和禪合所述第一和第二域的互連域的繁忙度，確定所述功率偏置值。
11. 如權(quán)利要求10所述的系統(tǒng)，其特征在于，所述功率偏置裝置用于基于所述互連域 繁忙度和所述第二域繁忙度，設(shè)置所述第一域的目標(biāo)頻率。
12. 如權(quán)利要求11所述的系統(tǒng)，其特征在于，所述功率偏置裝置用于將所述目標(biāo)頻率 傳遞到所述功率控制器，所述功率控制器將所述目標(biāo)頻率存儲(chǔ)在最大頻率寄存器中，并將 所述第一域的頻率限制到所述目標(biāo)頻率。
13. 如權(quán)利要求12所述的系統(tǒng)，其特征在于，當(dāng)所述第一域的頻率在所述目標(biāo)頻率的 闊值內(nèi)時(shí)，所述功率偏置裝置用于更新第二計(jì)數(shù)器。
14. 如權(quán)利要求13所述的系統(tǒng)，其特征在于，當(dāng)所述第一域頻率不在所述目標(biāo)頻率的 所述闊值內(nèi)時(shí)，所述功率偏置裝置用于更新第一計(jì)數(shù)器。
15. 如權(quán)利要求14所述的系統(tǒng)，其特征在于，當(dāng)所述第二計(jì)數(shù)器大于第二闊值時(shí)，所述 功率偏置裝置用于調(diào)整所述功率偏置值，W有利于所述第二域，當(dāng)所述第一計(jì)數(shù)器大于第 一闊值時(shí)，調(diào)整所述功率偏置值，W有利于所述第一域。
16. 如權(quán)利要求15所述的系統(tǒng)，其特征在于，如果自從對(duì)所述功率偏置值的最后一次 更新W來(lái)過(guò)去了闊值時(shí)間段，則所述功率偏置裝置用于將所述第一和第二計(jì)數(shù)器中的一個(gè) 與所述第一和第二闊值中的所述對(duì)應(yīng)的一個(gè)進(jìn)行比較。
17. 如權(quán)利要求10所述的系統(tǒng)，其特征在于，所述功率控制器將進(jìn)一步控制向至少第 四域的功率遞送，所述第一、第二和第四域各自包括至少一個(gè)異構(gòu)計(jì)算元件。
18. -種方法，包括； 在處理器的第一邏輯中，基于所述處理器的圖形域的活動(dòng)級(jí)別和所述處理器的互連域 的活動(dòng)級(jí)別，確定所述處理器的核域的目標(biāo)頻率； 判斷在評(píng)估間隔內(nèi)所述核域是否在所述目標(biāo)頻率的闊值級(jí)別內(nèi)操作； 基于所述判斷，更新第一計(jì)數(shù)器和第二計(jì)數(shù)器中的一個(gè)；W及 基于所述第一和第二計(jì)數(shù)器中的至少一個(gè)，調(diào)整功率偏置值，其中所述功率偏置值指 出功率預(yù)算的要被分配給所述核域和所述圖形域中的一個(gè)的一部分。
19. 如權(quán)利要求18所述的方法，其特征在于，進(jìn)一步包括向所述處理器的功率控制器 提供所述目標(biāo)頻率，其中所述功率控制器將所述核域的頻率限制到所述目標(biāo)頻率。
20. 如權(quán)利要求18所述的方法，其特征在于，進(jìn)一步包括在第一時(shí)段，對(duì)于由所述圖形 域呈現(xiàn)的每一個(gè)圖形帖，執(zhí)行所述目標(biāo)頻率確定和所述第一和第二計(jì)數(shù)器中的至少一個(gè)的 所述更新，在所述第一時(shí)間段之后，調(diào)整所述功率偏置值。
【專利摘要】在一個(gè)實(shí)施例中，本發(fā)明包括處理器，該處理器具有帶有第一計(jì)算引擎的第一域和帶有第二計(jì)算引擎的第二域，其中，這些域中的每一個(gè)都可以在獨(dú)立電壓和頻率下操作。可以存在第一邏輯，以至少部分地基于所述第二域的繁忙度，更新用于控制所述第一和第二域之間的功率的動(dòng)態(tài)分配的功率偏置值。第二邏輯又可以至少部分地基于此功率偏置值，動(dòng)態(tài)地在域之間分配處理器的功率預(yù)算的至少一部分。描述并要求保護(hù)其他實(shí)施例。
【IPC分類】G06F1-26
【公開(kāi)號(hào)】CN104583896
【申請(qǐng)?zhí)枴緾N201380044085
【發(fā)明人】T·T·施呂斯列爾, R·D·威爾斯, Y·羅曼諾
【申請(qǐng)人】英特爾公司
【公開(kāi)日】2015年4月29日
【申請(qǐng)日】2013年6月28日
【公告號(hào)】US20140082378, US20140082380, WO2014042749A1