專利名稱：控制計算機系統(tǒng)內(nèi)自適應(yīng)多路復(fù)用地址和數(shù)據(jù)總線的方法與設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體涉及計算機系統(tǒng)中的數(shù)據(jù)傳輸領(lǐng)域，更具體來說，涉及為提高數(shù)據(jù)通過量而控制計算機系統(tǒng)內(nèi)的多路復(fù)用地址和數(shù)據(jù)總線的方法。
計算機系統(tǒng)內(nèi)器件之間的通信一般是用一個或多個互連這類器件的總線進(jìn)行的。這些總線可以是連接兩個器件的專用總線，或者由許多部件和器件(即總線代理)多路復(fù)用的非專用總線。此外，計算機系統(tǒng)內(nèi)的總線可以是專用于傳輸特定類型的信息的。例如，由設(shè)在美國加州Santa Clara的英特爾公司開發(fā)的x86微處理器體系結(jié)構(gòu)，包含一個三總線體系，有地址、數(shù)據(jù)和控制總線，分別用于傳輸?shù)刂?、?shù)據(jù)和控制信號。
在采用先進(jìn)體系結(jié)構(gòu)和處理器(如Pentium Pro或Pentium II處理器)的計算機系統(tǒng)中，總線事務(wù)處理是按流水線方式進(jìn)行的。具體來說，下一個存儲器存取可以在上一個事務(wù)處理請求被發(fā)出之后開始，并且不要求在一個總線事務(wù)處理的所有成分或階段都完成之后才能開始另一個總線事務(wù)處理。于是，任何時刻都可能有來自眾多總線代理的請求在等待處理。總線事務(wù)處理的流水線因分離的數(shù)據(jù)總線和地址總線而變得更為簡便。在地址總線上發(fā)送一個請求的地址的同時，可以在數(shù)據(jù)總線上返回與上一次在該地址總線上發(fā)出的地址相對應(yīng)的數(shù)據(jù)(或信號)。
為了便于提高數(shù)據(jù)通過量，計算機系統(tǒng)可以推行突發(fā)式(burst)數(shù)據(jù)傳輸，其中，在地址總線上發(fā)出一個地址，從該編址位置以及-例如由英特爾突發(fā)式順序方案(burst order scheme)所定義的-一些緊接其后的位置返回數(shù)據(jù)。例如，在突發(fā)式高速緩存?zhèn)鬏斊陂g，可以根據(jù)放置在地址總線上的一個地址，將高速緩沖存儲器中的一整行數(shù)據(jù)(例如32個字節(jié))放置在數(shù)據(jù)總線上。在許多計算機系統(tǒng)中，這種突發(fā)式高速緩存?zhèn)鬏敇?gòu)成計算機系統(tǒng)內(nèi)總線上的相當(dāng)大部分的活動。在這些情況中，應(yīng)當(dāng)明白，相對于數(shù)據(jù)總線來說，地址總線使用率不足。
一種控制計算機系統(tǒng)內(nèi)多路復(fù)用地址和數(shù)據(jù)總線的方法與設(shè)備包括在競爭使用多路復(fù)用總線的地址請求與數(shù)據(jù)請求之間判優(yōu)的步驟。這個判優(yōu)是按預(yù)定標(biāo)準(zhǔn)進(jìn)行的。然后按判優(yōu)結(jié)果將多路復(fù)用總線授權(quán)給地址請求或數(shù)據(jù)請求。
根據(jù)各附圖和后文中的詳細(xì)說明，本發(fā)明的其它特點將顯而易見。
本發(fā)明是通過舉例作說明的，不受附圖中表示的限制，各附圖中的同樣的標(biāo)注指示類似的成分。附圖簡介

圖1A和1B是能在其中實現(xiàn)本發(fā)明實施例的一個計算機系統(tǒng)的框圖；圖2是表示一個連接一個處理器和另外一個外部總線代理的外部總線的框圖；圖3是表示在一個外部總線事務(wù)處理中可能包含的六個階段的時序圖；圖4是表示示例性外部總線上一個背對背讀行事務(wù)處理(back-to-back read line transaction)的信號轉(zhuǎn)換的時序圖；圖5是表示按照本發(fā)明一個實施例的一個自適應(yīng)的128位多路復(fù)用總線與也是按照本發(fā)明一個實施例的、各含外部總線邏輯的一個處理器和一個外部總線相連的框圖；圖6是表示可以在圖5中所示外部總線邏輯中體現(xiàn)的、按照本發(fā)明一個實施例的電路的框圖；圖7是表示按照本發(fā)明一個實施例的、在外部總線內(nèi)的信號和在多路復(fù)用總線上的信號的轉(zhuǎn)換的時序圖；圖8是表示按照本發(fā)明一個實施例的、控制計算機系統(tǒng)內(nèi)多路復(fù)用地址和數(shù)據(jù)總線的方法的流程圖；圖9A-9C是表示可以在圖8中所示方法中使用的、按照本發(fā)明的相應(yīng)實施例的三個示例性判優(yōu)方案的流程圖。
現(xiàn)在來說明一種用于控制計算機系統(tǒng)內(nèi)多路復(fù)用地址和數(shù)據(jù)總線的方法和設(shè)備。在以下說明中，為解釋起見，陳述了許多具體細(xì)節(jié)，以利透徹地理解本發(fā)明。不過顯然，對于本領(lǐng)域的熟練人員來說，即使沒有這些具體細(xì)節(jié)也可以實踐本發(fā)明。
計算機系統(tǒng)概述圖1A和1B是一個能在其中實現(xiàn)本發(fā)明一個實施例的計算機系統(tǒng)10的框圖。計算機系統(tǒng)10包括一個或多個處理器12，每個處理器可以是個復(fù)雜指令集計算(CISC)微處理器，精簡指令集計算(RISC)微處理器，甚長指令字(VILW)微處理器或任何其它處理器器件。在本發(fā)明的一個實施例中，每個處理器12可以是設(shè)在美國加州SantaClara的英特爾公司制造的Pentium Pro或Pentium II處理器。每個處理器12通過各自的外部總線接口15連接到一個外部總線14(也稱“前面總線(FSB)”)。圖中顯示，另外一個包含外部總線接口19的代理17與外部總線14相連。
控制器16也通過該控制器16內(nèi)含有的外部總線接口18與外部總線14相連。外部總線14與外部總線接口15和18可以按一個第一頻率(即66或100Mhz)操作，并由此構(gòu)成一個獨特時鐘域(clock domain)。圖中顯示，控制器16進(jìn)一步包括一個主存儲器接口20，控制器16由其與主存儲器22相連。主存儲器22和主存儲器接口22可以包含一個獨特時鐘域，或者可以被集成在外部總線14和外部總線接口18的時鐘域內(nèi)。
控制器16進(jìn)一步包括一個外圍部件互連(PCI)接口24(如由1995年6月1日公布的PCI局部總線規(guī)范修訂版2.1(PCI Local BusSpecification Revision 2.1)所定義的)，控制器16由其與PCI總線26相連。在一個實施例中，PCI接口24和PCI總線26按33MHz的頻率操作，并相應(yīng)地構(gòu)成另外一個獨特時鐘域。一個在示意性實施例中包含加速圖形端口(AGP)接口18的專用圖形接口，將控制器16連接到一個在示意性實施例中包含AGP總線30的圖形總線。AGP總線30專用于在控制器16與專用圖形處理器32之間的地址和數(shù)據(jù)信息的傳輸。AGP接口28按1996年8月10日公布的AGP接口規(guī)范修訂版1.0工作。圖形處理器32可以包含Intel i740圖形加速器芯片。圖形處理器32連接到專用的本地圖形存儲器34，并連接到一個可以包含計算機監(jiān)視器或電視機的顯示單元36。在一個示意性實施例中，AGP接口28和AGP總線30按66MHz的頻率操作，并相應(yīng)地構(gòu)成另外一個獨特時鐘域。
控制器16的接口18、20、24和28可以各自駐留在不同的獨特時鐘域中。為了便于在各種接口在其內(nèi)駐留的各時鐘域之間的信號的傳輸，控制器16包含傳輸邏輯38。傳輸邏輯38包含用于同步對外部接口和AGP接口的時鐘域計時的時鐘信號的電路。
計算機系統(tǒng)10進(jìn)一步包括一個方便在PCI總線26與老總線42之間的通信的橋接器40。老總線42可以是一個如ISA總線體系結(jié)構(gòu)P996(ISA Bus Specification P996)所定義的工業(yè)標(biāo)準(zhǔn)體系結(jié)構(gòu)(ISA-Industry Standard Architecture)總線。應(yīng)當(dāng)明白，老總線42或者也可以是諸如擴展工業(yè)標(biāo)準(zhǔn)體系結(jié)構(gòu)(EISA-Extend ISA)總線或微通道體系結(jié)構(gòu)(MCA-Micro Channel Architecture)總線的任何總線。圖中顯示，橋接器40進(jìn)一步由通用串行總線(USB)44連接到USB器件46-后面這兩個都符合1996年1月15日公布的USB規(guī)范修訂版1.0。圖中顯示，橋接器40將一個集成器件電子(IDE-Integrated Device Electronics)器件48(通常是以磁盤驅(qū)動器為形式的海量存儲器件)連接到計算機系統(tǒng)10。圖中顯示，PCI器件50和ISA器件52與相應(yīng)的PCI總線26和ISA總線42相連。應(yīng)當(dāng)明白，可以將任意數(shù)量的PCI器件50和ISA器件52連接到相關(guān)的總線26和42，可以包含包括存儲器件、輸入器件、音頻器件、顯示器件或網(wǎng)絡(luò)器件在內(nèi)的許多外圍設(shè)備的任何一個。
外部總線協(xié)議圖2的框圖簡單地表示外部總線14將處理器12連接到另外一個外部總線代理21，后者可以是另外一個處理器或者任何其它與外部總線14相連的器件。外部總線14符合Pentium Pro或Pentium II處理器外部總線規(guī)范，在這種情況下，外部總線14包含36位地址總線14a、36位數(shù)據(jù)總線16b和控制信號14c。處理器12和外部總線代理21各自包含外部總線邏輯(EBL)60-后者在(Fisch等人的)美國專利5,535,345號中有進(jìn)一步的說明，這里引用該專利作為參考。處理器12和外部總線代理21中包含的外部總線邏輯60，提供相應(yīng)器件與外部總線之間的物理和邏輯接口，以便能在外部總線14上進(jìn)行外部總線事務(wù)處理。就本說明書而言，“事務(wù)處理”一詞被定義為是一個與一個總線訪問請求有關(guān)的總線活動。事務(wù)處理可以始于總線判優(yōu)、斷言(assertion)一個信號ADS#和傳送一個事務(wù)處理地址。一個如英特爾體系結(jié)構(gòu)(IA-Intel Architecture)規(guī)范所定義的事務(wù)處理可包括多達(dá)6個階段，每個階段用一個特定的信號集合來傳送特定類型的信息。圖3是兩個事務(wù)處理(即事務(wù)處理1和事務(wù)處理2)的6個事務(wù)處理階段的時序圖。具體來說，每個事務(wù)處理包含下述階段1.判優(yōu)階段72；2.請求階段74；3.錯誤階段76；4.監(jiān)測(snoop)階段78；5.響應(yīng)階段80；和6.數(shù)據(jù)傳輸階段82。
據(jù)圖3顯然可見，各事務(wù)處理是流水線化的，各事務(wù)處理的每一個的各種階段重疊。當(dāng)某請求代理不擁有總線時，事務(wù)處理始于判優(yōu)階段72-在判優(yōu)階段中，該請求代理(即處理器12或外部總線代理21)變成總線的所有者。然后，該事務(wù)處理進(jìn)入請求階段74，總線所有者在總線上傳送請求和地址信息。當(dāng)然，上述各階段只不過是示意性的。任何一個階段(例如錯誤階段761)都可能在一個事務(wù)處理中被省略。
現(xiàn)在特別參看圖4，該圖表示的時序圖90，顯示了示例性外部總線14內(nèi)一個全速背對背讀行事務(wù)處理的信號轉(zhuǎn)換。在時序圖90中注解的信號包括時鐘(CLK)信號92、地址選通(ADS#)信號94、請求信號96、命中修改的高速緩存行(HIT#)信號98、目標(biāo)就緒(TRDY#)信號100、數(shù)據(jù)總線忙(DBSY#)信號102、數(shù)據(jù)(D[63∶0]#)信號104、數(shù)據(jù)就緒(DRDY#)信號和響應(yīng)狀態(tài)(RS[2∶0]#)信號108。
圖3中所示的請求階段74的持續(xù)時間是兩個時鐘周期-如圖4中請求信號96的轉(zhuǎn)換所示的那樣。在請求階段74的第一個時鐘(例如T1)內(nèi)，ADS#信號94降低，事務(wù)處理地址信息(即請求信號96)被放到地址總線14a上。這被表示為請求階段A(REQA)。在第二個時鐘(例如T2)內(nèi)，另外的信息被放到地址總線14a上。這種另外的信息可包括字節(jié)循序信息、延遲ID信息和關(guān)于有關(guān)事務(wù)處理的長度的信息。這被表示為請求階段B(REQB)。
錯誤階段76指出任何由該請求引發(fā)的奇偶校驗錯誤。每一個因為在錯誤階段76中指出有錯誤而不被取消的事務(wù)處理都包含有關(guān)監(jiān)測階段78，監(jiān)測階段在請求階段74開始后過4個或更多的時鐘時發(fā)生。在監(jiān)測階段78內(nèi)生成的結(jié)果被報告回外部總線邏輯60，該結(jié)果指出，為該事務(wù)處理發(fā)送的地址，定位的是任何總線代理高速緩存中的一個有效的高速緩存行還是一個修改過的(臟)行。監(jiān)測階段78也指出，某事務(wù)處理有可能要按以前發(fā)出的事務(wù)處理的順序完成，要被取消后以后再試，還是被延遲-有可能不按順序地被完成(如果所連接的處理器允許在總線上不按順序地完成事務(wù)處理請求)。HIT#降低時指出示事務(wù)處理定位的總線高速緩存中的修改過的高速緩存行。
在響應(yīng)階段80，外部總線代理向總線邏輯60報告信息，指出事務(wù)處理是已經(jīng)成功還是失敗，是否能保證事務(wù)處理按順序完成，事務(wù)處理的完成是否必須暫時延遲，事務(wù)處理是否將要重試，事務(wù)處理是否含有數(shù)據(jù)傳輸階段82。如果事務(wù)處理不含數(shù)據(jù)傳輸階段82(即，請求代理有要傳輸?shù)膶憯?shù)據(jù)或者已經(jīng)請求讀數(shù)據(jù))，事務(wù)處理進(jìn)入數(shù)據(jù)傳輸階段82。
再次參看圖4，在全速背對背讀行事務(wù)處理期間，在每個四個連續(xù)時鐘的持續(xù)時間內(nèi)(即T7-T11)，傳輸一塊(即64位)數(shù)據(jù)。
由圖4清楚地可見，在全速讀行事務(wù)處理期間，一個兩時鐘的請求階段74生成一個四時鐘的數(shù)據(jù)傳輸階段82，這在計算機系統(tǒng)內(nèi)是經(jīng)常發(fā)生的。所以，在請求階段與請求階段之間，地址總線利用率不足，出現(xiàn)帶寬浪費，正如圖4中110處所示的那樣。
復(fù)用地址和數(shù)據(jù)總線參看圖5，圖中顯示，一對以處理器12和外部總線代理21為形式的外部總線代理，通過按照本發(fā)明一個實施例構(gòu)造的一個多路復(fù)用地址和數(shù)據(jù)總線120相連。多路復(fù)用總線120是個128位的總線。不過，本發(fā)明的實質(zhì)同樣適合其它大小的總線，包括32位、64位和256位總線。處理器12和外部總線代理21各包含按照本發(fā)明一個實施例的外部總線邏輯(EBL)60，它們方便由相應(yīng)的處理器12和外部總線代理21在多路復(fù)用總線120上進(jìn)行通信。本發(fā)明提出將包括一個地址總線、一個數(shù)據(jù)總線和控制信號的外部總線(如圖2中所示的總線14)，替換成時分多路復(fù)用總線(如圖5中所示的多路復(fù)用總線120-其中在任何給定時刻，多路復(fù)用總線120的全部128位基本上專用于某特定功能)。相應(yīng)地，多路復(fù)用總線120的有些或全部位可以在不同時間傳輸不同信息類型(即地址、數(shù)據(jù)或控制信號)，這與總線14不同-總線14的每個位專用于傳輸預(yù)定的數(shù)據(jù)類型。具體來說，本發(fā)明通過對多路復(fù)用總線120進(jìn)行時分多路轉(zhuǎn)換，使其以一種自適應(yīng)的或智能的方式傳輸?shù)刂沸畔⒒驍?shù)據(jù)信息，尋求解決如上結(jié)合圖4所述的專用地址總線14a的利用率不足的問題。
圖6所示框圖所表示的電路，按照本發(fā)明一個實施例，可以體現(xiàn)在外部總線邏輯60中，用于以減少總線120的帶寬的利用率不足的這樣一種方式，時分多路轉(zhuǎn)換多路復(fù)用總線120的功能。外部總線邏輯60可以被集成在任何與外部總線相連的總線代理(例如處理器、總線橋接器、控制器或任何其它外部總線代理)中。圖中顯示，外部總線邏輯60包含一對2對1的多路轉(zhuǎn)換器(MUX)140a和140b。MUX 140a被連接得分別接收地址輸出142a和數(shù)據(jù)輸出144a。地址輸出144a和數(shù)據(jù)輸出142a可以使用多路復(fù)用總線120的整個帶寬，由此-按照本發(fā)明一個實施例-占用128位。于是，如圖4中所示的那樣的原來需要一個兩時鐘的請求階段74(即REQA和REQB)的包含事務(wù)處理地址在內(nèi)的請求信號，可以在一個時鐘周期內(nèi)從外部總線邏輯60發(fā)送，因為這些請求信號不再限制在一個地址總線(如圖2中所示的寬度只有32位的地址總線14a)。
類似地，在數(shù)據(jù)傳輸階段82期間，外部總線邏輯60不再局限于-如圖4中104處所示的那樣-在64位數(shù)據(jù)總線14b上在4個連續(xù)時鐘的持續(xù)時間內(nèi)傳輸4個64位的數(shù)據(jù)塊。具體來說，按照本發(fā)明，外部總線邏輯60可以在兩個連續(xù)時鐘周期內(nèi)傳送這4塊數(shù)據(jù)。按照類似的方式，MUX 140b允許外部總線邏輯60接收用多路復(fù)用總線120的整個帶寬傳輸?shù)牡刂份斎?44b和數(shù)據(jù)輸入142b。
通過斷言(assertion)或去斷言(deassertion)一個以方向(ADIR#)信號146為形式的選擇信號，能控制MUX 140a在請求輸出142a與數(shù)據(jù)輸出144a之間進(jìn)行選擇。方向(ADIR#)信號146被包含判優(yōu)邏輯150的選擇邏輯148斷言或去斷言。選擇邏輯148被連接得既能接收總線請求(BREQ#)信號152又能接收早期數(shù)據(jù)就緒(EARLY_READY#)信號154，它們的斷言被選擇邏輯148分別解釋為地址總線請求和數(shù)據(jù)總線請求。
BREQ#信號152是一個對稱代理總線主信號，對稱外部總線代理據(jù)其對外部總線進(jìn)行判優(yōu)。具體來說，在包含4個外部總線代理的對稱計算機系統(tǒng)中，一個專用的總線代理在專用輸出線上斷言一個BREQ#信號152，并接收來自其它三個代理的BREQ#信號作為輸入。對稱代理支持以循環(huán)機制為基礎(chǔ)的總線判優(yōu)。這四個對稱總線代理用一個循環(huán)式ID來跟蹤在下一個判優(yōu)事件時優(yōu)先級最低的代理。當(dāng)其中一個對稱總線代理在空閑總線上斷言其BREQ#信號152時，或者當(dāng)當(dāng)前總線所有者為把總線所有權(quán)釋放給新的總線所有者而去斷言其BREQ#信號152時，發(fā)生一個判優(yōu)事件。如圖5中所示的那樣由選擇邏輯148接收的BREQ#信號152，是一個其中裝有相關(guān)的外部總線邏輯60的總線代理的輸出BREQ#信號152。相應(yīng)地，BREQ#信號152的斷言使選擇邏輯148不僅能確定相關(guān)的總線請求控制外部多路復(fù)用總線120，還能確定在事務(wù)處理的判優(yōu)階段72之后，需要有一個請求階段74(在該階段中，將把地址信息放置到外部多路復(fù)用總線120上)。按照本發(fā)明一個實施例，BREQ#信號152的斷言被選擇邏輯148解釋為一個地址總線訪問請求。
EARLY_READY#信號154是一個可以被其中裝有外部總線邏輯60的總線代理斷言的早期數(shù)據(jù)就緒信號，表示該總線代理希望在外部多路復(fù)用總線120上放置有效數(shù)據(jù)。EARLY_READY#信號154的斷言，表示總線代理希望進(jìn)入事務(wù)處理的數(shù)據(jù)傳輸階段82。按照本發(fā)明一個實施例，EARLY_READY#信號154的斷言被選擇邏輯148解釋為一個數(shù)據(jù)總線訪問請求。
圖中顯示，MUX 140a和140b每個也有一個使能輸入，可以通過該輸入或者使能或者禁止相應(yīng)的MUX。圖中顯示，MUX 140a的“輸出”是通過BREQ#信號152或EARLY_READY#信號154的斷言而被選通的，這些斷言表示包含外部總線邏輯60的器件希望發(fā)出一個數(shù)據(jù)輸出或請求輸出。另一方面，MUX 140b的“輸入”是通過與能使用多路復(fù)用總線120的另一個器件相關(guān)聯(lián)的BREQ#信號153或EARLY_READY#信號155的斷言而被選通的，信號153或155的斷言表示這樣的另一個器件希望發(fā)出一個可能含有包含一個對包含外部總線邏輯60的器件的輸入的請求輸出或數(shù)據(jù)輸出。
通過監(jiān)視信號152和154，選擇邏輯148于是能檢測與外部總線邏輯60相關(guān)聯(lián)的總線代理何時要求訪問多路復(fù)用總線120，以及該訪問的目的是要執(zhí)行事務(wù)處理的一個請求階段還是數(shù)據(jù)傳輸階段(即服務(wù)地址訪問請求還是數(shù)據(jù)訪問請求)。
如果由BREQ#信號152或EARLY_READY#信號154的斷言而檢測到一個服務(wù)地址訪問請求或者數(shù)據(jù)訪問請求，并且沒有產(chǎn)生在這樣一個訪問請求與一個相反類型的訪問請求之間的競爭(即在地址總線請求與數(shù)據(jù)總線請求之間的競爭)，選擇邏輯148就把多路復(fù)用總線120授權(quán)給相關(guān)的訪問請求。具體來說，選擇邏輯148根據(jù)BREQ#信號152的斷言，通過去斷言ADIR#信號146(即通過驅(qū)動ADIR#信號146變成高電平)，把多路復(fù)用總線120授權(quán)給請求輸出142a和請求輸入142b?；蛘撸x擇邏輯148根據(jù)EARLY_READY#信號154的斷言，通過斷言ADIR#信號146(即通過驅(qū)使ADIR#信號146變成低電平)，把多路復(fù)用總線120授權(quán)給數(shù)據(jù)輸出144a或數(shù)據(jù)輸入144b。
另一方面，如果在地址總線訪問請求與數(shù)據(jù)總線訪問請求之間產(chǎn)生競爭，判優(yōu)邏輯150就在這些競爭的總線訪問請求之間判優(yōu)。例如當(dāng)BREQ#信號152和EARLY_READY#信號154同時被斷言時，或者當(dāng)有一種類型的未完成的總線訪問請求，而在服務(wù)該正在等待處理的請求之前，收到一個相反類型的總線訪問請求時，發(fā)生地址總線訪問請求與數(shù)據(jù)總線訪問請求之間的競爭。如果在發(fā)生競爭時一個(無論數(shù)據(jù)還是地址)總線事務(wù)處理正在進(jìn)行。判優(yōu)邏輯應(yīng)當(dāng)先允許該事務(wù)處理完成再進(jìn)行判優(yōu)處理。
圖中顯示，判優(yōu)邏輯150連接到三個寄存器，即閥值寄存器156、請求計數(shù)寄存器158和監(jiān)測計數(shù)寄存器160。請求計數(shù)寄存器158保存一個內(nèi)部請求計數(shù)(例如由IA體系結(jié)構(gòu)處理器所保存的“RCNT”值)，以跟蹤在多路復(fù)用總線120上未完成的事務(wù)處理的數(shù)量。當(dāng)一個在任何總線代理起源的新事務(wù)處理進(jìn)入請求階段74時，內(nèi)部請求計數(shù)被遞增1。當(dāng)一個未完成的事務(wù)處理完成響應(yīng)階段80時，或者在錯誤階段76中被中斷時，內(nèi)部請求計數(shù)被遞減1。在一個實施例中，內(nèi)部請求計數(shù)在復(fù)位和總線初始化期間也被初始化為0，其值的范圍可以是0至7，7是多路復(fù)用總線120上未完成的事務(wù)處理的最大數(shù)。
監(jiān)測計數(shù)寄存器160保存一個內(nèi)部監(jiān)測計數(shù)(例如由IA體系結(jié)構(gòu)處理器所保存的“SCNT”值)，以跟蹤在多路復(fù)用總線120上未完成的、仍然需要完成監(jiān)測階段78的事務(wù)處理的數(shù)量。內(nèi)部監(jiān)測計數(shù)在一個新的事務(wù)處理進(jìn)入請求階段74時被遞增1，在一個未完成的事務(wù)處理完成監(jiān)測階段78時，或者在錯誤階段76中被中斷時，被遞減1。在一個實施例中，內(nèi)部監(jiān)測計數(shù)在復(fù)位和總線初始化期間也被初始化為0，其值的范圍可以是0至7。
閥值寄存器156存儲一個或多個閥值，它們被判優(yōu)邏輯150與存儲在請求計數(shù)寄存器158和監(jiān)測計數(shù)寄存器160中存儲的內(nèi)部請求計數(shù)值和內(nèi)部監(jiān)測計數(shù)值作比較，以便在競爭的地址總線訪問請求與數(shù)據(jù)總線訪問請求之間進(jìn)行判優(yōu)。在本發(fā)明一個實施例中，判優(yōu)邏輯150可以將請求計數(shù)值(即多路復(fù)用總線上未完成的數(shù)據(jù)事務(wù)處理的數(shù)量)與閥值寄存器156中保存的數(shù)據(jù)閥值數(shù)比較。如果多路復(fù)用總線上未完成的數(shù)據(jù)事務(wù)處理的數(shù)量超過數(shù)據(jù)閥值數(shù)，則一個數(shù)據(jù)總線訪問請求贏得判優(yōu)事件。在本發(fā)明另外一個實施例中，判優(yōu)邏輯150可以將監(jiān)測計數(shù)寄存器160中保存的內(nèi)部監(jiān)測計數(shù)(即多路復(fù)用總線120上未完成的監(jiān)測事務(wù)處理的數(shù)量)與閥值寄存器156中保存的監(jiān)測閥值數(shù)比較。如果未完成的監(jiān)測事務(wù)處理的數(shù)量超過監(jiān)測閥值數(shù)，則一個數(shù)據(jù)總線訪問請求再次贏得判優(yōu)事件。非常容易理解的是，可以用許多其它的采用內(nèi)部請求計數(shù)和內(nèi)部監(jiān)測計數(shù)的各種變換和組合的判優(yōu)方案來在競爭的地址總線訪問請求與數(shù)據(jù)總線訪問請求之間判優(yōu)。
盡管圖中顯示的寄存器156、158和160的位置是與判優(yōu)邏輯分離的，這些寄存器中任何一個或全部都可以安裝在判優(yōu)邏輯150內(nèi)。
閥值寄存器156進(jìn)一步是可編程的，使得其中存儲的各閥值(例如數(shù)據(jù)閥值數(shù)或監(jiān)測閥值數(shù))是動態(tài)可編程的。例如，閥值寄存器156內(nèi)保存的閥值，可以由外部總線邏輯60能在其中工作的計算機系統(tǒng)中的操作系統(tǒng)或者應(yīng)用程序來設(shè)置。例如，某應(yīng)用程序可能希望對數(shù)據(jù)總線訪問請求給予優(yōu)先，在這種情況下，應(yīng)用程序可以訪問閥值寄存器156，在其中存儲一個低的數(shù)據(jù)閥值數(shù)。另外，在寄存器156中存儲的各閥值數(shù)，可以是在應(yīng)用程序的執(zhí)行期間能動態(tài)改變的或可編程的。例如，某應(yīng)用程序可以根據(jù)應(yīng)用程序在執(zhí)行期間所監(jiān)視的各種其它參數(shù)來改變存儲在寄存器156內(nèi)的一個或多個閥值。
在另一種形式的實施例中，判優(yōu)邏輯150可以采用一種“靜態(tài)”判優(yōu)方案，其中，在執(zhí)行中對一種請求類型的待處理訪問請求(即，或者待處理的數(shù)據(jù)請求或地址請求)總是比另一個訪問類型優(yōu)先授予訪問權(quán)。在這種情況下，請求計數(shù)值和監(jiān)測計數(shù)值就被忽略，在判優(yōu)過程中不起作用。
在本發(fā)明另外一個實施例中，外部總線邏輯60通過允許對選擇邏輯148的有選擇的禁止而便于全部與老總線(例如Pentium Pro總線)的全部兼容，其中對總線120的訪問，不能通過MUX 140a和140b，而是通過在Pentium Pro內(nèi)采用的接口。
圖7是表示按照本發(fā)明一個實施例，在多處理器系統(tǒng)中的如圖5中所示的外部總線邏輯和多路復(fù)用總線內(nèi)的信號的轉(zhuǎn)換的時序圖。具體來說，圖7中表示了一個外部總線時鐘信號92，方向信號(ADIR)信號146、地址系統(tǒng)(ADS#)信號94、多路復(fù)用總線信號170和內(nèi)部請求和監(jiān)測信號172。
如174處所示，ADS#信號94(如圖3中所示的那樣的)斷言定義一個事務(wù)處理的請求階段74的開始，據(jù)此，外部總線邏輯60能同時地在多路復(fù)用總線120上發(fā)出如176處所示的兩“組”請求信號(即REQAB1)。外部總線邏輯60能同時發(fā)出兩“組”請求信號是可能的，因為多路復(fù)用總線120的整個128位帶寬可供請求信號在請求階段74期間使用。另外要注意到，在請求階段74期間，ADIR#信號146不是斷言的(即是高電平的)?；仡^參看圖6將明白，請求輸出142a被相應(yīng)地由MUX140a選擇，供在多路復(fù)用總線120上傳送。在時鐘周期T4的開始，選擇邏輯148斷言ADIR#信號146(如178處所示)，該信號的斷言表示數(shù)據(jù)傳輸階段82的開始。在這個時刻，ADS#信號94被相應(yīng)地去斷言。再次參看圖6，ADIR#信號146的斷言導(dǎo)致MUX 140選擇數(shù)據(jù)輸入144，供在多路復(fù)用總線120上傳送。
在多路復(fù)用總線120上發(fā)出(如176處所示的)兩“組”請求信號(即REQAB1)后，可以在半個時鐘內(nèi)在多路復(fù)用總線120上放置一個以第一個128位的數(shù)據(jù)塊為形式的數(shù)據(jù)響應(yīng)(不必是響應(yīng)176處所示的請求的)，如180處所示。在182處，類似地在多路復(fù)用總線120上傳送第二個128位的數(shù)據(jù)塊。在180和182處所示的數(shù)據(jù)響應(yīng)可以是因響應(yīng)由一個與多路復(fù)用總線120相連的第一器件發(fā)出的一個在先事務(wù)處理而發(fā)出的。在184和186處，響應(yīng)由一個與多路復(fù)用總線120上相連的第二器件(例如處理器)發(fā)出的一個在先事務(wù)處理，在多路復(fù)用總線120上傳送另外兩個以128位的數(shù)據(jù)塊為形式的數(shù)據(jù)響應(yīng)?？梢栽谝院竽硞€時刻以類似的方式在多路復(fù)用總線120上傳送兩個包含響應(yīng)176處所示的請求的的數(shù)據(jù)的128位數(shù)據(jù)塊(未予示出)。在182-186處所示的數(shù)據(jù)響應(yīng)，響應(yīng)的是由與多路復(fù)用總線120相連的一個或兩個不同的器件在多路復(fù)用總線120上放置的類似于請求176的較早的請求(未予示出)。
進(jìn)一步注意到，圖中顯示，“RCNT”內(nèi)部請求計數(shù)值在發(fā)出176處的請求之后是“2”，這表示當(dāng)前在多路復(fù)用總線120上兩個事務(wù)處理是未完成的。
由于多路復(fù)用總線120的整個128位帶寬可供在請求階段74期間和在數(shù)據(jù)傳輸階段82期間使用，本發(fā)明使請求階段74的時間能被縮短到一個時鐘周期，而不是由Pentium Pro微處理器所采用的外部總線協(xié)議中的兩個時鐘周期。數(shù)據(jù)傳輸階段82被縮短成兩個連續(xù)的時鐘周期，而不是Pentium Pro外部總線協(xié)議內(nèi)的四個連續(xù)時鐘周期。盡管在一個總線上時分多路復(fù)用請求階段和數(shù)據(jù)階段減少了Pentium Pro微處理器所采用的外部總線的并行性(和流水線深度)，相信本發(fā)明能導(dǎo)致總線通過量的增加-在全速事務(wù)處理主導(dǎo)的體系結(jié)構(gòu)中尤其如此。
多路復(fù)用總線120可以通過把多路復(fù)用總線的線路[A3…A36]指定到線路[AD0…AD31]而實現(xiàn)與Pentium Pro處理器的外部總線協(xié)議的兼容。另外，可以將線路[REQ0…4]指定到線路[AD32…AD36]，并可以將線路[D0…D64]指定到線路[AD64…AD127]。在這種情形中，MUX 140將只接收來自請求輸出142a的輸入，而數(shù)據(jù)輸出144a則要被禁止。另外，ADIR#信號146要被禁止，地址按32位的雙字發(fā)出。所以，常規(guī)的Pentium Pro事務(wù)處理是可以在多路復(fù)用總線120上發(fā)出的。這種兼容性必須要進(jìn)一步在通電/復(fù)位時被配置，因為關(guān)于多路復(fù)用總線120的配置的芯片集和外部通知必須要發(fā)生。
圖8是表示按照本發(fā)明一個實施例的一種控制計算機系統(tǒng)內(nèi)多路復(fù)用地址和數(shù)據(jù)總線120的方法179的流程圖。方法179在181開始，前進(jìn)到步驟183，接收到一個多路復(fù)用總線訪問請求(即地址總線訪問請求或數(shù)據(jù)總線訪問請求)。在本發(fā)明一個實施例中，總線訪問請求的接收是由選擇邏輯148通過監(jiān)測到DREQ#信號152和EARLY_DRDY信號154之一的斷言而確定的。在判斷框158，判斷是否存在在步驟183所接收的總線訪問請求與相反類型的另外任何待處理的總線訪問請求或同時接收到的總線訪問請求之間的競爭。具體來說，判優(yōu)邏輯150按若干方案中的一種方案來決定競爭的地址總線訪問請求和數(shù)據(jù)總線訪問請求中的哪個要被賦予優(yōu)先權(quán)。在步驟192，將多路復(fù)用總線120的使用權(quán)授予占優(yōu)勢的總線訪問請求。具體來說，選擇邏輯148可以按判優(yōu)方案的結(jié)果來斷言或去斷言ADIR#信號146。方法179然后在步驟194停止。
應(yīng)當(dāng)注意，方法179在運行的數(shù)據(jù)傳輸或地址傳輸期間是不執(zhí)行的，ADIR#信號在數(shù)據(jù)傳輸或地址傳輸期間是不能被斷言或去斷言的。方法179最好在“請求”活動(例如請求階段74)期間執(zhí)行，持續(xù)時間可能只有一個時鐘周期，就能確定總線120在下一個時鐘周期期間的所有者。
圖9A-9C是表示可以在圖8中所示方法179中使用的三例判優(yōu)方案的流程圖。當(dāng)然，靜態(tài)判優(yōu)也是可以采用的。首先參看圖9A，判優(yōu)方案190始于步驟200，然后前進(jìn)到步驟202，對外部多路復(fù)用總線120上未完成的數(shù)據(jù)事務(wù)處理的數(shù)量進(jìn)行確定。在一個實施例中，判優(yōu)邏輯150通過讀取請求計數(shù)寄存器158內(nèi)保存的內(nèi)部請求計數(shù)來確定未完成的數(shù)據(jù)事務(wù)處理的數(shù)量。
在步驟204，確定一個數(shù)據(jù)閥值數(shù)。在一個實施例中，可以讀取閥值寄存器156內(nèi)保存的數(shù)據(jù)閥值數(shù)。如上所述，這個數(shù)據(jù)閥值數(shù)是可以-例如由計算機系統(tǒng)內(nèi)的操作系統(tǒng)或應(yīng)用程序-動態(tài)改變的。
在判斷框206，判優(yōu)邏輯150判斷未完成的事務(wù)處理的數(shù)量是否超過數(shù)據(jù)閥值數(shù)。如果是，這表示已經(jīng)出現(xiàn)數(shù)據(jù)事務(wù)處理的一個備份(backup)，現(xiàn)在應(yīng)當(dāng)對數(shù)據(jù)事務(wù)處理給予優(yōu)先，以便清除這個備份。于是，在這種情況下，判優(yōu)方案190前進(jìn)到步驟208，將一個競爭的數(shù)據(jù)總線訪問請求指定為占優(yōu)勢的數(shù)據(jù)訪問請求。該方法在步驟210結(jié)束。
另一方面，如果在判斷框206發(fā)現(xiàn)的結(jié)果是未完成的數(shù)據(jù)事務(wù)處理數(shù)(例如RCNT)不超過數(shù)據(jù)閥值數(shù)，判優(yōu)方案190就前進(jìn)到步驟212，將一個競爭的地址總線訪問請求指定為占優(yōu)勢的數(shù)據(jù)訪問請求。判優(yōu)方案190然后從步驟212前進(jìn)到步驟210。
圖9B表示另一種形式的判優(yōu)方案9A，它與圖9C所示的方案基本相當(dāng)，但不同的是，要確定未完成的監(jiān)測事務(wù)處理的數(shù)量并與一個監(jiān)測閥值數(shù)作比較，以確定將一對競爭的地址總線訪問請求和數(shù)據(jù)總線訪問請求中的哪一個指定為占優(yōu)勢的請求。
圖9C表示判優(yōu)方案190的另外一個實施例，它基本包含圖9A中和圖9B中所示的判優(yōu)方案的組合。判優(yōu)方案190從步驟240前進(jìn)到步驟242，確定多路復(fù)用總線上未完成的數(shù)據(jù)事務(wù)處理和未完成的監(jiān)測事務(wù)處理。然后在步驟244，確定數(shù)據(jù)閥值數(shù)和監(jiān)測閥值數(shù)。在判斷框246，首先判斷未完成的數(shù)據(jù)事務(wù)處理數(shù)是否超過數(shù)據(jù)閥值數(shù)。如果是，該方法前進(jìn)到步驟248，將一個競爭的數(shù)據(jù)總線訪問請求指定為占優(yōu)勢的請求。
另一方面，如果在判斷框246確定未完成的數(shù)據(jù)事務(wù)處理數(shù)不超過數(shù)據(jù)閥值數(shù)，判優(yōu)方案前進(jìn)到判斷框252。判斷未完成的監(jiān)測事務(wù)處理數(shù)是否超過監(jiān)測事務(wù)處理閥值數(shù)。如果是，判優(yōu)方案190再次前進(jìn)到步驟248，將一個競爭的數(shù)據(jù)總線訪問請求指定為占優(yōu)勢的請求。另一方面，未完成的監(jiān)測事務(wù)處理數(shù)不超過監(jiān)測閥值數(shù)，判優(yōu)方案190就從判斷框252前進(jìn)到步驟254，將一個競爭的地址總線訪問請求指定為占優(yōu)勢的請求。判優(yōu)方案然后在步驟250結(jié)束。
圖9C中所示的判優(yōu)方案190允許例如由應(yīng)用程序?qū)ε袃?yōu)方案進(jìn)行更高程度的調(diào)整和定制，以便為相關(guān)應(yīng)用程序優(yōu)化外部多路復(fù)用總線120的輸出。對判優(yōu)方案190的“調(diào)整”是通過設(shè)置為相關(guān)應(yīng)用程序而優(yōu)化過的數(shù)據(jù)和/或監(jiān)測閥值數(shù)而進(jìn)行的。
本發(fā)明推廣到的另外的判優(yōu)方案中，作為判優(yōu)方案的預(yù)置結(jié)果而將數(shù)據(jù)請求或地址請求之一視為占優(yōu)勢的請求。在這些方案中，其它因素(例如未完成的總線事務(wù)處理數(shù))不予考慮。
判優(yōu)邏輯150進(jìn)一步可以能執(zhí)行以上討論的判優(yōu)方案的任何一個或多個，并且可編程的，以便能在可以執(zhí)行的若干判優(yōu)方案之間進(jìn)行選擇。對判優(yōu)邏輯150所采用的判優(yōu)方案的選擇，可以由計算機系統(tǒng)內(nèi)駐留的操作系統(tǒng)或應(yīng)用程序來作出。
盡管是按針對外部總線進(jìn)行實現(xiàn)的形式對本發(fā)明作描述的，本發(fā)明的原理也可以被應(yīng)用于處理器與高速緩沖存儲器之間的后面總線(back-side bus)。
這樣，已經(jīng)說明了一種控制計算機系統(tǒng)內(nèi)多路復(fù)用地址和數(shù)據(jù)總線的方法與設(shè)備。盡管本發(fā)明是參照具體實施例作說明的，顯然，在不偏離本發(fā)明更廣義的精神和范圍的情況下可以作出各種修改和改變。所以，說明書和附圖應(yīng)被視為是解釋性的而不是限制性的。
權(quán)利要求
1.一種操作計算機系統(tǒng)內(nèi)多路復(fù)用地址和數(shù)據(jù)總線的方法，該方法包含以下步驟按照預(yù)定標(biāo)準(zhǔn)在競爭對多路復(fù)用總線的使用的地址請求與數(shù)據(jù)請求之間判優(yōu)；和按照判優(yōu)的結(jié)果把多路復(fù)用總線授權(quán)給地址請求或數(shù)據(jù)請求。
2.權(quán)利要求1的方法，其中，判優(yōu)的步驟包含確定多路復(fù)用總線上未完成的數(shù)據(jù)事務(wù)處理的數(shù)目是否超過一個預(yù)定的閥值的步驟。
3.權(quán)利要求1的方法，其中，判優(yōu)的步驟包含確定多路復(fù)用總線上未完成的監(jiān)測事務(wù)處理的數(shù)目是否超過一個預(yù)定的閥值的步驟。
4.權(quán)利要求1的方法，其中，判優(yōu)的步驟包含在判優(yōu)步驟中不考慮其它因素就認(rèn)為數(shù)據(jù)請求是占優(yōu)勢的請求。
5.權(quán)利要求1的方法，其中，判優(yōu)的步驟包含在判優(yōu)步驟中不考慮其它因素就認(rèn)為地址請求是占優(yōu)勢的請求。
6.權(quán)利要求1的方法，包括修改預(yù)定標(biāo)準(zhǔn)的步驟。
7.權(quán)利要求6的方法，其中，預(yù)定標(biāo)準(zhǔn)被計算機系統(tǒng)內(nèi)的操作系統(tǒng)修改。
8.權(quán)利要求6的方法，其中，預(yù)定標(biāo)準(zhǔn)被計算機系統(tǒng)內(nèi)執(zhí)行的應(yīng)用程序修改。
9.權(quán)利要求6的方法，包含修改一個在判優(yōu)步驟中將多路復(fù)用總線上的未完成的事務(wù)處理的數(shù)量與其作比較的閥值數(shù)的步驟。
10.一種與計算機系統(tǒng)內(nèi)的多路復(fù)用總線相連的總線接口，該總線接口包含判優(yōu)邏輯，用于按照預(yù)定標(biāo)準(zhǔn)在競爭對多路復(fù)用總線的使用的地址請求與數(shù)據(jù)請求之間判優(yōu)；和選擇邏輯，用于按判優(yōu)結(jié)果把多路復(fù)用總線授權(quán)給地址請求或數(shù)據(jù)請求。
11.權(quán)利要求10的總線接口，其中，判優(yōu)邏輯能被配置得按照多個判優(yōu)方案中的任何一個在地址請求與數(shù)據(jù)請求之間判優(yōu)。
12.權(quán)利要求11的總線接口，其中，判優(yōu)邏輯能被計算機系統(tǒng)的操作系統(tǒng)和/或應(yīng)用程序設(shè)置。
13.權(quán)利要求10的總線接口，其中，判優(yōu)邏輯要確定多路復(fù)用總線上未完成的數(shù)據(jù)事務(wù)處理的數(shù)目和一個數(shù)據(jù)閥值數(shù)，并且要確定該多路復(fù)用總線上未完成的數(shù)據(jù)事務(wù)處理數(shù)是否超過該數(shù)據(jù)閥值數(shù)。
14.權(quán)利要求10的總線接口，其中，判優(yōu)邏輯要確定多路復(fù)用總線上未完成的監(jiān)測事務(wù)處理的數(shù)目和一個監(jiān)測閥值數(shù)，并且要確定該多路復(fù)用總線上未完成的監(jiān)測事務(wù)處理數(shù)是否超過該監(jiān)測閥值數(shù)。
15.權(quán)利要求10的總線接口，其中，判優(yōu)邏輯要在判優(yōu)步驟中不考慮其它因素就認(rèn)為數(shù)據(jù)請求是占優(yōu)勢的請求。
16.權(quán)利要求10的總線接口，其中，判優(yōu)邏輯要在判優(yōu)步驟中不考慮其它因素就認(rèn)為地址請求是占優(yōu)勢的請求。
17.權(quán)利要求10的總線接口，包括一個存儲一個能被判優(yōu)邏輯用來在地址請求與數(shù)據(jù)請求之間判優(yōu)的閥值數(shù)的寄存器，該閥值數(shù)是能動態(tài)改變的。
18.一種與計算機系統(tǒng)內(nèi)的多路復(fù)用總線相連的總線代理，該總線代理包括判優(yōu)邏輯，用于按預(yù)定標(biāo)準(zhǔn)在競爭對多路復(fù)用總線的使用的地址請求與數(shù)據(jù)請求之間判優(yōu)；和選擇邏輯，用于按判優(yōu)結(jié)果把多路復(fù)用總線授予地址請求或數(shù)據(jù)請求。
19.權(quán)利要求18的總線代理，其中，判優(yōu)邏輯要確定多路復(fù)用總線上未完成的數(shù)據(jù)事務(wù)處理的數(shù)量是否超過預(yù)定的數(shù)據(jù)閥值數(shù)。
20.權(quán)利要求18的總線代理，其中，判優(yōu)邏輯要確定多路復(fù)用總線上未完成的監(jiān)測事務(wù)處理的數(shù)量是否超過預(yù)定的監(jiān)測閥值數(shù)。
21.權(quán)利要求18的總線代理，包括一個存儲一個能被判優(yōu)邏輯用來在地址請求與數(shù)據(jù)請求之間判優(yōu)的閥值數(shù)的第一寄存器，該閥值數(shù)是能動態(tài)改變的。
22.權(quán)利要求18的總線代理，包括一個存儲多路復(fù)用總線上未完成的事務(wù)處理的計數(shù)的第二寄存器。
23.權(quán)利要求22的總線代理，其中，第二寄存器要存儲多路復(fù)用總線上未完成的數(shù)據(jù)事務(wù)處理的計數(shù)。
24.權(quán)利要求22的總線代理，其中，第二寄存器要存儲多路復(fù)用總線上未完成的監(jiān)測事務(wù)處理的計數(shù)。
25.權(quán)利要求18的總線代理，包含一個處理器。
26.權(quán)利要求18的總線代理，包含一個總線橋接器。
27.一種與計算機系統(tǒng)內(nèi)的多路復(fù)用總線相連的總線接口，該總線接口包括判優(yōu)裝置，用于按預(yù)定標(biāo)準(zhǔn)在競爭對多路復(fù)用總線的使用的第一類請求與第二類請求之間判優(yōu)；和選擇邏輯，用于按判優(yōu)結(jié)果把多路復(fù)用總線授予第一類請求或第二類請求。
28.一種計算機系統(tǒng)，包括一個總線；一個與總線相連的總線代理，總線代理包括判優(yōu)邏輯，用于按預(yù)定標(biāo)準(zhǔn)在競爭對多路復(fù)用總線的使用的第一類請求與第二類請求之間判優(yōu)，其中第一類請求和第二類請求是從總線代理發(fā)出的并且是不同的請求類型；和選擇邏輯，用于按判優(yōu)結(jié)果把總線授予第一類請求或第二類請求。
29.權(quán)利要求28的計算機系統(tǒng)，其中，判優(yōu)邏輯要確定多路復(fù)用總線上未完成的事務(wù)處理的數(shù)量是否超過預(yù)定的閥值數(shù)。
30.權(quán)利要求29的計算機系統(tǒng)，其中，判優(yōu)邏輯要確定多路復(fù)用總線上未完成的第一類事務(wù)處理的數(shù)量是否超過預(yù)定的第一閥值數(shù)。
31.權(quán)利要求29的計算機系統(tǒng)，其中，判優(yōu)邏輯要確定多路復(fù)用總線上未完成的第二類事務(wù)處理的數(shù)量是否超過預(yù)定的第二閥值數(shù)。
32.權(quán)利要求29的計算機系統(tǒng)，其中，總線代理包括一個存儲一個能被判優(yōu)邏輯用來在地址請求與數(shù)據(jù)請求之間判優(yōu)的閥值數(shù)的寄存器，該閥值數(shù)能被計算機系統(tǒng)內(nèi)駐留的應(yīng)用程序或操作系統(tǒng)動態(tài)地改變。
33.權(quán)利要求28的計算機系統(tǒng)，其中，總線代理包含一個處理器。
34.權(quán)利要求28的計算機系統(tǒng)，其中，總線代理包含一個總線橋接器。
35.權(quán)利要求28的計算機系統(tǒng)，其中，總線包含一個外部總線。
36.權(quán)利要求28的計算機系統(tǒng)，其中，總線包含一個連接一個處理器和一個高速緩沖存儲器資源的后面總線。
全文摘要
一種用于控制計算機系統(tǒng)內(nèi)的128位多路復(fù)用外部總線的設(shè)備,包括按外部總線上未完成的數(shù)據(jù)和/或監(jiān)測事務(wù)處理的數(shù)量在競爭的地址請求與數(shù)據(jù)請求之間判優(yōu)的判優(yōu)邏輯。根據(jù)該判優(yōu)的結(jié)果,選擇邏輯把多路復(fù)用總線授權(quán)給地址請求或數(shù)據(jù)請求。判優(yōu)邏輯在進(jìn)行判優(yōu)時可以將未完成的數(shù)據(jù)事務(wù)處理的數(shù)量與預(yù)定的數(shù)據(jù)閥值數(shù)作比較,該數(shù)據(jù)閥值數(shù)能被應(yīng)用程序或操作系統(tǒng)動態(tài)地改變,以便在預(yù)定的條件下優(yōu)化外部總線的通過量。
文檔編號G06F13/42GK1342287SQ99812600
公開日2002年3月27日 申請日期1999年8月18日 優(yōu)先權(quán)日1998年8月28日
發(fā)明者T·庫爾茨 申請人:英特爾公司