專利名稱：加法電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及加法電路，具體說涉及對多值數(shù)據(jù)進行相加的低耗電多值加法器以及利用電容耦合的加權(quán)加法電路。
在現(xiàn)有的數(shù)字電路中，一般使用基于二進制邏輯的二進制數(shù)字系統(tǒng)。然而，在二進制數(shù)字系統(tǒng)集成化的場合，為了用二進制表示數(shù)據(jù)，其連線數(shù)會增加，在其內(nèi)部布線所占的比例可達70～90％。因此，很難制成具有高速、高可靠性和低耗電的芯片。
于是，為了解決這一問題對使數(shù)據(jù)多值化的基于多值邏輯的數(shù)字系統(tǒng)進行了研究。
作為其一例，在

圖18上示出SD(帶符號數(shù)字)數(shù)制的SD數(shù)多值加法器的構(gòu)成。另外，圖18所示的SD數(shù)加法器是設(shè)為4進制SD數(shù)的多值加法器，示出的僅是其3位部分的結(jié)構(gòu)。
SD數(shù)制是對稱R進制數(shù)表示的一種，其與對稱R進制數(shù)不同點是R也可是偶數(shù)，各位值ai的取值在以下的范圍。另外，不論R為奇數(shù)(R＝2K+1，K為正整數(shù))還是偶數(shù)(R＝2K，K為大于2的正整數(shù))都成立。ai∈{-(K+1)，-K，... ，-1，0，1，...，K，(K+1)}其中，SD數(shù)的多值的2數(shù)X＝(xn-1，xn-2，...x0)，Y＝(yn-1，yn-2，...y0)的加法可按下面的3個步驟進行。
第1步，求出各多值輸入位相互的線性“相加和”Zi。線性“相加和”zi由下式表示。
zi＝xi+yi(1)但是，zi∈{-2(K+1)，...，0，...，2(K+1)}。
第2步，由線性“相加和”zi求出“中間和”wi和進位ci。線性“相加和”與“中間和”wi的關(guān)系以下式表示。
Rci+wi＝zi(2)
由式2可見，線性“相加和”除以進數(shù)R時的商為進位ci。此進位ci為ci∈{-1，0，1}，此時的余數(shù)相當于“中間和”wi。但是，假如考慮余數(shù)是負值的范圍，可以求出使余數(shù)的絕對值為最小的進位ci。
第3步，求出“中間和”與其低位位的進位Ci-1的線性“相加和”si。此線性“相加和”si由下式表示。
si＝wi+ci-1(3)此式(3)所示的線性“相加和”si是i位的最后輸出。
上述的第1步至第3步可由圖18所示的構(gòu)成順次執(zhí)行。第1步由加法器101、102、103...執(zhí)行，并由加法器101，102，103...分別輸出線性“相加和”zi-1、zi、zi+1...。此線性“相加和”zi-1、zi、zi +1...輸入到SD數(shù)的全加器(SDFA)111、112、113、于其中執(zhí)行上述的第2步，輸出“中間和”wi-1、wi、wi+1和進位ci-1、ci、ci+1。之后，利用線性加法器121、122、123執(zhí)行上述的第3步。由此可以由線性加法器121、122、123分別得出...(i-1)位、i位、(i+1)位...的最后輸出si-1、si、si+1。
這種加法器101、102、103...、全加器111、112、113，以及現(xiàn)有線性加法器121、122、123是由電流型電路構(gòu)成。因此，可以通過連線構(gòu)成加法單元及線性加法器。這種由電流型電路構(gòu)成的SD數(shù)的并行加法器的構(gòu)成如圖19所示。在這種并行加法器中，執(zhí)行第1步的加法單元利用連線141、142、143執(zhí)行，第2步利用全加器151、152、153執(zhí)行，執(zhí)行第3步得到最后輸出的線性加法器利用連線161、162、163執(zhí)行。
現(xiàn)有的SD數(shù)的多值加法器是由電流型電路構(gòu)成，并通過電流的流入和流出進行運算。因此，存在耗電大的缺點。
計算機科學(xué)的數(shù)字技術(shù)隨著微細加工技術(shù)的進步而得到顯著的進展，其設(shè)備的投資金額正在以加速度增加，現(xiàn)在模擬技術(shù)及模擬數(shù)字混合技術(shù)受到注目。因此，本申請人在特開平06-195483號公報、特開平06-215164號公報、特開平06-231286號公報、特開平06-243270公報、特開平06-013982號公報等之中提出電容耦合加權(quán)加法電路及應(yīng)用此種電路的乘法電路。
圖24示出的是此種乘法電路的一例。在其中一度將模擬輸入電壓Ai保持在取樣保持電路SH中，其輸出就通過多路轉(zhuǎn)換器MUX1～MUXn導(dǎo)向多個電容器C1～Cn。C1～Cn構(gòu)成將其輸出合并起來的電容耦合，各電容器C1～Cn具有對應(yīng)于2進制數(shù)的各位的權(quán)重的電容。因此，通過切換各多路轉(zhuǎn)換器可以對模擬電壓Ai進行2進制數(shù)相乘的乘法運算。多路轉(zhuǎn)換器MUX1～MUXn連接于SH輸出或參考電壓VREF，對數(shù)值為“0”的位選擇VREF。電容耦合的輸出連接于由奇數(shù)級的CMOS反相器串聯(lián)而成的反相放大電路I2，I2的輸出通過反饋電容器連接到輸入端。另一方面，取樣保持電路SH將由奇數(shù)級的CMOS反相器串聯(lián)而成的反相放大電路I1連接到輸入電容器的輸出端，I1的輸出通過反饋電容器CF1與其輸入端連接。
設(shè)上述電容器CI、CF的電容相等，取樣保持電路SH在CI中保持與Ai對應(yīng)的電荷，Ai的反向電壓，即電源電壓，設(shè)為Vd時，輸出為(Vd-Ai)。
多路轉(zhuǎn)換器以下的電路構(gòu)成乘法電路MUL，如果用Bi(i＝1～7Ai一側(cè)時為“0”，VREF一側(cè)時為“1”)表示多路轉(zhuǎn)換器的狀態(tài)，則乘法電路MUL的輸出電壓可表示為式(1)
其中，由于反向放大電路I1、I2包含由反饋電容器CF1、CF2組成的反饋回路，內(nèi)部設(shè)置有利用相位補償及增益補償?shù)恼袷幏乐闺娐?。但是，從取樣保持電路SH來看，連接到Ai的C1～Cn根據(jù)乘數(shù)而變化，電容負荷會發(fā)生變動。這可能影響取樣保持電路的特性而使上述振蕩防止電路不能發(fā)揮其作用。
本發(fā)明的目的是提供低耗電的SD數(shù)的多值加法器。
本發(fā)明另一目的是要提供一種可對前級電路電容負荷的變動進行抑制的加權(quán)加法電路。
為達到上述目的，本發(fā)明的多值加法器包括由將運算位數(shù)并行設(shè)置并對多值輸入的各位進行相加的全加器組成的并行加法單元、和將該并行加法單元各自輸出的一個低位位的進位輸出同該位的“中間和”輸出相加而生成該位的多值輸出的設(shè)置了運算位數(shù)的輸出加法單元；上述各個全加單元包括對兩個多值輸入的該位進行相加的加法單元、對該加法單元的輸出進行量化的量化單元、以及將該量化單元的輸出轉(zhuǎn)換為“中間和”輸出和進位輸出的邏輯轉(zhuǎn)換單元；而上述全加單元的加法單元、上述量化單元、上述邏輯轉(zhuǎn)換單元、及上述輸出加法單元由電壓型電路構(gòu)成。
在上述多值加法器中，上述加法單元包括電壓型反相放大器、將上述兩個多值輸入分別加到上述反相放大器輸入端的第1及第2電容器、在上述反相放大器的輸入端施加補償電壓的第3電容器、以及將上述反相放大器的輸入和輸出之間連接起來的第4電容器。
另外，上述量化單元具有把從上述加法單元輸出的多值數(shù)以可表示的最低限度的位數(shù)輸出的與該位數(shù)相等的閾值電路，向此閾值電路中輸入由上述加法單元輸出的線性“相加和”信號和輸出高位位的的前級閾值電路的輸出位信號。
上述閾值電路包括與輸入信號數(shù)相等的電容器及識別通過該電容器輸入的信號的“相加和”電平的電壓型識別電路。
此外，上述邏輯轉(zhuǎn)換單元包括由將上述量化單元輸出的量化數(shù)據(jù)按轉(zhuǎn)換表進行轉(zhuǎn)換的邏輯單元和利用由該邏輯單元輸出的“中間和”數(shù)據(jù)和進位數(shù)據(jù)輸出“中間和”信號和進位信號的數(shù)字模擬轉(zhuǎn)換單元。
此外，上述輸出加法單元還包括電壓型反相放大器、將上述邏輯轉(zhuǎn)換單元輸出的“中間和”信號和進位信號分別加到上述反相放大器的輸入端的第5和第6電容器、對上述反相放大器的輸入端施加補償電壓的第7電容器、以及在上述反相放大器的輸入和輸出端之間進行連接的第8電容器。
此外，在本發(fā)明的多值加法器中設(shè)置有刷新裝置，此刷新裝置由在上述并行加法單元及輸出加法單元的輸入邊設(shè)置的電容器的輸入邊端子上施加參考電壓的第1開關(guān)裝置和在上述并行加法單元及輸出加法單元的反相放大器的輸入和輸出端之間進行連接的電容器的輸出邊端子上施加參考電壓的第2開關(guān)裝置構(gòu)成。
此外，在本發(fā)明的多值加法器中設(shè)置有休眠裝置，此休眠新裝置由在上述并行加法單元及輸出加法單元的輸入邊設(shè)置的電容器的輸入邊端子上施加接地電壓的第1開關(guān)裝置和在上述并行加法單元及輸出加法單元的反相放大器的輸入和輸出端之間進行連接的電容器的輸出邊端子上施加接地電壓的第2開關(guān)裝置。
根據(jù)本發(fā)明的多值加法器，系由電壓型電路構(gòu)成的加法單元、量化單元、邏輯轉(zhuǎn)換單元和輸出加法單元構(gòu)成，所以幾乎無電流流過，并行加法單元幾乎不消耗電力。因此，可以得到耗電極低的SD數(shù)的多值加法器。
另外，如果使構(gòu)成多值加法器的各單元具備休眠功能，可進一步降低能耗。并且，如果使使構(gòu)成多值加法器的各單元具備刷新功能，則可使電容器上殘留的電荷放出，從而可消除殘留電荷的有害作用。
本發(fā)明的加權(quán)加法電路對電容耦合以并聯(lián)方式連接可變的附加電容負荷，并根據(jù)電容耦合的負荷狀況控制附加電容負荷。
圖1示出本發(fā)明的多值加法器的實施方式的一個構(gòu)成例。
圖2示出本發(fā)明的多值加法器的實施方式的并行加法單元的構(gòu)成例。
圖3示出本發(fā)明的多值加法器的實施方式的并行加法單元的加法單元的構(gòu)成。
圖4示出本發(fā)明的多值加法器的實施方式的并行加法單元的量化單元的構(gòu)成。
圖5示出本發(fā)明的多值加法器的實施方式的并行加法單元的詳細的量化單元的構(gòu)成。
圖6是示出本發(fā)明的多值加法器的實施方式的線性“相加和”、量化單元輸出、邏輯轉(zhuǎn)換單元輸出之間的相互關(guān)系的圖表。
圖7示出本發(fā)明的多值加法器的實施方式的4進制場合的量化單元、以及邏輯轉(zhuǎn)換單元的構(gòu)成。
圖8示出本發(fā)明的多值加法器的實施方式的4進制場合的邏輯單元單元的詳細構(gòu)成。
圖9是示出本發(fā)明的多值加法器的實施方式的4進制場合的量化單元的輸出、“中間和”數(shù)據(jù)、“中間和”、進位數(shù)據(jù)以及進位之間的相互關(guān)系的圖表。
圖10示出本發(fā)明的多值加法器的實施方式的4進制場合的第1個DA轉(zhuǎn)換器的詳細構(gòu)成。
圖11示出本發(fā)明的多值加法器的實施方式的4進制場合的第2個DA轉(zhuǎn)換器的詳細構(gòu)成。
圖12示出本發(fā)明的多值加法器的實施方式的4進制場合的第1個DA轉(zhuǎn)換器另外一種詳細構(gòu)成。
圖13示出本發(fā)明的多值加法器的實施方式的4進制場合的第2個DA轉(zhuǎn)換器另外一種詳細構(gòu)成。
圖14示出本發(fā)明的多值加法器的實施方式的4進制場合的多值輸入及多值輸出的數(shù)值的對應(yīng)電位的一例。
圖15示出本發(fā)明的多值加法器的實施方式的4進制場合的線性“相加和”的數(shù)值對應(yīng)電位的一例。
圖16示出本發(fā)明的多值加法器的實施方式的4進制場合的“中間和”及進位的數(shù)值的對應(yīng)電位的一例。
圖17示出本發(fā)明的多值加法器中具有刷新功能及休眠功能的加法電路。
圖18示出多值加法器的構(gòu)成。
圖19示出現(xiàn)有的電流型多值加法器的構(gòu)成。
圖20為示出本發(fā)明的加權(quán)加法電路的一實施例的電路圖。
圖21為示出同一實施例的附加電容負荷的電路圖。
圖22為示出同一實施例的負荷特性的曲線圖。
圖23為示出另外的附加電容負荷的負荷特性的曲線圖。
圖24為示出現(xiàn)有的加權(quán)加法電路的電路圖。
本發(fā)明的實施方式圖1示出本發(fā)明的SD數(shù)的多值加法器的實施方式的構(gòu)成。但是，在圖1中只示出關(guān)于(i-1)位及i位2位部分加法的構(gòu)成。
在圖1中，SD數(shù)的多值的2個數(shù)X＝(xn-1，xn-2，...x0)，Y＝(yn-1，yn-2，...y0)的加法中的(i-1)位的多值輸入被輸入到并行加法單元(SDA)1-(i-1)，并對作為2個數(shù)X、Y的(i-1)位的線性“相加和”zi-1(zi-1＝xi-1+yi-1)進行運算。并且，利用線性“相加和”zi-1對“中間和”wi-1和進位ci-1進行運算。線性“相加和”zi-1和“中間和”wi-1的關(guān)系變?yōu)镽ci-1+wi-1＝zi-1。其中的R為進位數(shù)。
另外，i位的加法運算，作為2個數(shù)X、Y的i位的xi、yi輸入并行加法單元(SDA)1-i并對其線性“相加和”zi(zi＝xi+yi)進行運算。并且，利用線性“相加和”zi對“中間和”wi和進位ci進行運算。線性“相加和”zi和“中間和”wi的關(guān)系變?yōu)镽ci+wi＝zi。其中的R為進位數(shù)。
由并行加法單元1-(i-1)輸出的“中間和”wi-1提供給輸出加法單元2-(i-1)并與由(i-2)位的并行加法單元輸出的進位ci-1相加而輸出(i-1)位的多值的最后輸出si-1。
由并行加法單元1-i輸出的“中間和”wi提供給輸出加法單元2-i與從(1-i)位的并行加法單元1-(i-1)輸出的進位ci-1相加而輸出i位的多值的最后輸出si。
另外，線性“相加和”zi-1、zi用進位數(shù)R除時所得的商為進位ci-1、ci。此ci-1、ci是ci-1∈{-1，0，1}、ci∈{-1，0，1}，此時的余數(shù)相當于“中間和”wi-1、wi。但是，假設(shè)也考慮余數(shù)為負值的范圍，可通過運算求出進位ci-1、ci使余數(shù)的絕對值最小值。
此外，如圖所示，輸出加法單元2-(i-1)、2-i做成為電壓型電路，包括做成為CMOS反相器的反相放大器A1、連接到反相放大器A1的輸入邊的2個電容器C1、C2和連接在反相放大器A1的輸入輸出之間的電容器C3。另外，電容器C1、C2和C3的電容值的比率為1∶1∶1。
并行加法單元如上所述按每一位設(shè)置，在做成n位的多值加法器的場合下，并行設(shè)置n個并行加法單元1-1～1-n。此并行加法單元的構(gòu)成如圖2所示。但是，圖2所示的并行加法單元是以i位的并行加法單元1-i為例，本發(fā)明的多值加法器的n個并行加法單元的構(gòu)成完全相同。
圖2所示的并行加法單元的構(gòu)成包括對作為2個數(shù)X、Y的i位的xi、yi的線性“相加和”-zi進行運算的加法單元10、對線性“相加和”-zi進行量化的量化單元11和通過對已量化的數(shù)據(jù)進行邏輯轉(zhuǎn)換而輸出“中間和”wi和進位ci的邏輯轉(zhuǎn)換單元12。
加法單元10的構(gòu)成如圖3所示，加法單元10做成為電壓型電路，包括做成為CMOS反相器的反相放大器A11、連接到反相放大器A11的輸入邊的3個電容器C11、C12、C13和連接在反相放大器A11的輸入輸出之間的電容器C14。另外，電容器C1、C2、C3和C4的電容值的比率為1∶1∶2∶2。在電容器C11、C12上分別施加2個數(shù)X、Y的i位的xi、yi，而在電容器C13上施加調(diào)節(jié)線性“相加和”-zi的電壓電平用的補償電壓Voff。關(guān)于此補償電壓Voff的電壓電平見后述。另外，雖然加法單元10的輸出是經(jīng)過反相的線性“相加和”-zi，但因為加法單元以后所進行運算對最后輸出沒有影響，所以沒有什么關(guān)系。
另外，量化單元11也做成為電壓型電路。此量化單元11的構(gòu)成如圖4所示。在圖4中所示的例子是多值輸入X、Y為4進制的場合的量化單元11的構(gòu)成。
此處，在X、Y為4進制的場合，進行4ci+wi＝zi運算并由邏輯轉(zhuǎn)換單元12輸出“中間和”wi和進位ci，而多值X、Y為4進制(K＝2)的場合，各位值ai的范圍可表示為ai∈{-(K+1)，-K，...，-1，0，1，...，K，(K+1)}多值輸入x1、y1為xi∈{-3，-2，-1，0，1，2，3}yi∈{-3，-2，-1，0，1，2，3}所以，線性“相加和”-zi取值范圍為zi∈{-6，-5，-4，-3，-2，-1，0，1，2，3，4，5，6}此處，“中間和”wi和進位ci可根據(jù)線性“相加和”zi的范圍以下述方式確定。
2≤zi時 wi＝zi-4，ci＝1-1≤zi≤1時 wi＝zi，ci＝0zi≤-2時 wi＝zi+4，ci＝-1即線性“相加和”zi、“中間和”wi和進位ci的關(guān)系如圖6中的圖表所示。
于是，在量化單元11中，可輸出與圖6的圖表中所示的線性“相加和”zi對應(yīng)的b3、b2、b1、b0的4位的數(shù)據(jù)而量化。為得到此4位的數(shù)據(jù)，如圖4所示，備有4個閾值電路21、22、23和24。第1閾值電路21輸出最高位位(最高有效位MSB)b3，第2閾值電路22輸出第2位b2，第3閾值電路23輸出第3位b1，而第4閾值電路24輸出最低位位(最低有效位LSB)b0。
在圖5中示出第1閾值電路21至第4閾值電路24的詳細電路圖的一例。如此圖所示，第1閾值電路21至第4閾值電路24是利用電壓而動作的電壓型電路。
第1閾值電路21包括一端加有線性“相加和”zi的電容器C21a、一端加有電源電壓Vdd的電容器C21b、一端加有接地電位的電容器C21c、為構(gòu)成反相器而級聯(lián)連接的p溝道MOS型場效應(yīng)晶體管(FET)T11及n溝道的MOSFET T12。這兩個MOSFET T11和T12的柵互相連接，并且此部分同電容器C21a、C21b、C21c的另一端連接。在此場合，p MOSFET T11和n MOSFETT12的源之間所加的電源電壓Vdd的1/2設(shè)計為反相器的閾電壓。也即當反相器的輸入電位不超過Vdd/2時，MSBb3為“1”，而當輸入電位超過Vdd/2時則反轉(zhuǎn)為“0”。
第2閾值電路22包括一端加有線性“相加和”zi的電容器C22a、一端加有由第1閾值電路21輸出的MSB b3的電容器C22b、一端加有電源電壓Vdd的電容器C22c、一端加有接地電位的電容器C22d、為構(gòu)成反相器而級聯(lián)連接的p溝道MOSFET T21及n溝道的MOSFET T22。這兩個MOSFET T21和T22的柵互相連接，并且此部分同電容器C22a、C22b、C22c、C22d的另一端連接。在此場合，p MOSFET T21和n MOSFET T22的源之間所加的電源電壓Vdd的1/2設(shè)計為反相器的閾電壓。也即當反相器的輸入電位不超過Vdd/2時，第2位b2為“1”，而當輸入電位超過Vdd/2時則反轉(zhuǎn)為“0”。
第3閾值電路23包括一端加有線性“相加和”zi的電容器C23a、一端加有由第1閾值電路21輸出的MSB b3的電容器C23b、一端加有由第2閾值電路22輸出的第2位b2的電容器C23c、一端加有電源電壓Vdd的電容器C23d、一端加有接地電位的電容器C23e、為構(gòu)成反相器而級聯(lián)連接的p溝道MOSFET T31及n溝道的MOSFET T32。這兩個MOSFET T31和T32的柵互相連接，并且此部分同電容器C23a、C23b、C23c、C23d、C23e的另一端連接。在此場合，p MOSFET T31和n MOSFET T32的源之間所加的電源電壓Vdd的1/2設(shè)計為反相器的閾電壓。也即當反相器的輸入電位不超過Vdd/2時，第3位b1為“1”，而當輸入電位超過Vdd/2時則反轉(zhuǎn)為“0”。
第4閾值電路24的構(gòu)成包括一端加有線性“相加和”zi的電容器C24a、一端加有由第1閾值電路21輸出的MSB b3的電容器C24b、一端加有由第2閾值電路22輸出的第2位b2的電容器C24c、一端加有由第3閾值電路23輸出的第3位b1的電容器C24d、一端加有電源電壓Vdd的電容器C24e、一端加有接地電位的電容器C24f、為構(gòu)成反相器而級聯(lián)連接的p溝道MOSFET T41及n溝道的MOSFET T42。這兩個MOSFET T41和T42的柵互相連接，并且此部分同電容器C24a、C24b、C24c、C24d、C24e、C24f的另一端連接。在此場合，p MOSFET T41和n MOSFET T42的源之間所加的電源電壓Vdd的1/2設(shè)計為反相器的閾電壓。也即當反相器的輸入電位不超過Vdd/2時，第LSB b0為“1”，而當輸入電位超過Vdd/2時則反轉(zhuǎn)為“0”。
另外，量化單元11的反相器也可由奇數(shù)級多級連接而構(gòu)成。
如在如此構(gòu)成的量化單元11上輸入具有多值電位“-6～6”的線性“相加和”zi，則輸出為如圖6所示量化單元輸出的4位的數(shù)據(jù)b3～b0。例如，線性“相加和”zi的電平為“-6”時，輸出為“0000”的4位數(shù)據(jù)，線性“相加和”zi的電平為“0”時，輸出為“0110”的4位數(shù)據(jù)，線性“相加和”zi的電平為“6”時，輸出為“1100”的4位數(shù)據(jù)。
但是，因為線性“相加和”zi的多值電平的數(shù)目對“-6～6”而言為13個電平數(shù)，所以利用從“0000”增加到“1100”可以表示13種的數(shù)據(jù)。此時，多值電平的“0”與4位數(shù)據(jù)“0110”對應(yīng)。
另外，多值電平“0”也不限定用“0110”表示，也可以用“0111”～“1001”的任何的4位數(shù)據(jù)來表示。在改變對應(yīng)于多值電位“0”的4位數(shù)據(jù)時，要根據(jù)對應(yīng)于多值電位“0”的4位數(shù)據(jù)，改變確定的補償電位的值，并同時要與之相應(yīng)地改變邏輯單元31的構(gòu)成。
此外，由圖5可知，量化單元11的電源為單電源而使其構(gòu)成可以簡化。比如，多值電平“0”時的輸入電位可以不是0伏而是經(jīng)過補償?shù)拇_定電位。其一例示于圖14。圖14示出的是4進制多值輸入xi、yi和表示多值加法運算最后輸出的線性“相加和”si的多值各數(shù)值的電位例。在圖14所示的例子中，電源電壓為Vdd時表示多值電位數(shù)值“3”的電位中央值設(shè)為7/8Vdd，其范圍設(shè)為±dV1(Vdd/16)。以下，每當數(shù)值減小時，表示數(shù)值的電平中央值減少Vdd/8。其中對任意一數(shù)值其范圍都為±dV1(＝Vdd/16)。
另外，在圖15中示出表示4進制多值輸入xi、yi的線性“相加和”zi的數(shù)值“-6～6”的電位一例。由于線性“相加和”zi輸入到量化單元11，也可以說圖15示出量化單元11的量化電平。在圖15所示的示例中，電源電壓為Vdd時表示多值電平數(shù)值“6”的電位的中央值為25/32Vdd，其范圍為大于25/32Vdd-dV2(＝24/32Vdd)。以下，每當數(shù)值減少時，表示數(shù)值的電位中央值減少Vdd/16。但是，除“-6”外，其范圍都為±dV2(＝Vdd/32)。此外，數(shù)值“-6”的范圍小于1/32Vdd+dV2(＝2/32Vdd)。
但是，圖14所示的數(shù)值“0”的中央值為4/8Vdd，而圖15所示的量化單元11的量化電位數(shù)值“0”的中央值為13/32Vdd，較前者低3/32Vdd的電平。如果就按原樣將線性“相加和”zi輸入量化單元11，則由于作為參考電位的電位不等，會產(chǎn)生誤差。于是，為了不產(chǎn)生誤差，在加法單元10中，在反相放大器A11上施加補償電壓Voff。并且，由于反相放大器A11的輸入端子的電壓受到Vdd/2電壓的偏置，此補償電壓Voff為Vdd·(1/2+3/32)＝19/32Vdd。
通過在反相放大器A11上施加此補償電壓Voff，可使輸出的線性“相加和”zi的輸出電位一致。
另外，多值輸入xi、yi為4進制的場合的加法單元10的輸出所輸入的量化單元11和邏輯轉(zhuǎn)換單元12的構(gòu)成示于圖7。
如此圖所示，量化單元11將線性“相加和”zi量化而輸出與線性“相加和”zi的電平相應(yīng)的b3～b0的4個位。此4位b3～b0的數(shù)據(jù)輸入到由邏輯單元31和兩個加法單元32、33組成的邏輯轉(zhuǎn)換單元12。由邏輯單元31輸出由3位組成的“中間和”數(shù)據(jù)w0、w1、w2和由2位組成的進位數(shù)據(jù)c0、c1。于是，由3位組成的“中間和”w0、w1、w2輸入第2個DA轉(zhuǎn)換器33(DAC3)，輸出“中間和”w1，而由2位組成的進位數(shù)據(jù)c0、c1輸入到第1個DA轉(zhuǎn)換器32(DAC2)并輸出進位c1。
其次，邏輯單元31的詳細構(gòu)成如圖8所示。此邏輯單元31由2個反相器INV1、INV2、3個與門AND1、AND2、AND3、3個非反相邏輯元件NIN1、NIN2、NIN3、1個或門OR1組合而成，可滿足如下所示的邏輯式w0＝b0，w1＝b1，w2＝b2*反相b1*反相b0
c0＝b2*(b0+b1*反相b0)，c1＝b3另外，構(gòu)成邏輯單元31的邏輯元件，比如，由作為電壓型電路的CMOS數(shù)字電路構(gòu)成。
在圖9中示出的轉(zhuǎn)換表示出圖8所示的邏輯單元的4位輸入數(shù)據(jù)b3、b2、b1、b0，輸出的“中間和”w0、w1、w2，和進位數(shù)據(jù)c0、c1之間的關(guān)系。此轉(zhuǎn)換表表示的是根據(jù)上述邏輯式對4位數(shù)據(jù)b3、b2、b1、b0進行轉(zhuǎn)換的“中間和”數(shù)據(jù)w0、w1、w2以及進位數(shù)據(jù)c0、c1。
于是，由邏輯單元31輸出的“中間和”數(shù)據(jù)w0、w1、w2輸入到第2DA轉(zhuǎn)換器33，而進位數(shù)據(jù)c0、c1輸入到第1DA轉(zhuǎn)換器32。
此第1DA轉(zhuǎn)換器32的詳細構(gòu)成示于圖10，第2DA轉(zhuǎn)換器33的詳細構(gòu)成示于圖11。
如圖所示的第1DA轉(zhuǎn)換器32的構(gòu)成做成為電壓型電路，且包括由CMOS反相器構(gòu)成的反相放大器A41、連接到反相放大器A41的輸入邊的3個電容器C41、C42、C43、和連接在反相放大器A41的輸入和輸出之間的電容器C44。另外，電容器C41、C42、C43、C44的電容值比率為1∶2∶1∶8。在電容器C41、C42上分別施加進位數(shù)據(jù)c0、c1，而在電容器C43上施加用于調(diào)整輸出的進位-c的電壓電平的補償電壓Voff2。
此補償電壓Voff2的電壓電平為電源電壓Vdd，并且由于倒相放大器A41的設(shè)計為使輸入端子的電位Vb為Vdd/2，所以進位-c的電位會移位-(Vdd-Vdd/2)*1/8＝-Vdd/16。
由此，進位c的數(shù)值“-1，0，1”的電位如圖16的上段所示。此進位c的電位將等于對應(yīng)多值輸入xi、yi的數(shù)值的電位。
另外，圖11所示的第2DA轉(zhuǎn)換器33為電壓型電路，其包括由CMOS反相器構(gòu)成的反相放大器A51、連接于反相放大器A51的輸入邊的4個電容器C51、C52、C53、C54和連接于反相放大器A51的輸入和輸出之間的電容器C55。另外，電容器C51、C52、C53、C54、C55的電容值的比率為1∶2∶4∶3∶8。在電容器C51、C52、C53上分別施加“中間和”施加w0、w1、w2，而在電容器C54上施加的是用于調(diào)整所輸出的“中間和”-w的電壓電平的補償電壓Voff3。
此補償電壓Voff3的電壓電平為電源電壓Vdd，并且由于倒相放大器A51的設(shè)計為使輸入端子的電位Vb為Vdd/2，“中間和”-w的電位會移位-(Vdd-Vdd/2)*3/8＝-3Vdd/16。
由此，“中間和”-w的數(shù)值“-2，-1、0，1、2”的電位如圖16的下段所示。此“中間和”-W的電位將等于對應(yīng)多值輸入xi、yi的數(shù)值的電位。
上述的第1DA轉(zhuǎn)換器32及第2DA轉(zhuǎn)換器33并不限于圖10及圖11所示的構(gòu)成，也可按圖12和圖13所示構(gòu)成。下面說明圖12所示的第1DA轉(zhuǎn)換器32的另一構(gòu)成例及圖13所示的第2DA轉(zhuǎn)換器33的另一構(gòu)成例。
圖12所示的第1DA轉(zhuǎn)換器32的構(gòu)成與圖10所示的第1DA轉(zhuǎn)換器32的構(gòu)成比較，其構(gòu)成的不同之處在于根據(jù)進位數(shù)據(jù)c0、c1的值而選擇電源電壓Vdd或接地電壓GND并分別施加于電容器C41、C42。具體而言，在進位數(shù)據(jù)c0取“1”值時，在進位數(shù)據(jù)c0作為選擇信號施加于其上的多路轉(zhuǎn)換器MUX1中選擇電源電壓Vdd而輸出。并且，在進位數(shù)據(jù)c0取“0”值時，在多路轉(zhuǎn)換器MUX1中選擇接地電壓GND而輸出。
在進位數(shù)據(jù)c1作為選擇信號施加于其上的多路轉(zhuǎn)換器MUX2中也同樣如此，在進位數(shù)據(jù)c1取“1”值時，在多路轉(zhuǎn)換器MUX2中選擇電源電壓Vdd而輸出，在進位數(shù)據(jù)c1取“0”值時，在多路轉(zhuǎn)換器MUX1中選擇接地電壓GND而輸出。
這樣，通過將利用多路轉(zhuǎn)換器MUX1、MUX2選擇的電源電壓Vdd或接地電壓GND分別施加于C41、C42就可以防止進位數(shù)據(jù)c0、c1信號電平的劣化。因為圖12的其他構(gòu)成與上述圖10所示的構(gòu)成相同，故其說明省略。
另外，圖13所示的第2DA轉(zhuǎn)換器33的構(gòu)成與圖11所示的第2DA轉(zhuǎn)換器33的構(gòu)成比較，其構(gòu)成的不同之處在于根據(jù)“中間和”數(shù)據(jù)w0、w1、w2的值而選擇電源電壓Vdd或接地電壓GND并分別施加于電容器C51、C52。具體而言，在“中間和”數(shù)據(jù)w0取“1”值時，在“中間和”數(shù)據(jù)w0作為選擇信號所施加的多路轉(zhuǎn)換器MUX10中選擇電源電壓Vdd而輸出。并且，在“中間和”數(shù)據(jù)w0取“0”值時，在多路轉(zhuǎn)換器MUX10中選擇接地電壓GND而輸出。
在“中間和”數(shù)據(jù)w1作為選擇信號施加于其上的多路轉(zhuǎn)換器MUX11中或在“中間和”數(shù)據(jù)w2作為選擇信號施加于其上的多路轉(zhuǎn)換器MUX12中也同樣如此，在“中間和”數(shù)據(jù)w1、w2取“1”值時，在多路轉(zhuǎn)換器MUX11、12中選擇電源電壓Vdd而輸出。在“中間和”數(shù)據(jù)w1、w2取“1”值時，在多路轉(zhuǎn)換器MUX11、12中選擇接地電壓GND而輸出。
這樣，通過將利用多路轉(zhuǎn)換器MUX10～MUX12選擇的電源電壓Vdd或接地電壓GND分別施加于電容器C51、C52、C53就可以防止“中間和”數(shù)據(jù)w0～w2信號電平的劣化。因為圖13的其他構(gòu)成與上述圖11所示的構(gòu)成相同，故其說明省略。
但是，在本發(fā)明的多值加法器中使用的是具有電容器的電路，因而，就存在如果電容器上有電荷殘留就會在多值加法運算中產(chǎn)生誤差的擔(dān)心。所以，在圖17中示出具有消除電容器殘留電荷的刷新功能和更進一步降低反相器的耗能的低耗電休眠功能的加法電路。此加法電路在直接適用于上述本發(fā)明的多值加法器的加法單元10、輸出加法單元2、第1DA轉(zhuǎn)換器33的同時，通過去掉有關(guān)反饋電容器的構(gòu)成部分也可用于量化單元11。
下面，說明圖17所示的加法電路。在此加法電路中設(shè)置有在第1輸入電容器Cin1上施加第1多值輸入電壓Vin1的第1開關(guān)SWin1和在第1輸入電容器Cin1上施加參考電位Vref的第2開關(guān)SWri1，同時在反相器INV的輸入和輸出之間連接有使反饋電容器Cf短路的第3開關(guān)SWr。另外設(shè)置有使第1輸入電容器Cin1的輸入邊接地的第4開關(guān)SWsi1。并且，在反饋電容器Cf的反相放大器INV的輸出邊的端子上設(shè)置有用于與控制反相放大器INV的輸出和反饋電容器Cf的輸出邊連接的第5開關(guān)SWf、用于與控制反饋電容器Cf的輸出邊的端子和參考電位Vref連接的第6開關(guān)SWrf、以及用于與控制反饋電容器Cf的輸出邊的端子和接地連接的第7開關(guān)SWsf。
另外，還設(shè)置有在第2輸入電容器Cin2上施加第2多值輸入電壓Vin2的第8開關(guān)SWin2和在第1輸入電容器Cin1上施加參考電位Vref的第9開關(guān)SWri2，同時還外設(shè)置有使第2輸入電容器Cin2的輸入邊接地的第10開關(guān)SWsi2。
在如此形成的加法電路中，當?shù)?開關(guān)SWin1、第8開關(guān)SWin2、以及第5開關(guān)SWf處于導(dǎo)通狀態(tài)，而所有其他的開關(guān)打開狀態(tài)的常態(tài)時，第1多值輸入電壓Vin1輸入到第1電容器Cin1，而第2多值輸入電壓Vin2輸入到第2電容器Cin2使之相加，相加的結(jié)果由反相器INV的輸出端子作為Vout輸出。
于是，在第1開關(guān)SWin1、第8開關(guān)SWin2及第5開關(guān)SWf打開的同時，第4開關(guān)SWsi1、第10開關(guān)SWsi2和第7開關(guān)SWsf打開，第2開關(guān)SWri1、第9開關(guān)SWri2、第6開關(guān)SWrf及第3開關(guān)SWr閉合之時，在第1輸入電容器Cin1、第2輸入電容器Cin2的輸入邊以及反饋電容器Cf的輸出邊上施加參考電位Vref。并且，由于反相放大器INV的輸入邊和輸出邊短路，所以第1輸入電容器Cin1、第2輸入電容器Cin2及反饋電容器Cf上積蓄的殘留電荷被消除而進行刷新。此時，上述反相放大器INV的輸出是參考電位Vref。
另外，參考電壓Vref是電源電壓Vdd的1/2的電壓。
并且，在第1開關(guān)SWin1、第8開關(guān)SWin2及第5開關(guān)SWf打開的同時，第2開關(guān)SWri1、第9開關(guān)SWri2、第6開關(guān)SWrf和第3開關(guān)SWr打開、第4開關(guān)SWsi1、第10開關(guān)SWsi2及第7開關(guān)SWsf閉合之時，此加法電路處于休眠狀態(tài)。即反相放大器INV在不連接反饋電容器Cf的同時，成為輸入連接于接地電位的CMOS反相器電路，工作于飽和狀態(tài)。所以，構(gòu)成反相器的CMOS反相器電路的耗電程度可以忽略。此外，即使用電源電位Vdd代替接地電位加于各電容器的一端，也可以同樣地變成低耗電的休眠狀態(tài)。
另外，通過利用刷新信號或休眠信號控制第1開關(guān)Swri1～第10開關(guān)SWsi2打開/閉合而對上述刷新動作或休眠動作進行控制。
另外，在上面的說明中是以4進制數(shù)的多值輸入為例進行說明，但本發(fā)明并不限于此種情況，也可以實現(xiàn)任意進制數(shù)的多值加法器。
還有，上面說明的本發(fā)明的多值加法器的各單元是由電壓型電路構(gòu)成的，圖中示出本發(fā)明的多值加法器的單電源的電壓型電路也可改由正負電源的電壓型電路構(gòu)成。此時，因為可以將多個正負數(shù)數(shù)值分配給正負電位，所以不必施加補償電壓。
并且，反相器構(gòu)成的反相放大器及閾值電路內(nèi)的反相器是由一級構(gòu)成的，但本發(fā)明并不受此限制，也可將奇數(shù)個反相器通過級聯(lián)連接而構(gòu)成。
另外，與上面說明的多值的數(shù)值對應(yīng)的電位只舉出了一個例子，但本發(fā)明并不限于此一個電位，可以將任意的電位分配給各個數(shù)值。
根據(jù)本發(fā)明的多值加法器，包括由電壓型電路構(gòu)成的加法單元、量化單元、邏輯轉(zhuǎn)換單元和輸出加法單元，所以幾乎無電流流過，并行加法單元幾乎不消耗電力。因此，可以得到耗電極低的SD數(shù)的多值加法器。
另外，如果使構(gòu)成多值加法器的各單元具備休眠功能，可進一步降低能耗。并且，如果使使構(gòu)成多值加法器的各單元具備刷新功能，則可使電容器上殘留的電荷放出，從而可消除殘留電荷的有害作用。
下面根據(jù)附圖20～24對本發(fā)明的通信方式的一實施例進行說明。其中對同一或相當部分采用同一標號。
在圖20中，作為乘法電路而構(gòu)成的加權(quán)加法電路MUL備有由輸出端子合并起來的由多個電容器C1～Cn組成的電容耦合、分別連接到各電容器的輸入端子并將模擬輸入電壓(Vd-Ai)或參考電壓VREF連接到各該電容器的多路轉(zhuǎn)換器MUX1～MUXn、連接到上述電容耦合的輸出端的反向放大電路I2、和將此反向放大電路的輸出與其輸入連接的反饋電容器CF2，并實現(xiàn)上述式(1)的乘法計算(加權(quán)計算)。
取樣保持電路SH連接到加權(quán)加法電路MUL的輸入端，此取樣保持電路的輸出端(以節(jié)點N表示)上連接有與電容耦合并聯(lián)的附加的電容負荷VL。圖21示出附加電容負荷VL。
在圖21中，負荷VL中的電容器C21、C22的1端子分別通過多路轉(zhuǎn)換器MUX21、MUX22與N節(jié)點連接，電容器的另一端子與參考電壓VREF連接。多路轉(zhuǎn)換器MUX21、MUX22將上述1端子與節(jié)點N或參考電壓VREF連接，在選擇參考電壓時，其兩端與VREF連接。反向放大電路I2的輸入端子經(jīng)常保持參考電壓，電容器C21、C22上施加與電容耦合的輸出邊相等的電壓。
設(shè)多路轉(zhuǎn)換器MUX1～MUXn的控制信號為CTRL1，多路轉(zhuǎn)換器MUX21～MUX22的控制信號為CTRL2，并設(shè)電容耦合的加權(quán)為7位的2進制數(shù)，則CTRL1可利用上述的標號以B1～B7表示。于是，假設(shè)使C21的電容等于Cn-2＝C5，C22的電容等于Cn-1＝C6，將MUX21連接到節(jié)點N上的信號為上述B6的反相，將MUX22連接到節(jié)點N上的信號為上述B7的反相。
此時的節(jié)點N上加有由電容耦合產(chǎn)生的電容負荷和附加電容負荷L2的合計負荷。其中
L2＝24·B6+25·B7(式3)兩者總和的全負荷Lt如式(4)所示。
圖22為示出該負荷特性的曲線圖，可以看到全負荷變動受到抑制。另外，如果附加電容負荷內(nèi)設(shè)置更多電容器，從而可生成更多級的附加電容，則可使全負荷更為均勻。
另外，假設(shè)使C21的電容等于Cn-1＝C6，C22的電容等于Cn＝C7，將MUX21連接到節(jié)點N上的信號為 [外1]，將MUX22連接到節(jié)點N上的信號為 [外2]，則附加電容負荷L2、全負荷Lt如式(5)、(6)所示。
L2＝25·(B6·B7)+26·(B6·B7) (式5)
另外，其負荷特性如圖23所示。根據(jù)此構(gòu)成，雖然與圖22的特性比較負荷的變動減小，但要求更大的附加電容負荷，電路的規(guī)模擴大。
如前所述，因為本發(fā)明的加權(quán)加法電路對電容耦合以并聯(lián)方式連接可變的附加電容負荷，并根據(jù)電容耦合的負荷狀況控制附加電容負荷，從而對前級電路的電容負荷的變動受到抑制而得到良好的效果。
權(quán)利要求
1.一種多值加法器，其特征在于包括由將運算位數(shù)并行設(shè)置、對各值的輸入進行相加的全加器組成的并行加法單元、和將各個并行加法單元輸出的一個低位位的進位輸出同該位的“中間和”輸出相加而生成該位的多值輸出的設(shè)置了運算位數(shù)的輸出加法單元；上述各個全加單元包括對兩個多值輸入的該位進行相加的加法單元、對該加法單元的輸出進行量化的量化單元、以及將該量化單元的輸出轉(zhuǎn)換為“中間和”輸出和進位輸出的邏輯轉(zhuǎn)換單元；上述全加單元的加法單元、上述量化單元、上述邏輯轉(zhuǎn)換單元、上述輸出加法單元由電壓型電路構(gòu)成。
2.如權(quán)利要求1中所述的多值加法器，其特征在于上述加法單元包括電壓型反相放大器、將上述兩個多值輸入分別加到上述反相放大器輸入端的第1及第2電容器、在上述反相放大器的輸入端施加補償電壓的第3電容器、以及將上述反相放大器的輸入和輸出之間連接起來的第4電容器。
3.如權(quán)利要求1中所述的多值加法器，其特征在于上述量化單元具有輸出可至少表示上述加法單元輸出的多值數(shù)的畢特位數(shù)的、與該位數(shù)相等的閾值電路，向此閾值電路中輸入由上述加法單元輸出的線性“相加和”信號和輸出高位畢特位的前級閾值電路的輸出位信號。
4.如權(quán)利要求3中所述的多值加法器，其特征在于上述閾值電路包括與輸入信號數(shù)相等的電容器及識別通過各該電容器輸入的信號的“相加和”電平的電壓型識別電路。
5.如權(quán)利要求1中所述的多值加法器，其特征在于上述邏輯轉(zhuǎn)換單元包括將由上述量化單元輸出的量化數(shù)據(jù)按轉(zhuǎn)換表進行轉(zhuǎn)換的邏輯單元和利用由該邏輯單元輸出的“中間和”數(shù)據(jù)和進位數(shù)據(jù)，輸出“中間和”信號和進位信號的數(shù)字模擬轉(zhuǎn)換單元。
6.如權(quán)利要求1中所述的多值加法器，其特征在于上述輸出加法單元還包括電壓型反相放大器、將上述邏輯轉(zhuǎn)換單元輸出的“中間和”信號和進位信號分別加到上述反相放大器的輸入端的第5和第6電容器、對上述反相放大器的輸入端施加補償電壓的第7電容器、以及在上述反相放大器的輸入和輸出端之間進行連接的第8電容器。
7.如權(quán)利要求1中所述的多值加法器，其特征在于設(shè)置有刷新裝置，該刷新裝置由在上述并行加法單元及輸出加法單元的輸入側(cè)設(shè)置的電容器的輸入側(cè)端子上施加參考電壓的第1開關(guān)裝置和在上述并行加法單元及輸出加法單元的反相放大器的輸入和輸出端之間進行連接的電容器的輸出側(cè)端子上施加參考電壓的第2開關(guān)裝置構(gòu)成。
8.如權(quán)利要求1中所述的多值加法器，其特征在于設(shè)置有休眠裝置，該休眠裝置由在上述并行加法單元及輸出加法單元的輸入側(cè)設(shè)置的電容器的輸入側(cè)端子上施加接地電壓的第1開關(guān)裝置和在上述并行加法單元及輸出加法單元的反相放大器的輸入和輸出端之間進行連接的電容器的輸出側(cè)端子上施加接地電壓的第2開關(guān)裝置構(gòu)成。
9.一種加權(quán)加法電路，備有由輸出端子合并起來的由多個電容器組成的電容耦合；分別連接到各電容器的輸入端子并將模擬輸入電壓或參考電壓連接到各該電容器的轉(zhuǎn)換器；連接到上述電容耦合的輸出端的反向放大電路；以及將此反向放大電路的輸出與其輸入連接的反饋電容器，其特征在于，還設(shè)置有與上述電容耦合并聯(lián)連接到模擬輸入電壓的附加電容負荷，此附加電容負荷具有一個或多個的1端子與參考電壓連接的附加電容器；將各電容器的另一端子與上述模擬輸入電壓或參考電壓連接的附加轉(zhuǎn)換器。
10.如權(quán)利要求9中所述的加權(quán)加法電路，其特征在于，電容耦合內(nèi)的電容器具有與2進制數(shù)的各位的權(quán)數(shù)相當?shù)碾娙荨?br> 11.如權(quán)利要求10中所述的加權(quán)加法電路，其特征在于，附加電容器由多個電容器組成，其電容等于與從2進制數(shù)的高位開始的2位以上的多位的權(quán)重對應(yīng)的電容器的電容。
12.如權(quán)利要求10中所述的加權(quán)加法電路，其特征在于，附加電容器由多個電容器組成，其電容等于與從2進制數(shù)的最高位開始的多位的權(quán)重對應(yīng)的電容器的電容。
全文摘要
多值加法器包括,對多值輸入的各位相加的并行加法單元、和將由該位的并行加法單元1－i輸出的中間相加和W
文檔編號G06F7/49GK1197952SQ9810599
公開日1998年11月4日 申請日期1998年4月15日 優(yōu)先權(quán)日1997年4月16日
發(fā)明者壽國梁, 本橋一則, 陳潁, 戶松隆, 周長明, 陳桀 申請人:株式會社鷹山