專利名稱:最佳分區(qū)再生先行進(jìn)位加法器的制作方法
本發(fā)明涉及數(shù)字加法器領(lǐng)域，確切地說，涉及加法器的先行進(jìn)位方式。
計(jì)算機(jī)或微處理器的核心是算術(shù)-邏輯運(yùn)算單元(ALU簡(jiǎn)稱運(yùn)算器)。運(yùn)算器的一個(gè)基本功能是進(jìn)行數(shù)字加法運(yùn)算。運(yùn)算器中的加法器電路將兩個(gè)數(shù)組合并生成其和。
典型的半加器將兩個(gè)數(shù)相加并給出其和與一個(gè)進(jìn)位。全加器接收一個(gè)輸入的進(jìn)位，將該進(jìn)位也相加，從而提供和及一個(gè)進(jìn)位輸出。對(duì)下一個(gè)有效位，這個(gè)進(jìn)位輸出相當(dāng)于進(jìn)位輸入。單個(gè)全加器順序相聯(lián)形成一個(gè)完整的加法器，而加法器的擴(kuò)展是由串聯(lián)級(jí)的數(shù)量而確定。然而，在簡(jiǎn)單的行波加法器中，由于在當(dāng)前級(jí)中執(zhí)行加法運(yùn)算時(shí)需要先有前一級(jí)產(chǎn)生的進(jìn)位，所以處理時(shí)間非常慢。
為了克服這一缺陷，產(chǎn)生了先行電路。在典型的先行電路中，首先考查將要執(zhí)行加法的某些數(shù)字位，在這些位相加得到其和之前產(chǎn)生一個(gè)進(jìn)位輸出。因此，典型的先有技術(shù)電路中，一對(duì)四位字節(jié)組成一級(jí)，在該級(jí)產(chǎn)生和之前為下一級(jí)提供進(jìn)位輸出。先行電路減少了在每位位置需要的行波式動(dòng)作，因此減少了運(yùn)算時(shí)間。遺憾的是，由于每一級(jí)中位數(shù)的增加，先行電路也變得相當(dāng)龐大，因此，在實(shí)施的先有技術(shù)中，將每級(jí)限制在四位。
本發(fā)明描述了一種改進(jìn)的方式，通過先行進(jìn)位的不規(guī)則分組的組合，以實(shí)現(xiàn)最佳進(jìn)位傳送。通過把較多的位分組在中央，而把較少的位分組在兩端，可得到較快的進(jìn)位傳送。在使用多位處理器，例如當(dāng)今的32位處理器時(shí)，運(yùn)算器中進(jìn)位傳送的延時(shí)限制了運(yùn)算速度。本發(fā)明的目的是要減少這種進(jìn)位傳送的延時(shí)。
本發(fā)明公開了一種用于在先行電路中組合不規(guī)則分組中位數(shù)的方法。通過把較多的位分組在中央的級(jí)，而把較少的位分組在兩端的級(jí)，可得到比先有技術(shù)的分組更快的進(jìn)位傳送速度。在32位處理器中，運(yùn)算時(shí)間比先有技術(shù)分組改善了25%。雖然此處所述本發(fā)明是應(yīng)用于32位的分組，對(duì)其它可能的組合也可實(shí)現(xiàn)。此外，本發(fā)明也可用于一般的加法器，并不僅限于運(yùn)算器電路。
因此，本發(fā)明的一個(gè)目的是提供先行進(jìn)位加法器的一種最佳位分組。
本發(fā)明的另一個(gè)目的是縮短處理器中運(yùn)算器的運(yùn)算時(shí)間。
圖1所示為先有技術(shù)的行波進(jìn)位加法器。
圖2所示為先有技術(shù)的先行進(jìn)位加法器。
圖3所示為先有技術(shù)實(shí)例，每個(gè)先行進(jìn)位加法器為四位分組。
圖4所示為先有技術(shù)中先行進(jìn)位加法器的功能。
圖5所示為本發(fā)明的不規(guī)則分組。
這里描述一種改進(jìn)的先行進(jìn)位分組方式。首先討論先有技術(shù)，以建立本發(fā)明所基于的原理。本發(fā)明的問世是為了提高利用多路信號(hào)分離32位總線的32位處理器的運(yùn)算速度。早期的先行進(jìn)位分組為不變分組，由于采用TTL技術(shù)，一般是四位一組。本發(fā)明特別適用于現(xiàn)行的半導(dǎo)體封裝，可明顯的縮短運(yùn)算時(shí)間。
圖1所示為先有技術(shù)的行波加法器。一個(gè)完整的32位加法器將兩個(gè)32位數(shù)A、B以及進(jìn)位輸入11相加，并產(chǎn)生和與進(jìn)位輸出12。位零加法器(bit zero adder)級(jí)10將A013、B014位以及進(jìn)位輸入(C)11相加，產(chǎn)生位零級(jí)的和S015并為下一位級(jí)17產(chǎn)生進(jìn)位C116。級(jí)17對(duì)第二位(A1、B1)18和19執(zhí)行同樣的運(yùn)算順序，并產(chǎn)生和S120與進(jìn)位C221。這個(gè)運(yùn)算順序重復(fù)32次后，產(chǎn)生Cout(C32)12。如果每級(jí)執(zhí)行運(yùn)算需要t時(shí)間，則先有技術(shù)的32位行波方式將需要時(shí)間32t才能產(chǎn)生進(jìn)位輸出12。
圖2為先有技術(shù)中使用先行方式的32位加法器。每一位級(jí)22包括一個(gè)PG(傳送/生成)電路23。每個(gè)PG電路23按照下列真值表提供一個(gè)傳送信號(hào)24和一個(gè)生成信號(hào)25Gn＝An Bn (式1)Pn＝An
Bn (式2)以及由下式所得的和26Sn＝An
Bn
Cn (式3)當(dāng)Pn＝1時(shí)，無論Gn為何值，都把進(jìn)位輸入傳送到進(jìn)位輸出。當(dāng)Pn＝0時(shí)，無論進(jìn)位輸入為何值，進(jìn)位輸出由Gn的值確定。在先有技術(shù)中，傳送信號(hào)24和生成信號(hào)25已為公知，并有許多電路設(shè)計(jì)提供這兩種信號(hào)。
先行電路30從位零級(jí)并通以后位的三個(gè)級(jí)30、31、32和33以及進(jìn)位輸入(C0)34得到傳送信號(hào)24和生成信號(hào)25。電路30在其內(nèi)部按照下列真值表產(chǎn)生自身的組P信號(hào)和組G信號(hào)Gg＝G3+P3G2+P3P2G1+P3P2P1G0(式4)Pg＝P3P2P1P0(式5)之后，電路30產(chǎn)生相當(dāng)于級(jí)33的進(jìn)位輸出C4的輸出35，其中C4由下式確定Cn＝Gn-1+Pn-1Gn-2+Pn-1Pn-2Gn-3+……Pn-1Pn-2……P0G0(式6)
C4＝G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0G0上式等效于(式7)C4＝Gg+PgC0(式8)利用先行電路30，計(jì)算一個(gè)塊(block)的進(jìn)位輸出值與計(jì)算該塊(級(jí)30-33)和的值是同時(shí)進(jìn)行的。
圖3所示為每個(gè)先行塊40的四位分組。在32位加法器中，產(chǎn)生進(jìn)位輸出41需要八個(gè)塊。每個(gè)塊40按照行波形式把進(jìn)位42耦合到下一個(gè)更高有效位塊。因?yàn)楦飨刃袎K40確定進(jìn)位是與位級(jí)的求和運(yùn)算同時(shí)進(jìn)行的，所以進(jìn)位輸出41的產(chǎn)生比圖1中的行波形式要快得多。此外，因?yàn)槊總€(gè)塊40可以并行運(yùn)算，所以限制的因素僅為通過先行進(jìn)位電路傳送進(jìn)位所需的時(shí)間。
圖4更詳細(xì)的說明了所示的先行塊40的全部工作過程。每個(gè)塊40與圖3所示相似，為4位分組。每個(gè)塊的進(jìn)位42由內(nèi)部生成函數(shù)值(Gg)45或傳送值(Pg)46所確定(其中Cout＝Gg+PgCi)。對(duì)每個(gè)先行電路，每個(gè)位的位加法器44耦合成四位-組的形式。因此，當(dāng)進(jìn)位輸入C047必須通過所有的八個(gè)先行塊40傳送時(shí)，產(chǎn)生最長(zhǎng)的行波效應(yīng)。任何時(shí)候，當(dāng)進(jìn)位傳送(Pg)為零時(shí)，這個(gè)進(jìn)位傳送鏈結(jié)束。
當(dāng)C047＝1并且C32＝1時(shí)，通過全部八個(gè)先行塊40的傳送通道是不中斷的(假設(shè)進(jìn)位輸入C047的傳送要通過每個(gè)先行級(jí))。如果每個(gè)先行塊的延時(shí)為L(zhǎng)時(shí)間，總的傳送延時(shí)為t＝8L。
實(shí)際上，當(dāng)進(jìn)位產(chǎn)生在輸出位級(jí)0，終止在輸出位級(jí)30時(shí)為最差的情況。此最差情況的進(jìn)位傳送通道由箭頭48示出。因?yàn)榧?jí)0和級(jí)31并不傳送進(jìn)位(P0＝P31＝0)，所以進(jìn)位必須以行波方式通過位加法器位1、2、3、28、29和30。此外，進(jìn)位也必須通過先行塊2到先行塊7(6個(gè)塊)。因此，如果每個(gè)位加法器傳送進(jìn)位的延遲時(shí)間為B，則全部傳送延時(shí)為T＝3B+6L+3B如果 B＝L 則 T＝12B雖然先行進(jìn)位電路可以做成多于4位，但如式(6)所示，邏輯電路將十分復(fù)雜。此外，在早期的集成電路結(jié)構(gòu)中，作為TTL封裝，一般每個(gè)封裝中為四個(gè)位加法器。因此人們選擇在一個(gè)封裝中的四位先行電路以滿足四位加法器之用。這種趨勢(shì)一直沿續(xù)至今。
本發(fā)明的產(chǎn)生是為了滿足開發(fā)制作在一塊半導(dǎo)體芯片上的快速32位微處理器的需要。因?yàn)槭敲芗奶厥夥庋b，在一個(gè)位分組中實(shí)際的位數(shù)與封裝無關(guān)，除非每個(gè)組中位數(shù)過大而使電路過于復(fù)雜，導(dǎo)致先行作用失效。
圖5所示為本發(fā)明電路的工作情況。32位全加法器60以級(jí)聯(lián)行波方式聯(lián)接，位零加法器50是最低有效位(LSB)加法器，位31加法器65是最高有效位(MSB)加法器。32位加法器60的每個(gè)位加法器61接收兩位，并從前一位加法器接收進(jìn)位輸入，對(duì)下一位加法器(未示出)產(chǎn)生進(jìn)位輸出。LSB加法器50接收進(jìn)位輸入64，MSB加法器65產(chǎn)生進(jìn)位輸出66。每個(gè)位加法器61還具有PG電路，PG電路把P線和G線(未示出)分別連接到它的先行進(jìn)位生成塊67。每個(gè)先行塊67以級(jí)聯(lián)方式聯(lián)接，以便從前一塊接受進(jìn)位輸入，并且對(duì)下一塊產(chǎn)生進(jìn)位輸出。此外，第一塊52接受進(jìn)位輸入64，最后一塊62產(chǎn)生進(jìn)位輸出66。
本發(fā)明不規(guī)則的分組包括八個(gè)先行進(jìn)位塊，大的分組在中央，而小的分組在兩端。位零加法器50和位1加法器51構(gòu)成第一個(gè)分組，并且先行進(jìn)位由第一塊52產(chǎn)生。第二塊55包括三位，每個(gè)分組的位數(shù)一直增加，直到中央塊56為止，隨后，對(duì)于以后的塊，每個(gè)分組的位數(shù)減小。每個(gè)位塊的進(jìn)位輸出是由行波進(jìn)位輸出70或先行輸出71提供，并作為進(jìn)位輸入傳送到下一個(gè)位組。自然，最好是來自先行塊67的輸出。
圖中所示位序列具有如下分組3 4 5 6 5 4 3 2所示的最差的情況下的位傳送起始于位置53，終止于位置54，其傳送通道包括位級(jí)1、先行塊2到先行塊7、位級(jí)29和位級(jí)30，延時(shí)總和為 T＝2B+6L+1B(B是位級(jí)的延時(shí)，L是先行塊的延時(shí))其中如果L＝B，則T＝9B這個(gè)延時(shí)比起規(guī)則分組的最差情況下的延時(shí)12B降低了25%。因此運(yùn)算時(shí)間比先有技術(shù)中規(guī)則位分組減少25%。
在特定的實(shí)施例中，選擇下列方式的分組3 4 5 6 5 5 4因?yàn)锽延時(shí)小于L延時(shí)，所以這種方式可得到最佳傳送延時(shí)。
雖然在本發(fā)明的最佳實(shí)施例中用的是32位結(jié)構(gòu)，本發(fā)明也可用于不是32位的結(jié)構(gòu)。此外，根據(jù)L和B延時(shí)的特性也可采用其它許多可能的不規(guī)則分組。本發(fā)明使用不規(guī)則先行分組以獲得最佳進(jìn)位通道延時(shí)。另外，本發(fā)明也可應(yīng)用于其它加法器電路，并不僅僅限于運(yùn)算器的加法器電路。
以上所述就是用于先行進(jìn)位電路的加法器位的不規(guī)則分組方法。
權(quán)利要求
1.具有多個(gè)可生成向前進(jìn)位信號(hào)單元的數(shù)字加法器中，其進(jìn)位生成裝置的特征在于包括多個(gè)先行進(jìn)位電路，其中每個(gè)所說的先行進(jìn)位電路與預(yù)定數(shù)量的所說單元相耦合，并且為相應(yīng)單元的向前進(jìn)位信號(hào)提供向前進(jìn)位通道；每個(gè)所說先行進(jìn)位電路的所說預(yù)定數(shù)量的單元形成一個(gè)分組，其中至少有兩個(gè)所說的分組具有數(shù)量不同的所說單元；因此所說加法器的進(jìn)位傳送延時(shí)縮短。
2.權(quán)利要求
1中所定義的進(jìn)位生成裝置，其特征在于所說的先行進(jìn)位電路串聯(lián)聯(lián)接，并且中央組比在兩端的組具有更多的單元。
3.權(quán)利要求
2中所定義的進(jìn)位生成裝置，其特征在于所說的先行進(jìn)位電路為32個(gè)單元提供所說的向前進(jìn)位通道。
4.權(quán)利要求
3中所定義的進(jìn)位生成裝置，其特征在于所說的單元分組為3、4、5、6、5、4、3、2。
5.權(quán)利要求
3中定義的進(jìn)位生成裝置，其特征在于所說的單元分組為3、4、5、6、5、5、4。
6.權(quán)利要求
5中所定義的進(jìn)位生成裝置，其特征在于該裝置做在一塊半導(dǎo)體芯片上。
7.具有多個(gè)單元(其中每個(gè)單元提供進(jìn)位傳送信號(hào)和進(jìn)位生成信號(hào))的先行進(jìn)位數(shù)字加法器中，其向前進(jìn)位電路的特征在于多個(gè)向前進(jìn)位級(jí)串聯(lián)聯(lián)接，每個(gè)所說的級(jí)與預(yù)定的單元分組相耦合，其中至少有兩個(gè)所說的分組具有不同數(shù)量的單元;在中央部位附近的分組具有最多的單元，從中央部位向兩端的各分組具有的單元數(shù)量遞減;由此，所說加法器的進(jìn)位傳送延時(shí)減小。
8.權(quán)利要求
7中所定義的電路，其特征在于32個(gè)單元安排成預(yù)定的分組3、4、5、6、5、4、3、2。
9.權(quán)利要求
7中所定義的電路，其特征在于32個(gè)單元安排成預(yù)定的分組3、4、5、6、5、5、4。
10.權(quán)利要求
9中所定義的電路，其特征在于所說的電路做在一塊半導(dǎo)體芯片上。
11.在數(shù)字加法器中縮短進(jìn)位傳送延時(shí)的方法，其特征在于包括以下步驟串聯(lián)聯(lián)接的多個(gè)單元，每個(gè)單元都提供進(jìn)位傳送信號(hào)和進(jìn)位生成信號(hào);將所說的單元按照使每個(gè)組具有預(yù)定數(shù)量的單元的方法而分組，在所說的分組方法中，至少有兩個(gè)所說的分組具有不同數(shù)量的單元;在中央的組具有最多的單元，從中央到兩端，每個(gè)組具有的單元數(shù)量遞減;將多個(gè)先行進(jìn)位電路串聯(lián)排列，為每個(gè)所說單元分組提供向前進(jìn)位通道;將每個(gè)所說單元組與所說的先行進(jìn)位電路相耦合;由此，加快所說加法器電路的運(yùn)算時(shí)間。
12.權(quán)利要求
11中所定義方法，其特征在于還包括把32個(gè)單元分組為3、4、5、6、5、4、3、2的步驟。
13.權(quán)利要求
11所定義的方法，其特征在于還包括把32個(gè)單元分組為3、4、5、6、5、5、4的步驟。
專利摘要
一種改進(jìn)的產(chǎn)生先行進(jìn)位的方法，使用了不規(guī)則的分組方法使得進(jìn)位傳送延時(shí)減小。這種分組中，大的位組在中央，小的位組在兩端。
文檔編號(hào)G06F7/506GK87100346SQ87100346
公開日1987年8月19日 申請(qǐng)日期1987年1月17日
發(fā)明者武升, 帕特里克·P·格爾辛格 申請(qǐng)人:英特爾公司導(dǎo)出引文BiBTeX, EndNote, RefMan