本文公開涉及存儲(chǔ)器模塊、存儲(chǔ)器控制器、存儲(chǔ)器器件以及相關(guān)方法。

背景技術(shù)：

在市場(chǎng)上已經(jīng)出現(xiàn)連續(xù)幾代的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器組件(dram)，其具有不斷縮小的平版印刷特征尺寸。因此來自每代的器件存儲(chǔ)容量已得以增大。此外，由于晶體管性能的改進(jìn)，每代的接口信令速率也已得以增大。

不幸的是，存儲(chǔ)器系統(tǒng)設(shè)計(jì)的尚未顯示出顯著改進(jìn)的一個(gè)度量是標(biāo)準(zhǔn)存儲(chǔ)器通道的模塊容量。隨著信令速率的增大，該容量已不斷下降。部分原因是標(biāo)準(zhǔn)存儲(chǔ)器系統(tǒng)中使用的鏈路拓?fù)?。?dāng)將更多的模塊添加到系統(tǒng)中時(shí)，信號(hào)完整性降低，并且信號(hào)速率必然減小。當(dāng)在最大信令速率下運(yùn)行時(shí)，如今的典型存儲(chǔ)器系統(tǒng)僅限于一個(gè)或兩個(gè)模塊。

除非進(jìn)行改進(jìn)，否則在最大信令速率下，未來存儲(chǔ)器系統(tǒng)可能限于單個(gè)模塊上的單排器件(singlerankofdevices)(或單排器件堆疊)。

附圖說明

在附圖中以示例性而非限制性的方式示出了本公開的實(shí)施例，并且附圖中相似的附圖標(biāo)記表示相似的元件，并且附圖中：

圖1示出了采用存儲(chǔ)器控制器、非易失性存儲(chǔ)器模塊和dram存儲(chǔ)器模塊的存儲(chǔ)器系統(tǒng)的一個(gè)實(shí)施例。

圖2示出了圖1所示的非易失性存儲(chǔ)器模塊的一個(gè)實(shí)施例

圖3示出了在圖2的非易失性存儲(chǔ)器模塊緩沖器電路中采用的導(dǎo)引邏輯(steeringlogic)的一個(gè)實(shí)施例。

圖4示出了圖1的dram存儲(chǔ)器模塊的一個(gè)實(shí)施例。

圖5a從存儲(chǔ)器控制器的角度示出了從非易失性存儲(chǔ)器模塊讀取數(shù)據(jù)的方法的一個(gè)實(shí)施例的流程圖。

圖5b從存儲(chǔ)器控制器的角度示出了將數(shù)據(jù)寫入非易失性存儲(chǔ)器模塊的方法的一個(gè)實(shí)施例的流程圖。

圖6a從非易失性存儲(chǔ)器模塊的角度示出了顯示來自非易失性存儲(chǔ)器模塊的讀取數(shù)據(jù)傳輸?shù)牧鞒虉D的一個(gè)實(shí)施例。

圖6b從非易失性存儲(chǔ)器模塊的角度示出了顯示向非易失性存儲(chǔ)器模塊的寫入數(shù)據(jù)傳輸?shù)牧鞒虉D的一個(gè)實(shí)施例。

圖7a示出了與圖6a的讀取數(shù)據(jù)傳輸相關(guān)的時(shí)序圖的一個(gè)實(shí)施例。

圖7b示出了與圖6b的寫入數(shù)據(jù)傳輸相關(guān)的時(shí)序圖的一個(gè)實(shí)施例。

圖8示出了涉及非易失性存儲(chǔ)器模塊和dram存儲(chǔ)器模塊的讀取數(shù)據(jù)傳輸?shù)目驁D，其中每個(gè)模塊被分配系統(tǒng)帶寬的一半。

圖9示出了與圖8的讀取數(shù)據(jù)傳輸相關(guān)的時(shí)序圖。

圖10示出了類似于圖8的涉及非易失性存儲(chǔ)器模塊和dram存儲(chǔ)器模塊的讀取數(shù)據(jù)傳輸?shù)目驁D，其中每個(gè)模塊被分配系統(tǒng)帶寬的一半。

圖11示出了與圖10的讀取數(shù)據(jù)傳輸相關(guān)的時(shí)序圖。

圖12示出了類似于圖8和圖10的讀取數(shù)據(jù)傳輸?shù)目驁D，但是其中整個(gè)系統(tǒng)帶寬被分配給dram存儲(chǔ)器模塊。

圖13示出了示出了與圖12的讀取數(shù)據(jù)傳輸相關(guān)的時(shí)序圖。

圖14示出了來自dram模塊的讀取操作以及來自非易失性存儲(chǔ)器模塊的讀取操作的框圖，非易失性存儲(chǔ)器模塊在單獨(dú)的寫入操作中將寫入數(shù)據(jù)直接傳輸給dram模塊。

圖15示出了與圖14的數(shù)據(jù)傳輸相關(guān)的時(shí)序圖。

圖16示出了非易失性存儲(chǔ)器模塊和緩沖dram存儲(chǔ)器模塊的框圖，并且其中整個(gè)系統(tǒng)帶寬被分配給非易失性存儲(chǔ)器模塊。

圖17示出了與圖16的讀取數(shù)據(jù)傳輸相關(guān)的時(shí)序圖。

圖18示出了具有兩個(gè)緩沖dram模塊和非易失性存儲(chǔ)器模塊的可替換系統(tǒng)布置。

具體實(shí)施方式

公開了內(nèi)存模塊、存儲(chǔ)器控制器、器件以及相關(guān)方法。在一個(gè)實(shí)施例中，公開了一種存儲(chǔ)器模塊，其包括用于耦合到總線的引腳接口?？偩€將模塊耦合到存儲(chǔ)器控制器。該模塊包括至少兩個(gè)非易失性存儲(chǔ)器器件以及布置在引腳接口與所述至少兩個(gè)非易失性存儲(chǔ)器器件之間的緩沖器。緩沖器從存儲(chǔ)器控制器接收與dram存儲(chǔ)器模塊訪問命令交錯(cuò)(interleave)的非易失性存儲(chǔ)器訪問命令。這允許點(diǎn)對(duì)點(diǎn)系統(tǒng)架構(gòu)，點(diǎn)對(duì)點(diǎn)系統(tǒng)架構(gòu)可將非易失性存儲(chǔ)器模塊和dram存儲(chǔ)器模塊一起使用以使容量和性能最大化。

參考圖1，一般性地以100表示的存儲(chǔ)器系統(tǒng)的一個(gè)實(shí)施例采用通過點(diǎn)對(duì)點(diǎn)信令鏈路106和108耦合到存儲(chǔ)器控制電路裝置110的多個(gè)存儲(chǔ)器模塊102和104。模塊102和104可為相同或不同的類型，例如dram存儲(chǔ)器模塊或非易失性存儲(chǔ)器模塊。這里描述的架構(gòu)使得可在點(diǎn)對(duì)點(diǎn)拓?fù)渲谢旌喜煌哪K類型，以使存儲(chǔ)器容量和性能最大化。

繼續(xù)參考圖1，存儲(chǔ)器控制電路裝置110的一個(gè)特定實(shí)施例可包括例如與請(qǐng)求者集成電路(ic)分離的分立存儲(chǔ)器控制器，或者控制諸如dram和非易失性存儲(chǔ)器的存儲(chǔ)器器件的任何ic，并且可為任何類型的片上系統(tǒng)(soc)。存儲(chǔ)器控制電路裝置110的一個(gè)實(shí)施例使用接口112向存儲(chǔ)器模塊102和104發(fā)送信號(hào)以及從它們接收信號(hào)。通過接口發(fā)送的寫入數(shù)據(jù)信號(hào)可通過由寫入錯(cuò)誤檢測(cè)校正(edc)編碼器114編碼的錯(cuò)誤檢測(cè)校正(edc)位來保護(hù)。寫入edc編碼器114生成與寫入數(shù)據(jù)符號(hào)相關(guān)聯(lián)的錯(cuò)誤信息，例如edc奇偶校驗(yàn)位?？筛鶕?jù)多個(gè)可接受的edc算法之一生成錯(cuò)誤編碼，可接受的edc算法包括例如簡(jiǎn)單的一位漢明碼、更復(fù)雜的高速bch(bose，ray-chaudhuri和hocquenghem)碼。適用于本文所述實(shí)施例的一個(gè)特定錯(cuò)誤代碼是64/72錯(cuò)誤檢測(cè)校正碼。諸如reed-solomon碼、turbo碼、循環(huán)冗余碼(crc)和低密度奇偶校驗(yàn)(ldpc)碼的其他edc碼也是可接受的。存儲(chǔ)器控制電路裝置110包括讀取edc解碼器116，用于解碼與來自存儲(chǔ)器模塊102和104的輸入讀取數(shù)據(jù)符號(hào)相關(guān)聯(lián)的錯(cuò)誤信息。三級(jí)高速緩存118將存儲(chǔ)器控制電路裝置連接到主機(jī)處理資源(未示出)。

圖2示出了總體以200表示的非易失性存儲(chǔ)器模塊的一個(gè)特定實(shí)施例，其可適于包含在圖1的系統(tǒng)100中。非易失性存儲(chǔ)器模塊200包括襯底202，襯底例如在204(以虛線方式)處安裝多組組件，以在具有相似或不同存儲(chǔ)器模塊的點(diǎn)對(duì)點(diǎn)存儲(chǔ)器系統(tǒng)中實(shí)現(xiàn)期望的模塊帶寬。在206示出了組件組之一的更詳細(xì)視圖，應(yīng)當(dāng)理解，每個(gè)組采用相同的結(jié)構(gòu)。出于這種考慮，每個(gè)組包括數(shù)據(jù)緩沖器組件db208i(這里顯示了九組，“i”是從1到9)，數(shù)據(jù)緩沖器組件經(jīng)由第一初級(jí)dq半字節(jié)組dqu與存儲(chǔ)器控制電路裝置110(圖1)連接。d組緩沖器組件還和與另一存儲(chǔ)器模塊共享的初級(jí)半字節(jié)組dqt連接。對(duì)于一個(gè)實(shí)施例，每個(gè)數(shù)據(jù)半字節(jié)組包括四個(gè)數(shù)據(jù)dq鏈路和差分選通dqs鏈路(未示出)。次級(jí)數(shù)據(jù)dq半字節(jié)組dqn將每個(gè)數(shù)據(jù)緩沖器組件208i耦合到一組非易失性存儲(chǔ)器器件210。盡管圖2示出了非易失性存儲(chǔ)器模塊200使用九個(gè)數(shù)據(jù)緩沖器組件db2081-db2089(以適應(yīng)同樣由dram存儲(chǔ)器模塊使用的錯(cuò)誤代碼保護(hù)的數(shù)據(jù)傳輸)，然而緩沖器組件可以可替換地被合并成數(shù)量較小的更廣泛的組件(諸如三個(gè)組件，每個(gè)組件例如具有六個(gè)初級(jí)半字節(jié)接口)。

進(jìn)一步參考圖2，對(duì)于一個(gè)具體實(shí)例，一組非易失性存儲(chǔ)器器件210包括四個(gè)非易失性存儲(chǔ)器裸片的堆疊。每個(gè)堆疊可能包含八個(gè)非易失性存儲(chǔ)組件。每個(gè)非易失性存儲(chǔ)器組件的接口可使用穿硅通孔或任何其他連接方法并聯(lián)連接。其他堆疊配置也是可能的。在放大視圖2-2中示出了堆疊的一組器件的一個(gè)實(shí)例，示出了在單個(gè)包封214內(nèi)的堆疊的組件212。對(duì)于某些配置，模塊襯底202的相對(duì)側(cè)可諸如在216安裝存儲(chǔ)器組件。

繼續(xù)參考圖2，非易失性存儲(chǔ)器模塊200包括控制/地址(ca)緩沖器組件rcd，控制/地址(ca)緩沖器組件rcd驅(qū)動(dòng)連接到每個(gè)數(shù)據(jù)緩沖器組件的中間cai鏈路，使得在218，每個(gè)數(shù)據(jù)緩沖器組件驅(qū)動(dòng)通向每個(gè)非易失性存儲(chǔ)器堆疊的次級(jí)can鏈路。在可替換實(shí)施例中，ca緩沖器可直接驅(qū)動(dòng)通向每個(gè)非易失性存儲(chǔ)器堆疊的次級(jí)can鏈路。

在可替換實(shí)施例中，非易失性存儲(chǔ)器模塊200還可包括dram組件。模塊上的數(shù)據(jù)緩沖器db和ca緩沖器rcd組件將允許如上所述的dram組件的操作(如在傳統(tǒng)dramdimm模塊上)或nvm組件的操作。

圖3示出了適于包含在圖1的非易失性存儲(chǔ)器模塊中的數(shù)據(jù)緩沖器組件的一個(gè)特定實(shí)施例的進(jìn)一步細(xì)節(jié)。通常，數(shù)據(jù)緩沖器包括控制邏輯300，該控制邏輯管理連接到次級(jí)數(shù)據(jù)dqn和控制/地址can鏈路的非易失性存儲(chǔ)器組件?？刂七壿?00可以管理到多于一個(gè)非易失性存儲(chǔ)器組件的并發(fā)事務(wù)。這種并發(fā)允許模塊實(shí)現(xiàn)高聚合數(shù)據(jù)傳輸帶寬。

進(jìn)一步參考圖3，數(shù)據(jù)緩沖器組件包括兩個(gè)初級(jí)半字節(jié)接口dqa和dqb，每個(gè)初級(jí)半字節(jié)接口具有耦合到每個(gè)半字節(jié)接口的獨(dú)立的接收器和發(fā)送器邏輯電路302和304。用于第一初級(jí)半字節(jié)dqa的第一獨(dú)立邏輯電路302包括饋送采樣器308的接收放大器30。采樣器的輸出則被路由到第二初級(jí)半字節(jié)邏輯電路304中的發(fā)射多路復(fù)用器312和次級(jí)接口邏輯電路多路復(fù)用器310。第一獨(dú)立邏輯電路302還包括使用發(fā)射多路復(fù)用器314的發(fā)送邏輯路徑。發(fā)射多路復(fù)用器314從與用于次級(jí)半字節(jié)接口dqn的第二邏輯電路332相關(guān)聯(lián)的sram存儲(chǔ)器330的輸出連接的第一輸入和耦合到來自第二獨(dú)立邏輯電路304的采樣器316的第二輸入之間進(jìn)行選擇。多路復(fù)用器314的輸出饋送相位和周期調(diào)整電路318和320，其被耦合到發(fā)送放大器322。

繼續(xù)參考圖3，與半字節(jié)接口dqb相關(guān)聯(lián)的第二獨(dú)立邏輯電路304類似于第一獨(dú)立邏輯電路302。接收放大器324饋送采樣器316，采樣器316將其采樣的輸出饋送到第一邏輯電路發(fā)射多路復(fù)用器314的一個(gè)輸入、以及次級(jí)邏輯電路332的發(fā)射多路復(fù)用器310的輸入。第二邏輯電路還包括采用發(fā)射多路復(fù)用器312的發(fā)送邏輯路徑。發(fā)射多路復(fù)用器312從連接到與次級(jí)邏輯電路332相關(guān)聯(lián)的sram存儲(chǔ)器330的輸出的第一輸入以及耦合到來自第一獨(dú)立邏輯電路302的采樣器308的第二輸入之間進(jìn)行選擇。多路復(fù)用器312的輸出饋送相位和周期調(diào)整電路326和328，其耦合到發(fā)送放大器329。

進(jìn)一步參考圖3，次級(jí)邏輯電路332包括采用放大器334的讀取路徑，該放大器饋送采樣器336。采樣器的輸出被饋送到用作讀取數(shù)據(jù)的臨時(shí)存儲(chǔ)器的sram存儲(chǔ)器330。對(duì)于一個(gè)特定實(shí)施例，讀取sram330可組織成2kb的數(shù)據(jù)行或塊，每個(gè)數(shù)據(jù)列包括64位，例如338處。340處的排/庫/行地址標(biāo)簽為列。利用這種布置，讀取數(shù)據(jù)可作為塊數(shù)據(jù)接收在來自非易失性器件的sram中(通常通過非易失性存儲(chǔ)器)、聚合在sram中、然后作為列數(shù)據(jù)從讀取sram330中取回并饋送到發(fā)射多路復(fù)用器314和312中的任一個(gè)或兩個(gè)。

繼續(xù)參考圖3，次級(jí)邏輯電路332還包括寫入路徑，寫入路徑包括從采樣器308(與dqa相關(guān)聯(lián))的輸出或采樣器316(與dqb相關(guān)聯(lián))的輸出之間進(jìn)行選擇的發(fā)射多路復(fù)用器310。然后在344，多路復(fù)用器輸出被饋送到具有相應(yīng)寫入索引的臨時(shí)寫入sram存儲(chǔ)設(shè)備342。寫入sram存儲(chǔ)設(shè)備342以類似于讀取sram存儲(chǔ)器330的方式被組織，不同之處在于寫入數(shù)據(jù)作為列數(shù)據(jù)接收在sram內(nèi)、聚合在sram中、然后作為塊數(shù)據(jù)分發(fā)到非易失性存儲(chǔ)器。寫入sram的輸出饋送到相應(yīng)的相位和周期調(diào)整電路346和348，然后經(jīng)由發(fā)送放大器350朝非易失性存儲(chǔ)器驅(qū)動(dòng)。

sram存儲(chǔ)設(shè)備允許并發(fā)事務(wù)發(fā)生，使得訪問連接到相同數(shù)據(jù)緩沖區(qū)的兩個(gè)不同非易失性存儲(chǔ)器組件可重疊。該存儲(chǔ)設(shè)備還允許并行事務(wù)在所有數(shù)據(jù)緩沖器組件上同步。提供該特征是因?yàn)榉且资源鎯?chǔ)器模塊可使用與dram存儲(chǔ)器模塊所使用的相同的錯(cuò)誤檢測(cè)和校正碼(edc)。因此，訪問粒度是九的倍數(shù)而非二的冪。這允許標(biāo)準(zhǔn)校驗(yàn)子(例如ecc、chipkill等)所需的9/8傳輸和存儲(chǔ)設(shè)備開銷。因此，非易失性存儲(chǔ)器事務(wù)將涉及九個(gè)非易失性存儲(chǔ)器組件與模塊上的九個(gè)數(shù)據(jù)緩沖器組件之間的傳輸。該傳輸將具有“塊”粒度-通常為每個(gè)非易失性存儲(chǔ)器組件2kb/4kb/8kb。由于九個(gè)db組件并行運(yùn)行，整體傳輸粒度將為18kb/36kb/72kb。控制器中的請(qǐng)求者將看到塊尺寸為16kb/32kb/64kb，因?yàn)閷⒃诳刂破鹘缑嬷猩珊蜋z查edc校驗(yàn)子。該塊大小可與dram模塊的行大小(具有并行操作的18個(gè)dram)相當(dāng)。

一旦將非易失性存儲(chǔ)器數(shù)據(jù)塊傳輸給db組件中的臨時(shí)sram存儲(chǔ)器，則可以列塊(與dram模塊相同的列訪問粒度)來訪問它。一旦塊讀取已將塊數(shù)據(jù)從九個(gè)非易失性存儲(chǔ)器組件移動(dòng)到九個(gè)db組件的sram存儲(chǔ)器，則控制器可執(zhí)行列讀訪問。這些列讀取訪問可將所有塊數(shù)據(jù)或僅僅部分塊數(shù)據(jù)從sram存儲(chǔ)器傳輸給控制器。假定64b的列塊和2kb/4kb/8kb的非易失性存儲(chǔ)器數(shù)據(jù)塊大小，則通常需要512/1024/2048列訪問以在sram存儲(chǔ)器與控制器之間傳輸數(shù)據(jù)塊。

如果控制器想要執(zhí)行列寫訪問，則在執(zhí)行塊寫訪問以將塊從sram存儲(chǔ)器傳輸給九個(gè)非易失性存儲(chǔ)器組件之前，它通常將所有塊數(shù)據(jù)從控制器傳輸給sram存儲(chǔ)器(一次一個(gè)列塊)。如果控制器僅僅想寫塊的一部分，則需要首先將塊從九個(gè)非易失性存儲(chǔ)器組件讀入sram存儲(chǔ)器，對(duì)sram存儲(chǔ)器執(zhí)行列寫訪問，然后執(zhí)行塊寫訪問以將修改的塊從sram存儲(chǔ)器傳輸給九個(gè)非易失性存儲(chǔ)器組件。這也稱為讀取-修改-寫入事務(wù)。

在一些情況下，期望將在一個(gè)初級(jí)dq(例如dqb)處接收的數(shù)據(jù)引導(dǎo)到另一初級(jí)dq(例如dqa)，從而繞過次級(jí)接口電路332。這可通過使用施加到適當(dāng)?shù)亩嗦窂?fù)用器的控制信號(hào)來實(shí)現(xiàn)(這里，通過使發(fā)射多路復(fù)用器314能夠通過采樣器316的輸出以及禁用次級(jí)接口的多路復(fù)用器310，數(shù)據(jù)可從dqb傳遞到dqa)。

緩沖邏輯電路還提供和與dram模塊相關(guān)聯(lián)的流水線延遲(pipelinelatency)匹配的列數(shù)據(jù)訪問的流水線延遲。在邏輯中生成的狀態(tài)位生成針對(duì)以下條件之一的狀態(tài)返回信號(hào)(1)使能對(duì)非易失性存儲(chǔ)器的并行訪問；(2)適應(yīng)可變的非易失性存儲(chǔ)器訪問；以及(3)適應(yīng)更大的非易失性存儲(chǔ)器訪問粒度。

數(shù)據(jù)緩沖器組件的接收-發(fā)送路徑還提供關(guān)于時(shí)域來改變模式(調(diào)整時(shí)序信號(hào)之間的相位關(guān)系)的功能。大多數(shù)db組件在由與ca總線相伴隨的clk鏈路(未示出)創(chuàng)建的時(shí)鐘域中操作。接口的一小部分在為dqa接口所接收的dqs時(shí)序信號(hào)(未示出)的域內(nèi)操作。該緩沖器包括跨域邏輯以執(zhí)行兩個(gè)時(shí)域之間的域交叉。

圖4示出了通常標(biāo)示為400的dram存儲(chǔ)器模塊的一個(gè)特定實(shí)施例，其適用于圖1的點(diǎn)對(duì)點(diǎn)存儲(chǔ)器系統(tǒng)，使得其可與另一dram存儲(chǔ)器模塊或諸如上述的非易失性存儲(chǔ)器模塊200組合。dram存儲(chǔ)器模塊400可為注冊(cè)雙列直插存儲(chǔ)器模塊(rdimm，registereddualinlinememorymodule)類型，并且包括襯底402，襯底例如在404處(以虛線方式)安裝多個(gè)組件組，以在具有相似或不同存儲(chǔ)器模塊的點(diǎn)對(duì)點(diǎn)存儲(chǔ)器系統(tǒng)中實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)的期望模塊帶寬。在406處示出了組件組中的一個(gè)的更詳細(xì)的視圖，應(yīng)當(dāng)理解每個(gè)組采用相同的結(jié)構(gòu)?？紤]到這一點(diǎn)，每個(gè)組通過初級(jí)dq半字節(jié)組(例如dqv)與存儲(chǔ)器控制電路裝置110(圖1)連接。另一初級(jí)半字節(jié)組dqt允許模塊與存儲(chǔ)器控制電路裝置(用于單個(gè)模塊配置)連接，或者與另一模塊連接作為共享數(shù)據(jù)路徑。對(duì)于一個(gè)實(shí)施例，每個(gè)數(shù)據(jù)半字節(jié)組包括四個(gè)數(shù)據(jù)dq鏈路和差分選通dqs鏈路(未示出)。

進(jìn)一步參考圖4，對(duì)于一個(gè)特定實(shí)例，每組器件包括dram存儲(chǔ)器模塊408、410、412和414的四個(gè)堆疊。每個(gè)堆疊可包括八個(gè)dram存儲(chǔ)器組件。在放大視圖4-4中示出了堆疊的器件組的一個(gè)實(shí)例，示出了單個(gè)包封418內(nèi)的堆疊組件416。對(duì)于一些配置，模塊襯底402的相對(duì)側(cè)可例如在420處安裝存儲(chǔ)器部件?？墒褂霉柰谆蛉魏纹渌B接方法將每個(gè)dram存儲(chǔ)器組件的接口并聯(lián)連接。其他堆疊配置也是可能的。

繼續(xù)參考圖4，對(duì)于一個(gè)實(shí)施例，dram器件的四個(gè)堆疊408-414可以環(huán)形配置互連，使得第一dram堆疊408與dqv半字節(jié)直接連接。第二堆疊410在411處經(jīng)由路徑的半字節(jié)耦合到第一堆疊408。第二堆疊410在413處經(jīng)由路徑的半字節(jié)關(guān)聯(lián)到第三堆疊412，而第四堆疊414在415處經(jīng)由路徑的半字節(jié)耦合到第四堆疊414。也直接連接到dqt半字節(jié)。

繼續(xù)參考圖4，dram存儲(chǔ)器模塊400包括控制/地址(ca)緩沖器組件rcd，其驅(qū)動(dòng)連接到成對(duì)dram存儲(chǔ)器堆的cai連接caya和cayb。對(duì)于該配置，可以獨(dú)立于412和414處的成對(duì)堆疊的方式來訪問例如408和410處的給定的成對(duì)dram堆疊。

上述各種系統(tǒng)組件的操作將從對(duì)存儲(chǔ)器控制電路裝置110與非易失性存儲(chǔ)器模塊200之間的交互的討論開始。然后將使用完整的系統(tǒng)來顯示各種可配置的操作環(huán)境，包括存儲(chǔ)器控制電路裝置、非易失性存儲(chǔ)器模塊和dram模塊。

如上所述，本文描述的電路的各個(gè)方面使得非易失性和dram存儲(chǔ)器模塊能夠用于點(diǎn)對(duì)點(diǎn)拓?fù)渲?，以有利地?cái)U(kuò)展系統(tǒng)存儲(chǔ)容量而同時(shí)維持性能。為了支持將非易失性存儲(chǔ)器模塊包括在系統(tǒng)中，對(duì)于讀操作，存儲(chǔ)器控制電路裝置通常根據(jù)圖5a所示的步驟進(jìn)行操作。在502沿著初級(jí)ca總線將讀取訪問命令發(fā)送給非易失性存儲(chǔ)器模塊。如下面在各種系統(tǒng)實(shí)例的上下文中所解釋的，給非易失性存儲(chǔ)器模塊的命令可與給dram存儲(chǔ)器模塊的命令交錯(cuò)。在504，在發(fā)送命令之后，存儲(chǔ)器控制電路裝置等待來自非易失性存儲(chǔ)器模塊的指示或信號(hào)，該指示或信號(hào)表示請(qǐng)求的讀取數(shù)據(jù)準(zhǔn)備好從模塊傳輸給存儲(chǔ)器控制電路裝置。如下面更加充分解釋的，這種“等待”是非易失性存儲(chǔ)器模塊緩沖器將從非易失性器件到sram讀取緩沖器330(圖3)中的塊讀取數(shù)據(jù)的累加的結(jié)果。下面描述如何執(zhí)行指示或信號(hào)的特定實(shí)施例。然后將塊讀取數(shù)據(jù)作為列讀取數(shù)據(jù)讀出到存儲(chǔ)器控制電路裝置110。然后在506，讀取數(shù)據(jù)作為列讀取數(shù)據(jù)沿著初級(jí)dq半字節(jié)之一由存儲(chǔ)器控制電路裝置110從非易失性存儲(chǔ)器模塊200接收。

現(xiàn)在參考圖5b，從存儲(chǔ)器控制電路裝置110的角度來看，在508，以與讀取事務(wù)類似的方式執(zhí)行寫操作，其中存儲(chǔ)器控制電路裝置110向非易失性存儲(chǔ)器200發(fā)出寫入訪問命令。然后在510將列寫入數(shù)據(jù)傳輸給非易失性存儲(chǔ)器模塊。如下文更充分解釋的，列寫入數(shù)據(jù)在sram寫入緩沖器342(圖3)中累加，直到準(zhǔn)備好沿著次級(jí)dq路徑傳輸給非易失性器件。當(dāng)塊數(shù)據(jù)累加完成時(shí)，非易失性存儲(chǔ)器模塊緩沖器在512向存儲(chǔ)器控制電路裝置發(fā)送寫入傳輸完成的指示。

現(xiàn)在參考圖6a，從非易失性存儲(chǔ)器模塊200的角度來看，在602，讀取事務(wù)從存儲(chǔ)器控制電路裝置110接收讀取訪問命令開始。如下所述，接收到的命令可與分發(fā)給dram存儲(chǔ)器模塊的命令交錯(cuò)。呈讀取數(shù)據(jù)塊形式的數(shù)據(jù)在604從非易失性存儲(chǔ)器器件210訪問，并在606在sram讀取數(shù)據(jù)緩沖器330中作為數(shù)據(jù)塊聚合。一旦在608完成塊讀取，則例如狀態(tài)位的信號(hào)可在610沿著狀態(tài)線發(fā)送給存儲(chǔ)器控制電路裝置110，向存儲(chǔ)器控制電路裝置指示塊讀取完成。然后在612，數(shù)據(jù)從sram讀取緩沖器330傳輸出來并作為列數(shù)據(jù)沿著點(diǎn)對(duì)點(diǎn)半字節(jié)傳輸給存儲(chǔ)器控制電路裝置110。

現(xiàn)在參考圖6b，從非易失性存儲(chǔ)器模塊200的角度來看，在614，以與讀取事務(wù)類似的方式執(zhí)行寫操作，其中由非易失性存儲(chǔ)器接收寫入訪問命令。在616，非易失性存儲(chǔ)器模塊200上的sram寫入緩沖器342然后接收來自存儲(chǔ)器控制電路裝置110的列寫入數(shù)據(jù)。在618處，列數(shù)據(jù)在sram寫入緩沖器342中聚合。在620，一旦列寫入數(shù)據(jù)被完全聚合并被組織成用于傳輸給非易失性存儲(chǔ)器器件210的寫入塊數(shù)據(jù)，則在622由緩沖器邏輯產(chǎn)生狀態(tài)位并且沿著狀態(tài)鏈路將狀態(tài)位發(fā)送給存儲(chǔ)器控制電路裝置110。

圖7a示出了時(shí)序圖，示出用于非易失性存儲(chǔ)器模塊200的讀操作的順序的各種時(shí)序以及用于上述狀態(tài)位“s”的時(shí)序。波形ck表示3.2ghz的時(shí)序參考，其對(duì)應(yīng)于用于傳輸操作的6.4gb/s的初級(jí)dq信令速率。在702處，非易失性存儲(chǔ)器模塊沿著初級(jí)ca路徑cax接收激活命令，并且在704處，沿著次級(jí)ca路徑caxa重新發(fā)送該激活命令。非易失性存儲(chǔ)器器件210然后將塊讀取數(shù)據(jù)傳輸給sram讀取緩沖器330。在大約25微秒的時(shí)間間隔tr之后，到sram的內(nèi)部傳輸完成，狀態(tài)位“s”在706處被發(fā)送給存儲(chǔ)器控制電路裝置。響應(yīng)于接收到狀態(tài)位，存儲(chǔ)器控制電路裝置從708開始分發(fā)成組的讀取命令“r”，并在710處開始重新發(fā)送。在接收到讀取命令時(shí)，數(shù)據(jù)緩沖器電路將從sram讀出作為列數(shù)據(jù)的數(shù)據(jù)讀取，以用于在712處開始傳輸給存儲(chǔ)器控制電路裝置。

圖7b示出了用于成組寫操作的時(shí)序以及用于狀態(tài)位“s”的相應(yīng)時(shí)序。在714處，非易失性存儲(chǔ)器模塊沿著初級(jí)ca路徑cax接收激活命令，并且在716處，沿著次級(jí)ca路徑caxa重新發(fā)送。然后在718處開始，一串的寫入命令由存儲(chǔ)器控制電路裝置傳輸并由模塊接收。如上所述，在720處開始，列寫入數(shù)據(jù)在sram寫緩沖器中累加，并作為塊寫入數(shù)據(jù)傳輸給非易失性存儲(chǔ)器。一旦塊寫入完成，在722處，由數(shù)據(jù)緩沖器產(chǎn)生狀態(tài)位并沿著狀態(tài)鏈路將狀態(tài)位發(fā)送給存儲(chǔ)器控制電路裝置。狀態(tài)位的接收通知控制器寫操作完成。

在其中多個(gè)模塊與存儲(chǔ)器控制電路裝置110交互的系統(tǒng)級(jí)別上，根據(jù)應(yīng)用，各種可配置傳輸方案是可能的。下面給出了說明方案的各種實(shí)例。通常，模塊配置允許在不降低性能的情況下向存儲(chǔ)器系統(tǒng)增加容量以及允許使用具有dram模塊的非易失性存儲(chǔ)器模塊。這些配置還允許以均衡或不均衡的方式在模塊之間分配總系統(tǒng)帶寬。

現(xiàn)在參考圖8，通常表示為800的存儲(chǔ)器系統(tǒng)的部分系統(tǒng)視圖示出為與上述結(jié)構(gòu)一致。部分系統(tǒng)視圖包括存儲(chǔ)器控制電路裝置802以及非易失性存儲(chǔ)器模塊804的一些部分和dram模塊806的一部分。相應(yīng)的模塊部分可被認(rèn)為是電路的對(duì)應(yīng)于非易失性模塊半字節(jié)對(duì)成組組件206(圖2)和dram模塊半字節(jié)對(duì)成組組件406(圖4)的相應(yīng)“片”或復(fù)本。為了清楚起見，每個(gè)模塊的相似組件以與圖2和圖4的標(biāo)簽一致的方式標(biāo)記。對(duì)于一個(gè)特定實(shí)施例，全系統(tǒng)采用電路的九個(gè)“片”來執(zhí)行存儲(chǔ)傳輸。

進(jìn)一步參考圖8，存儲(chǔ)器控制電路裝置802包括第一數(shù)據(jù)半字節(jié)接口電路dqv，其沿著數(shù)據(jù)路徑808以點(diǎn)對(duì)點(diǎn)的關(guān)系連接到dram模塊806上的對(duì)應(yīng)半字節(jié)接口。第二數(shù)據(jù)半字節(jié)接口dqu沿著數(shù)據(jù)路徑810以點(diǎn)對(duì)點(diǎn)的關(guān)系連接到非易失性存儲(chǔ)器模塊804上的對(duì)應(yīng)半字節(jié)接口。盡管未示出，然而對(duì)于一些實(shí)施例，用于伴隨數(shù)據(jù)的時(shí)鐘或選通信號(hào)的源同步時(shí)序信號(hào)路徑也可在靠近每個(gè)數(shù)據(jù)路徑處以點(diǎn)對(duì)點(diǎn)的關(guān)系耦合在存儲(chǔ)器控制電路裝置802與模塊804和806之間。相應(yīng)的ca接口電路cax和cay經(jīng)由點(diǎn)對(duì)點(diǎn)路徑816和818將存儲(chǔ)器控制電路裝置802連接到模塊rcd緩沖器812和814中的每一個(gè)。

圖9示出了與圖8的系統(tǒng)對(duì)應(yīng)的時(shí)序圖的一個(gè)實(shí)施例，示出了與兩個(gè)并發(fā)讀取事務(wù)相關(guān)的各種交錯(cuò)命令和所產(chǎn)生的數(shù)據(jù)傳輸，其中系統(tǒng)帶寬的一半分配給dram模塊806，一半分配給dram模塊804。波形ck表示3.2ghz的時(shí)序參考，對(duì)應(yīng)于用于傳輸操作的6.4gb/s的初級(jí)dq信令速率。隨著初級(jí)dq速率的變化，總線的相對(duì)信號(hào)速率將會(huì)上升或下降。每個(gè)交錯(cuò)讀取事務(wù)包括在902和904處示出的激活命令、在906和908處示出的讀取命令以及在910和912處示出的讀取數(shù)據(jù)。

進(jìn)一步參考圖9，第一讀取事務(wù)開始于904處的從cay總線上的控制器分發(fā)的激活命令“a”。對(duì)于一個(gè)實(shí)施例，該總線具有點(diǎn)對(duì)點(diǎn)拓?fù)湟约?.6gb/s的信令速率，其為點(diǎn)對(duì)點(diǎn)dq總線的信令速率的四分之一。dram模塊806上的rcd組件接收激活命令“a”，并在905處在次級(jí)ca總線caya上將命令信息作為“act”命令重新發(fā)送(在該實(shí)例中，ca總線cayb未被使用，因?yàn)閮H僅訪問上層dram組件408和410以用于讀取事務(wù))。次級(jí)ca總線caya以0.8gb/s運(yùn)行，其為初級(jí)ca總線cay的速度的一半以及初級(jí)dq總線dqv速度的八分之一。速率降低的一個(gè)原因在于次級(jí)ca總線caya是連接到模塊上大約四分之一的dram堆疊的多點(diǎn)總線。在延遲適當(dāng)?shù)牧恳匝a(bǔ)償緩沖器延遲之后，存儲(chǔ)器控制電路裝置802然后在906處沿著caya總線分發(fā)讀取命令“r”，其在914處由ca緩沖器組件rcd作為“rd”重新發(fā)送。然后從dram組件408和410訪問讀取數(shù)據(jù)，并且在912處將讀取數(shù)據(jù)沿著初級(jí)dq路徑dqv傳輸給存儲(chǔ)器控制電路裝置802。

與上述的第一讀取事務(wù)并發(fā)并且繼續(xù)參考圖8和圖9，第二讀取事務(wù)在902處以由存儲(chǔ)器控制電路裝置沿著初級(jí)ca路徑cax分發(fā)的激活命令“a”開始。非易失性模塊804上的rcd組件在903處接收激活命令“a”并在次級(jí)ca總線caxa上重新發(fā)送信息“act”。然后，存儲(chǔ)器控制電路裝置802在906處分發(fā)讀取命令“r”，該讀取命令在907處作為“rd”由rcd組件沿著caxa總線重新發(fā)送。讀取數(shù)據(jù)然后從非易失性組件210訪問，由緩沖器累加為塊數(shù)據(jù)，并在910處作為列數(shù)據(jù)沿著初級(jí)dq路徑dqu傳輸給存儲(chǔ)器控制電路裝置802。

對(duì)于上面參照?qǐng)D8-圖17所示的讀取事務(wù)實(shí)例，用于每個(gè)事務(wù)的命令和數(shù)據(jù)通常是流水線的。這意味著它們就事務(wù)而言占據(jù)固定的時(shí)序位置，也意味著事務(wù)可能與其他事務(wù)重疊。應(yīng)當(dāng)注意的是，對(duì)應(yīng)于在圖8-圖17中討論的每個(gè)可配置實(shí)例的寫入事務(wù)以與讀操作類似的方式執(zhí)行，但是命令和數(shù)據(jù)的固定時(shí)序位置不同。

上述讀取事務(wù)還示出了與典型系統(tǒng)相關(guān)的時(shí)間間隔相比可能更短的時(shí)序間隔。例如，激活act到讀取命令rd的間隔trcd顯示為6.25ns，但對(duì)于典型的dram組件而言為大約12.5ns。進(jìn)行時(shí)間刻度的這種壓縮是為了清楚起見，并且不影響本文給出的實(shí)施例的技術(shù)精度。對(duì)于12.5ns的trcd延遲，流水線時(shí)序同樣適用。

關(guān)于事務(wù)粒度，以上實(shí)例闡述了64字節(jié)的粒度。因此，有足夠的命令時(shí)隙(slot)來允許每個(gè)初級(jí)dqu和dqv時(shí)隙被數(shù)據(jù)填充。每個(gè)事務(wù)對(duì)每個(gè)64字節(jié)(“36x16b”)的組執(zhí)行隨機(jī)行激活和列訪問。此外，每個(gè)字節(jié)的大小假定為9位。這種額外的大小用于錯(cuò)誤檢測(cè)和校驗(yàn)碼(edc)的校驗(yàn)子。如果事務(wù)流中存在庫沖突，并且如果事務(wù)流在讀取和寫操作之間切換，則可能跳過數(shù)據(jù)時(shí)隙。這種形式的帶寬低效存在于所有存儲(chǔ)器系統(tǒng)中。本文所述的實(shí)施例不引入額外的資源沖突。

圖10和圖11示出了類似于圖8和圖9所示的系統(tǒng)操作實(shí)例，其中50％的系統(tǒng)帶寬分配給非易失性存儲(chǔ)器模塊1004，并且50％分配給dram模塊1006。然而，在該實(shí)例中，代替正在訪問的上部dram器件408和410，下部器件414和412器件被訪問。這通過在次級(jí)ca總線cayb上分發(fā)命令并利用由各種dram組件堆疊之間的“環(huán)”連接配置形成的旁路來完成。

因此，現(xiàn)在參考圖11，對(duì)非易失性存儲(chǔ)器模塊1004的讀取訪問包括在1102處在cax總線上接收激活命令“a”，以及在1104處將該命令作為“act”在次級(jí)ca總線caxa上重新發(fā)送。然后在tr+tscd間隔之后在1106處接收對(duì)應(yīng)的讀取命令，并且在緩沖器延遲tbuf之后在1108重新發(fā)送讀取命令。然后，在1110處在次級(jí)dq路徑dqyab上發(fā)送所得到的讀取數(shù)據(jù)，然后在1112處經(jīng)由dq初級(jí)半字節(jié)路徑dqu將讀取數(shù)據(jù)傳輸給存儲(chǔ)器控制電路裝置。

與對(duì)非易失性存儲(chǔ)器模塊1004的讀取事務(wù)并行，dram存儲(chǔ)器模塊1006在1114處沿著初級(jí)ca總線cay接收激活命令“a”，并且在1116處將該命令作為“act”沿著次級(jí)cayb總線重新發(fā)送。在即將接收到讀取命令之前，在1118處接收旁路控制信號(hào)“b”，并在1120處將該旁路控制信號(hào)沿著次級(jí)caya總線重新發(fā)送，從而在1010處使能上部與下部dram組件堆疊之間的旁路數(shù)據(jù)通路。然后在1122處接收讀取命令“r”，并且在1124處沿著次級(jí)ca總線cayb重新發(fā)送該讀取命令。沿著旁路路徑1010驅(qū)動(dòng)所得到的讀取數(shù)據(jù)，并且然后在1126處沿著初級(jí)dq半字節(jié)路徑dqv將讀取數(shù)據(jù)傳輸?shù)酱鎯?chǔ)器控制電路裝置。

現(xiàn)在參考圖12和圖13，另一實(shí)施例采用非易失性存儲(chǔ)器模塊1204和dram存儲(chǔ)器模塊1206，其中整個(gè)系統(tǒng)帶寬可分配給dram模塊1206。如圖12所示，訪問來自上部dram模塊堆疊408和410的讀取數(shù)據(jù)，并且經(jīng)由初級(jí)dqv半字節(jié)路徑將讀取數(shù)據(jù)直接驅(qū)動(dòng)回存儲(chǔ)器控制電路裝置1202。來自下部dram堆疊412和414的數(shù)據(jù)被驅(qū)動(dòng)到初級(jí)共享dq路徑dqt上并被驅(qū)動(dòng)到非易失性存儲(chǔ)器模塊緩沖器208，并且由緩沖器沿著初級(jí)dq路徑dqu重新發(fā)送到存儲(chǔ)器控制電路裝置1202。

圖13示出了用于圖12的上述實(shí)例的各種命令和數(shù)據(jù)的時(shí)序。隨著系統(tǒng)帶寬被完全分配給dram模塊1206，相應(yīng)的激活命令“a”在1302和1304處由存儲(chǔ)器控制電路裝置1202沿著初級(jí)ca路徑cay發(fā)送并由dram模塊1206接收。由于上部和下部dram堆疊響應(yīng)于在獨(dú)立次級(jí)ca路徑caya和cayb上發(fā)送的命令，因此兩個(gè)激活命令“a”在1306和1308處沿著兩個(gè)次級(jí)ca路徑被重新發(fā)送。然后在1310和1312處沿著初級(jí)ca鏈路cay接收相應(yīng)的讀取命令“r”，并且在1314和1316處將該讀取命令沿著次路徑caya和cayb重新發(fā)送。然后，響應(yīng)于來自次級(jí)鏈路caya的讀取命令，在1318處將來自上部dram組件的讀取數(shù)據(jù)沿著初級(jí)dq路徑dqv直接傳輸給存儲(chǔ)器控制電路裝置1202。在1320處，旁路命令“b”激活非易失性數(shù)據(jù)緩沖器208中的導(dǎo)引邏輯(steeringlogic)，使得緩沖器次級(jí)接口(包括緩沖存儲(chǔ)器sram)被旁通。然后在1322處，響應(yīng)于來自次級(jí)鏈路cayb的讀取命令“r”，讀取數(shù)據(jù)沿著初級(jí)dq路徑dqt被傳輸給非易失性存儲(chǔ)器模塊1204(從而由于讀取數(shù)據(jù)從緩沖器208的重新發(fā)送而引起緩沖器延遲)，并且在1324處經(jīng)由初級(jí)dq路徑dqu被傳輸給存儲(chǔ)器控制電路裝置1202。

在點(diǎn)對(duì)點(diǎn)拓?fù)渲胁捎梅且资源鎯?chǔ)器模塊1404和dram存儲(chǔ)器模塊1406兩者的另一系統(tǒng)實(shí)施例中，兩個(gè)模塊可在彼此之間直接傳輸數(shù)據(jù)。該實(shí)例在圖14和圖15中示出。通常，如圖14的部分系統(tǒng)圖所示，可從dram模塊1406讀取來自例如上部dram堆疊408和410的數(shù)據(jù)，同時(shí)并行地可從非易失性存儲(chǔ)器模塊1404讀取數(shù)據(jù)，并將數(shù)據(jù)作為寫入數(shù)據(jù)傳輸給下部dram堆疊412和414模塊。實(shí)際上，三個(gè)事務(wù)并發(fā)。

圖15示出了用于圖14的上述實(shí)例的各種命令和數(shù)據(jù)的時(shí)序。兩個(gè)讀取事務(wù)中的每一個(gè)包括在1502和1504處沿著初級(jí)ca鏈路cax和cay傳輸?shù)募せ蠲睢癮”。然后，這些命令在1506處沿著次級(jí)ca路徑caxa重新發(fā)送且在1508處沿著路徑caya重新發(fā)送。然后在1510和1512處接收相應(yīng)的讀取命令，并且相應(yīng)地在1514和1516處沿著次級(jí)ca路徑重新發(fā)送讀取命令。

單個(gè)寫入事務(wù)包括1518處的激活命令“a”，該激活命令在1520處被重新發(fā)送。然后在1522處接收寫入命令，并在1524處重新發(fā)送。對(duì)于該實(shí)例，所使用的寫入數(shù)據(jù)由讀取事務(wù)生成給非易失性存儲(chǔ)器。寫入事務(wù)的時(shí)序被配置為將讀事務(wù)與從列命令到列數(shù)據(jù)的間隔相匹配。在1526處，數(shù)據(jù)在兩個(gè)模塊之間在共享dq總線dqt上傳輸。在1528處，附加讀取數(shù)據(jù)經(jīng)由dq路徑dqv直接傳輸給存儲(chǔ)器控制電路裝置。當(dāng)用于寫操作的命令-數(shù)據(jù)間隔與讀操作相匹配時(shí)，當(dāng)向dram堆疊進(jìn)行轉(zhuǎn)移事務(wù)或?qū)懭胧聞?wù)之后對(duì)該同一個(gè)堆疊進(jìn)行讀取事務(wù)時(shí)，存儲(chǔ)器控制電路裝置1402負(fù)責(zé)庫使用。

圖14和圖15的傳輸實(shí)例可根據(jù)應(yīng)用而具有不同的變型。這些變型中的一些包括：[1]傳輸可包括耦合(經(jīng)由dqt總線)到dram堆疊上的寫操作的來自nvm堆疊的列讀操作(以及從另一dram堆疊經(jīng)由dqv總線到控制器的獨(dú)立列讀操作)-這是上面在圖14和圖15的上下文中描述的實(shí)例。[2]傳輸可包括與對(duì)非易失性存儲(chǔ)器堆疊的列讀操作耦合(經(jīng)由dqt總線)的來自dram堆疊的列讀操作(以及從另一dram堆疊經(jīng)由dqv總線到控制器的獨(dú)立列讀操作)。[3]上述傳輸[1]或[2]，其中獨(dú)立操作是對(duì)另一dram堆疊的列寫操作。[4]上述傳輸[1]，其中來自非易失性存儲(chǔ)器堆疊的列讀操作也在dqu總線上被驅(qū)動(dòng)到存儲(chǔ)器控制電路裝置(以及在dqt總線上被驅(qū)動(dòng)到dram堆疊上的寫操作)。[5]上述傳輸[1]、[2]或[3]，其中執(zhí)行經(jīng)由dqu總線從非易失性存儲(chǔ)器堆疊到控制器的第二獨(dú)立列讀操作。[6]上述傳輸[1]、[2]或[3]，其中執(zhí)行經(jīng)由dqu總線從存儲(chǔ)器控制電路裝置到非易失性存儲(chǔ)器堆疊的第二獨(dú)立列寫操作。應(yīng)當(dāng)注意的是，上述[5]和[6]的傳輸變型涉及非易失性存儲(chǔ)器模塊能夠執(zhí)行兩個(gè)同時(shí)的列操作(如dram模塊)。

上述非易失性模塊與dram模塊之間的直接傳輸操作也可用于可替換的目的。可在dram器件中分配專用物理空間，以用作用于非易失性存儲(chǔ)器讀操作和非易失性存儲(chǔ)器寫操作的臨時(shí)緩沖器。這將允許非易失性存儲(chǔ)器模塊中的sram緩沖器空間尺寸減小。這種可替換方案將使得所有非易失性存儲(chǔ)器讀取和寫操作分兩步進(jìn)行。對(duì)于讀取，非易失性存儲(chǔ)器讀取數(shù)據(jù)將在dqt初級(jí)鏈路上傳輸以寫入臨時(shí)dram緩沖器。當(dāng)非易失性存儲(chǔ)器讀取已完成時(shí)，如前所述，可經(jīng)由dqt/dqu鏈路在dram緩沖器中訪問數(shù)據(jù)塊。對(duì)于寫入，寫入數(shù)據(jù)將在dqt/dqu初級(jí)鏈路上傳輸以寫入臨時(shí)dram緩沖器。當(dāng)dram緩沖器具有完整的塊時(shí)，如前所述，它將經(jīng)由dqt鏈路被寫入非易失性存儲(chǔ)器模塊。

對(duì)于一個(gè)可替換實(shí)施例，在任一個(gè)上述系統(tǒng)圖中采用的dram模塊可為低負(fù)載dimm類型，其類似于參考圖4描述的rdimmdram存儲(chǔ)器模塊，但是還包括介于dram組件與模塊引腳接口之間的數(shù)據(jù)緩沖器電路。每個(gè)dram堆疊可以點(diǎn)對(duì)點(diǎn)配置(而非先前參考圖4描述的環(huán)配置)連接到緩沖器。

現(xiàn)在參考圖16和圖17，另一個(gè)系統(tǒng)實(shí)施例在點(diǎn)對(duì)點(diǎn)拓?fù)渲胁捎梅且资源鎯?chǔ)器模塊1604和dram存儲(chǔ)器模塊1606，其中在某些情況下，可將全系統(tǒng)帶寬分配給非易失性存儲(chǔ)器模塊1604。一般而言并且現(xiàn)在參考圖16，當(dāng)與諸如lrdimm的緩沖dram模塊配對(duì)時(shí)，數(shù)據(jù)的半字節(jié)可從非易失性存儲(chǔ)器模塊1604直接訪問并經(jīng)由初級(jí)dq半字節(jié)路徑dqu直接傳輸給存儲(chǔ)器控制電路裝置1602，并且數(shù)據(jù)的第二半字節(jié)可從非易失性存儲(chǔ)器模塊1604訪問(與第一訪問并發(fā))、經(jīng)由共享dq路徑dqt傳輸給緩沖的dram模塊1606、然后在1608處由dram緩沖器電路重新發(fā)送并經(jīng)由dq初級(jí)半字節(jié)路徑dqv直接傳輸給存儲(chǔ)器控制電路裝置1602。

圖17示出了用于圖16的上述實(shí)例的各種命令和數(shù)據(jù)的時(shí)序。用于讀取半字節(jié)的多個(gè)激活命令“a”在1702和1704處沿著初級(jí)ca總線cax接收，并且在1706和1708處作為“act”命令沿著相應(yīng)的次級(jí)ca總線caxa和caxb重新發(fā)送。然后在1710和1712接收相應(yīng)的讀取命令“r”并重新發(fā)送。與接收讀取命令并發(fā)，dram模塊1606在1714處沿著初級(jí)ca路徑cay接收旁路命令“b”，向dram緩沖器指示使能從非易失性存儲(chǔ)器模塊1604沿著共享初級(jí)數(shù)據(jù)路徑dqt發(fā)送讀取數(shù)據(jù)的旁路。該數(shù)據(jù)在1716處顯示，并且所生成的數(shù)據(jù)分別沿著1718和1720所示的數(shù)據(jù)路徑dqu和dqv發(fā)送。應(yīng)當(dāng)注意的是，旁路控制信號(hào)“b”可由存儲(chǔ)器控制電路裝置1602或非易失性存儲(chǔ)器模塊1604分發(fā)。

上述系統(tǒng)實(shí)例在雙模塊上下文中示出和描述僅用于提供清晰度，并且意在傳達(dá)用于可為相同類型或混合的多個(gè)存儲(chǔ)器模塊的通用點(diǎn)對(duì)點(diǎn)架構(gòu)。圖18中示出了用于3模塊配置的一個(gè)特定實(shí)施例。通常用1800表示的系統(tǒng)包括耦合到成對(duì)dram模塊1804和1806以及單個(gè)非易失性存儲(chǔ)器模塊1808的存儲(chǔ)器控制電路裝置1802。對(duì)于所示特定實(shí)施例，每個(gè)dram模塊1804和1806為lrdimm并且采用拓?fù)浣Y(jié)構(gòu)，在該拓?fù)浣Y(jié)構(gòu)中，對(duì)于每個(gè)半字節(jié)，一個(gè)dq半字節(jié)(例如dqu)連接到一個(gè)dram插槽，另一個(gè)dq半字節(jié)(例如dqv)連接到第二個(gè)dram插槽。第三組主板連接部(例如dq)將兩個(gè)dram模塊插槽的其他dq半字節(jié)連接在一起。第三插槽可用于非易失性模塊1808或第三dram模塊。第三插槽可在傳統(tǒng)拓?fù)渲旭詈系酱鎯?chǔ)器控制電路裝置1802，其中對(duì)于每個(gè)半字節(jié)對(duì)，dq半字節(jié)dqu和dqv均將控制器接口連接到插槽接口。

當(dāng)經(jīng)由一個(gè)或多個(gè)計(jì)算機(jī)可讀介質(zhì)而接收在計(jì)算機(jī)系統(tǒng)內(nèi)時(shí)，上述電路的這種基于數(shù)據(jù)和/或指令的表達(dá)式可由計(jì)算機(jī)系統(tǒng)內(nèi)的處理實(shí)體(例如一個(gè)或多個(gè)處理器)結(jié)合一個(gè)或多個(gè)其他計(jì)算機(jī)程序的執(zhí)行來處理，其他計(jì)算機(jī)程序包括但不限于網(wǎng)絡(luò)列表生成程序、地點(diǎn)和路線程序等，以產(chǎn)生這種電路的物理表現(xiàn)的表示或圖像。這樣的表示或圖像此后可用于器件制造，例如通過在器件制造工藝中實(shí)現(xiàn)用于形成電路的各種組件的一個(gè)或多個(gè)掩模的產(chǎn)生。

在前面的描述和附圖中，已經(jīng)闡述了特定的術(shù)語和附圖符號(hào)以提供對(duì)本發(fā)明的透徹理解。在某些情況下，術(shù)語和符號(hào)可能意味著實(shí)施本發(fā)明不必需的具體細(xì)節(jié)。例如，特定數(shù)量的位、信號(hào)路徑寬度、信令或操作頻率、組件電路或器件等中的任一者可能與上述可替換實(shí)施例中所描述的不同。此外，示出或描述為多導(dǎo)體信號(hào)鏈路的電路元件或電路塊之間的互連可替換地為單導(dǎo)體信號(hào)鏈路，并且單導(dǎo)體信號(hào)鏈路可替換地為多導(dǎo)體信號(hào)鏈路。顯示或描述為單端的信號(hào)和信令路徑也可為差分的，反之亦然。類似地，在可替換實(shí)施例中，描述或描繪為具有高電平有效或低電平有效邏輯電平的信號(hào)可具有相反的邏輯電平。可使用金屬氧化物半導(dǎo)體(mos)技術(shù)、雙極技術(shù)或其中可實(shí)現(xiàn)邏輯和模擬電路的任何其他技術(shù)來實(shí)現(xiàn)集成電路器件內(nèi)的組件電路。關(guān)于術(shù)語，當(dāng)信號(hào)被驅(qū)動(dòng)到低或高邏輯狀態(tài)(或被充電到高邏輯狀態(tài)或放電到低邏輯狀態(tài))時(shí)，信號(hào)被稱為“斷言”以指示特定條件。相反地，信號(hào)被稱為“解除斷言”，以指示信號(hào)被驅(qū)動(dòng)(或充電或放電)到除了被斷言狀態(tài)之外的狀態(tài)(包括高或低邏輯狀態(tài)，或者當(dāng)信號(hào)驅(qū)動(dòng)電路轉(zhuǎn)變?yōu)槔玳_路漏極或開路集電極狀態(tài)的高阻抗?fàn)顟B(tài)時(shí)可能出現(xiàn)的浮動(dòng)狀態(tài))。信號(hào)驅(qū)動(dòng)電路被稱為當(dāng)信號(hào)驅(qū)動(dòng)電路對(duì)耦合在信號(hào)驅(qū)動(dòng)電路與信號(hào)接收電路之間的信號(hào)線上的信號(hào)進(jìn)行斷言(或者解除斷言，在由上下文明確地表述或指示的情況下)時(shí)將信號(hào)“輸出”給信號(hào)接收電路。當(dāng)信號(hào)在信號(hào)線上被斷言時(shí)，信號(hào)線被稱為“被激活”，當(dāng)信號(hào)被解除斷言時(shí)，信號(hào)線被“去激活”。此外，附加到信號(hào)名稱的前綴符號(hào)“/”指示該信號(hào)是有效低電平信號(hào)(即，所斷言的狀態(tài)為邏輯低電平狀態(tài))。信號(hào)名稱上的線(例如)也用于指示有效的低電平信號(hào)。術(shù)語“耦合”在本文中用于表示直接連接以及通過一個(gè)或多個(gè)中間電路或結(jié)構(gòu)的連接。集成電路器件“編程”可包括例如但不限于響應(yīng)于主機(jī)指令將控制值加載到器件內(nèi)的寄存器或其他存儲(chǔ)電路中以及因此控制器件的操作方面、建立器件配置或通過單次編程操作(例如在器件制造期間在配置電路內(nèi)吹開保險(xiǎn)絲)來控制器件的操作方面、和/或?qū)⑵骷囊粋€(gè)或多個(gè)選定的引腳或其他接觸結(jié)構(gòu)連接到參考電壓線(也稱為捆扎)以建立器件的特定器件配置或操作方面。術(shù)語“實(shí)例”用于表示實(shí)例而非偏好或要求。

盡管已經(jīng)參照本發(fā)明的特定實(shí)施例描述了本發(fā)明，然而顯而易見的是，在不脫離本發(fā)明的更廣泛的精神和范圍的情況下，可對(duì)其進(jìn)行各種修改和改變。例如，任何實(shí)施例的特征或方面可至少在可行的情況下與任何其他實(shí)施例結(jié)合使用，或者代替其對(duì)應(yīng)特征或方面。因此，說明書和附圖被認(rèn)為是說明性的而非限制性的。