一種利用已有VerilogBFM構(gòu)造UVM驗證組件的方法
一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法
【專利摘要】本發(fā)明公開一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法，屬于計算機(jī)構(gòu)造驗證領(lǐng)域，對已有的Verilog BFM改造；將改造后的Verilog BFM集成到UVM驗證環(huán)境中；本發(fā)明不用對之前的總線模型做太多修改，就使其能在新的UVM環(huán)境中得到使用，有效利用了現(xiàn)有資源，修改最少的代碼，節(jié)省最多的時間，極大縮短驗證周期，避免驗證平臺本身產(chǎn)生的錯誤影響驗證進(jìn)度。
【專利說明】一種利用已有Ver i I og BFM構(gòu)造 UVM驗證組件的方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明公開一種構(gòu)造 UVM驗證組件的方法，屬于計算機(jī)構(gòu)造驗證領(lǐng)域，具體地說 是一種利用已有Verilog BFM構(gòu)造 UVM驗證組件的方法。
【背景技術(shù)】
[0002] Verilog是一種廣泛應(yīng)用于FPGA以及數(shù)字ASIC設(shè)計的硬件描述語言，使用它描 述數(shù)字邏輯電路，同時使用它描述電路的外圍設(shè)備來構(gòu)建仿真平臺。早期的總線功能模型 BFM (bus functional model)是工程師用Verilog等硬件描述語言構(gòu)建的電路外圍設(shè)備的 模型，來產(chǎn)生各種激勵來驅(qū)動所設(shè)計的電路的模型，并檢測電路的輸出，來判斷電路的功能 是否符合預(yù)期。
[0003] 隨著數(shù)字電路技術(shù)的發(fā)展，傳統(tǒng)的Verilog語言已經(jīng)不能滿足構(gòu)建總線功能模型 BFM進(jìn)行數(shù)字電路驗證的需要，新的驗證語言開始出現(xiàn)?，F(xiàn)在最廣泛使用的SystemVerilog 語言在原有Verilog語言的基礎(chǔ)上，增加了約束隨機(jī)激勵，功能覆蓋率檢查，面向?qū)ο缶?程，斷言等屬性，能夠更好的滿足復(fù)雜電路驗證的需求。UVM是芯片驗證業(yè)界最新研發(fā)的一 種驗證方法學(xué)。UVM提供基于SystemVerilog語言開發(fā)的一套庫函數(shù)，通過調(diào)用庫可以省去 從零開始開發(fā)驗證環(huán)境的麻煩。如果想從之前的面向數(shù)字邏輯的Verilog語言到具有面向 對象屬性的SystemVerilog的迀移，從基于Verilog的驗證環(huán)境迀移到UVM驗證環(huán)境，這并 不簡單，UVM環(huán)境中復(fù)用之前的Verilog總線功能模型BFM是關(guān)鍵一步。為了實現(xiàn)這種復(fù) 用，本發(fā)明提供一種利用已有Verilog BFM構(gòu)造 UVM驗證組件的方法，不用對之前的總線模 型做太多修改，就使其能在新的UVM環(huán)境中得到使用，有效利用了現(xiàn)有資源，修改最少的代 碼，節(jié)省最多的時間，極大縮短驗證周期，避免驗證平臺本身產(chǎn)生的錯誤影響驗證進(jìn)度。
【發(fā)明內(nèi)容】
[0004] 本發(fā)明針對現(xiàn)有技術(shù)存在的不足和問題，為解決從基于Verilog的驗證環(huán)境迀移 到UVM驗證環(huán)境時，UVM環(huán)境中復(fù)用之前的Verilog總線功能模型BFM的難題，提供一種利 用已有Verilog BFM構(gòu)造 UVM驗證組件的方法。
[0005] 提出的具體方案是： 一種利用已有Verilog BFM構(gòu)造 UVM驗證組件的方法，具體步驟為： 對已有的Verilog BFM改造：選擇協(xié)議中的driver，根據(jù)driver在協(xié)議中的數(shù)據(jù)發(fā)送 情況，在Verilog BFM中加入數(shù)據(jù)包信息的信號以及發(fā)送開始結(jié)束信號； 在Verilog module的端口列表中把數(shù)據(jù)包信息的信號封在一個interface中，然后通 過這個interface跟Verilog BFM連接，根據(jù)interface進(jìn)入的數(shù)據(jù)包信息來驅(qū)動發(fā)送信 號； 將改造后的Verilog BFM集成到UVM驗證環(huán)境中：創(chuàng)建一個uvm_driver，在它的run_ phase中，將從sequece_item中得到的隨機(jī)化的數(shù)據(jù)包信息，不斷發(fā)送給虛擬接口，uvm_ driver起到連接UVM環(huán)境與Verilog BFM的橋梁作用，無實際工作； 驗證環(huán)境頂層例化uvm_driver與Verilog BFM之間的接口，并通過uvm_conf ig_db把 它傳遞給driver中的虛擬接口，完成改造后的Verilog BFM集成到UVM驗證環(huán)境。
[0006] 所述的選擇協(xié)議中的driver，選擇的是rapidio協(xié)議中的driver，所述的數(shù)據(jù)包 信息按照rapidio協(xié)議進(jìn)行串行發(fā)送。
[0007] 所述的數(shù)據(jù)包信息信號包括數(shù)據(jù)包的類型，長度，源器件號碼，目的器件號碼，數(shù) 據(jù)負(fù)載。
[0008] 所述的數(shù)據(jù)負(fù)載的長度是不固定的，使用隊列來存儲數(shù)據(jù)負(fù)載的長度信息。
[0009] 本發(fā)明的有益之處是：本發(fā)明通過對現(xiàn)有的Verilog BFM進(jìn)行改造，并連接到UVM 平臺中，有效利用了現(xiàn)有資源，修改最少的代碼，節(jié)省最多的時間，極大縮短驗證周期，避免 驗證平臺本身產(chǎn)生的錯誤影響驗證進(jìn)度。
【專利附圖】
【附圖說明】
[0010] 圖1是基于Verilog實現(xiàn)的驗證環(huán)境的基本結(jié)構(gòu)示意圖； 圖2是標(biāo)準(zhǔn)UVM驗證環(huán)境的結(jié)構(gòu)示意圖； 圖3是uvm_driver與Verilog BFM連接的框架示意圖。
【具體實施方式】
[0011] 下面結(jié)合【專利附圖】
【附圖說明】。
[0012] 如圖1，中間是被測電路的邏輯描述，左邊是激勵產(chǎn)生的總線模型BFM，右邊是響 應(yīng)檢測的總線模型BFM。無論是激勵產(chǎn)生或者響應(yīng)檢測模型，一般都封裝在Verilog的 module中，在module中通過fuction或者task來產(chǎn)生各種激勵或者收集各種響應(yīng)，來模擬 被測電路的外部設(shè)備。三部分在頂層中被例化，并且相互連接。示例程序為：
【權(quán)利要求】
1. 一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法，其特征是具體步驟為： 對已有的Verilog BFM改造；選擇協(xié)議中的化iver，根據(jù)化iver在協(xié)議中的數(shù)據(jù)發(fā)送 情況，在Verilog BFM中加入數(shù)據(jù)包信息的信號W及發(fā)送開始結(jié)束信號； 在Verilog mo化le的端口列表中把數(shù)據(jù)包信息的信號封在一個inte計ace中，然后通 過該個inte計ace跟Verilog BFM連接，根據(jù)inte計ace進(jìn)入的數(shù)據(jù)包信息來驅(qū)動發(fā)送信 號； 將改造后的Verilog BFM集成到UVM驗證環(huán)境中；創(chuàng)建一個uvm_^iver，在它的run_ phase中，將從sequece_item中得到的隨機(jī)化的數(shù)據(jù)包信息，不斷發(fā)送給虛擬接口，uvm_ 化iver起到連接UVM環(huán)境與Verilog BFM的橋梁作用，無實際工作； 驗證環(huán)境頂層例化uvm_^iver與Verilog BFM之間的接口，并通過uvm_conf ig_化把 它傳遞給化iver中的虛擬接口，完成改造后的Verilog BFM集成到UVM驗證環(huán)境。
2. 根據(jù)權(quán)利要求1所述的一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法，其特 征是所述的選擇協(xié)議中的化iver，選擇的是rapidio協(xié)議中的化iver，所述的數(shù)據(jù)包信息 按照rapidio協(xié)議進(jìn)行串行發(fā)送。
3. 根據(jù)權(quán)利要求2所述的一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法，其特 征是所述的數(shù)據(jù)包信息信號包括數(shù)據(jù)包的類型，長度，源器件號碼，目的器件號碼，數(shù)據(jù)負(fù) 載。
4. 根據(jù)權(quán)利要求3所述的一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法，其特 征是所述的數(shù)據(jù)負(fù)載的長度是不固定的，使用隊列來存儲數(shù)據(jù)負(fù)載的長度信息。
【文檔編號】G06F11/26GK104461812SQ201410790038
【公開日】2015年3月25日 申請日期:2014年12月18日 優(yōu)先權(quán)日:2014年12月18日
【發(fā)明者】耿介, 于治樓, 畢研山 申請人:浪潮集團(tuán)有限公司
【專利摘要】本發(fā)明公開一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法，屬于計算機(jī)構(gòu)造驗證領(lǐng)域，對已有的Verilog BFM改造；將改造后的Verilog BFM集成到UVM驗證環(huán)境中；本發(fā)明不用對之前的總線模型做太多修改，就使其能在新的UVM環(huán)境中得到使用，有效利用了現(xiàn)有資源，修改最少的代碼，節(jié)省最多的時間，極大縮短驗證周期，避免驗證平臺本身產(chǎn)生的錯誤影響驗證進(jìn)度。
【專利說明】一種利用已有Ver i I og BFM構(gòu)造 UVM驗證組件的方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明公開一種構(gòu)造 UVM驗證組件的方法，屬于計算機(jī)構(gòu)造驗證領(lǐng)域，具體地說 是一種利用已有Verilog BFM構(gòu)造 UVM驗證組件的方法。
【背景技術(shù)】
[0002] Verilog是一種廣泛應(yīng)用于FPGA以及數(shù)字ASIC設(shè)計的硬件描述語言，使用它描 述數(shù)字邏輯電路，同時使用它描述電路的外圍設(shè)備來構(gòu)建仿真平臺。早期的總線功能模型 BFM (bus functional model)是工程師用Verilog等硬件描述語言構(gòu)建的電路外圍設(shè)備的 模型，來產(chǎn)生各種激勵來驅(qū)動所設(shè)計的電路的模型，并檢測電路的輸出，來判斷電路的功能 是否符合預(yù)期。
[0003] 隨著數(shù)字電路技術(shù)的發(fā)展，傳統(tǒng)的Verilog語言已經(jīng)不能滿足構(gòu)建總線功能模型 BFM進(jìn)行數(shù)字電路驗證的需要，新的驗證語言開始出現(xiàn)?，F(xiàn)在最廣泛使用的SystemVerilog 語言在原有Verilog語言的基礎(chǔ)上，增加了約束隨機(jī)激勵，功能覆蓋率檢查，面向?qū)ο缶?程，斷言等屬性，能夠更好的滿足復(fù)雜電路驗證的需求。UVM是芯片驗證業(yè)界最新研發(fā)的一 種驗證方法學(xué)。UVM提供基于SystemVerilog語言開發(fā)的一套庫函數(shù)，通過調(diào)用庫可以省去 從零開始開發(fā)驗證環(huán)境的麻煩。如果想從之前的面向數(shù)字邏輯的Verilog語言到具有面向 對象屬性的SystemVerilog的迀移，從基于Verilog的驗證環(huán)境迀移到UVM驗證環(huán)境，這并 不簡單，UVM環(huán)境中復(fù)用之前的Verilog總線功能模型BFM是關(guān)鍵一步。為了實現(xiàn)這種復(fù) 用，本發(fā)明提供一種利用已有Verilog BFM構(gòu)造 UVM驗證組件的方法，不用對之前的總線模 型做太多修改，就使其能在新的UVM環(huán)境中得到使用，有效利用了現(xiàn)有資源，修改最少的代 碼，節(jié)省最多的時間，極大縮短驗證周期，避免驗證平臺本身產(chǎn)生的錯誤影響驗證進(jìn)度。
【發(fā)明內(nèi)容】
[0004] 本發(fā)明針對現(xiàn)有技術(shù)存在的不足和問題，為解決從基于Verilog的驗證環(huán)境迀移 到UVM驗證環(huán)境時，UVM環(huán)境中復(fù)用之前的Verilog總線功能模型BFM的難題，提供一種利 用已有Verilog BFM構(gòu)造 UVM驗證組件的方法。
[0005] 提出的具體方案是： 一種利用已有Verilog BFM構(gòu)造 UVM驗證組件的方法，具體步驟為： 對已有的Verilog BFM改造：選擇協(xié)議中的driver，根據(jù)driver在協(xié)議中的數(shù)據(jù)發(fā)送 情況，在Verilog BFM中加入數(shù)據(jù)包信息的信號以及發(fā)送開始結(jié)束信號； 在Verilog module的端口列表中把數(shù)據(jù)包信息的信號封在一個interface中，然后通 過這個interface跟Verilog BFM連接，根據(jù)interface進(jìn)入的數(shù)據(jù)包信息來驅(qū)動發(fā)送信 號； 將改造后的Verilog BFM集成到UVM驗證環(huán)境中：創(chuàng)建一個uvm_driver，在它的run_ phase中，將從sequece_item中得到的隨機(jī)化的數(shù)據(jù)包信息，不斷發(fā)送給虛擬接口，uvm_ driver起到連接UVM環(huán)境與Verilog BFM的橋梁作用，無實際工作； 驗證環(huán)境頂層例化uvm_driver與Verilog BFM之間的接口，并通過uvm_conf ig_db把 它傳遞給driver中的虛擬接口，完成改造后的Verilog BFM集成到UVM驗證環(huán)境。
[0006] 所述的選擇協(xié)議中的driver，選擇的是rapidio協(xié)議中的driver，所述的數(shù)據(jù)包 信息按照rapidio協(xié)議進(jìn)行串行發(fā)送。
[0007] 所述的數(shù)據(jù)包信息信號包括數(shù)據(jù)包的類型，長度，源器件號碼，目的器件號碼，數(shù) 據(jù)負(fù)載。
[0008] 所述的數(shù)據(jù)負(fù)載的長度是不固定的，使用隊列來存儲數(shù)據(jù)負(fù)載的長度信息。
[0009] 本發(fā)明的有益之處是：本發(fā)明通過對現(xiàn)有的Verilog BFM進(jìn)行改造，并連接到UVM 平臺中，有效利用了現(xiàn)有資源，修改最少的代碼，節(jié)省最多的時間，極大縮短驗證周期，避免 驗證平臺本身產(chǎn)生的錯誤影響驗證進(jìn)度。
【專利附圖】
【附圖說明】
[0010] 圖1是基于Verilog實現(xiàn)的驗證環(huán)境的基本結(jié)構(gòu)示意圖； 圖2是標(biāo)準(zhǔn)UVM驗證環(huán)境的結(jié)構(gòu)示意圖； 圖3是uvm_driver與Verilog BFM連接的框架示意圖。
【具體實施方式】
[0011] 下面結(jié)合【專利附圖】
【附圖說明】。
[0012] 如圖1，中間是被測電路的邏輯描述，左邊是激勵產(chǎn)生的總線模型BFM，右邊是響 應(yīng)檢測的總線模型BFM。無論是激勵產(chǎn)生或者響應(yīng)檢測模型，一般都封裝在Verilog的 module中，在module中通過fuction或者task來產(chǎn)生各種激勵或者收集各種響應(yīng)，來模擬 被測電路的外部設(shè)備。三部分在頂層中被例化，并且相互連接。示例程序為：
【權(quán)利要求】
1. 一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法，其特征是具體步驟為： 對已有的Verilog BFM改造；選擇協(xié)議中的化iver，根據(jù)化iver在協(xié)議中的數(shù)據(jù)發(fā)送 情況，在Verilog BFM中加入數(shù)據(jù)包信息的信號W及發(fā)送開始結(jié)束信號； 在Verilog mo化le的端口列表中把數(shù)據(jù)包信息的信號封在一個inte計ace中，然后通 過該個inte計ace跟Verilog BFM連接，根據(jù)inte計ace進(jìn)入的數(shù)據(jù)包信息來驅(qū)動發(fā)送信 號； 將改造后的Verilog BFM集成到UVM驗證環(huán)境中；創(chuàng)建一個uvm_^iver，在它的run_ phase中，將從sequece_item中得到的隨機(jī)化的數(shù)據(jù)包信息，不斷發(fā)送給虛擬接口，uvm_ 化iver起到連接UVM環(huán)境與Verilog BFM的橋梁作用，無實際工作； 驗證環(huán)境頂層例化uvm_^iver與Verilog BFM之間的接口，并通過uvm_conf ig_化把 它傳遞給化iver中的虛擬接口，完成改造后的Verilog BFM集成到UVM驗證環(huán)境。
2. 根據(jù)權(quán)利要求1所述的一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法，其特 征是所述的選擇協(xié)議中的化iver，選擇的是rapidio協(xié)議中的化iver，所述的數(shù)據(jù)包信息 按照rapidio協(xié)議進(jìn)行串行發(fā)送。
3. 根據(jù)權(quán)利要求2所述的一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法，其特 征是所述的數(shù)據(jù)包信息信號包括數(shù)據(jù)包的類型，長度，源器件號碼，目的器件號碼，數(shù)據(jù)負(fù) 載。
4. 根據(jù)權(quán)利要求3所述的一種利用已有Verilog BFM構(gòu)造UVM驗證組件的方法，其特 征是所述的數(shù)據(jù)負(fù)載的長度是不固定的，使用隊列來存儲數(shù)據(jù)負(fù)載的長度信息。
【文檔編號】G06F11/26GK104461812SQ201410790038
【公開日】2015年3月25日 申請日期:2014年12月18日 優(yōu)先權(quán)日:2014年12月18日
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